JP2019145836A - 半導体装置およびその製造方法 - Google Patents
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Abstract
Description
図1は、本発明の一実施形態に係るトレンチゲート型MOSトランジスタの模式的な平面図である。図2は、図1のトレンチゲート型MOSトランジスタの鳥瞰断面図であって、図1の切断線II−IIでの切断面を示す。
図1を参照して、半導体装置としてのMOSトランジスタ1は、トレンチゲート型MOSFET(Metal Oxide Semiconductor Field Effect Transistor)であり、互いに平行に配列されたストライプ状の単位セル2を複数備えている。各単位セル2は、ストライプ状のゲートトレンチ3により区画されており、隣り合うゲートトレンチ3の間隔(トレンチのピッチP)は、たとえば、0.9μm〜1.5μmである。また、単位セル2には、その長手方向一端から他端向かって延びる長尺(平面視長方形)なコンタクトトレンチ4が、各単位セル2に1つずつ形成されている。
Si基板5の表面6(上面)には、Si基板5よりも低濃度のn−型(たとえば、濃度が1×1016〜1×1015cm−3)のSiエピタキシャル層8が積層されている。半導体層としてのSiエピタキシャル層8の厚さは、たとえば、3μm〜10μmである。
Siエピタキシャル層8の表面9から測定されるゲートトレンチ3の深さD1は、たとえば、1.0μm〜1.5μmであり、具体的には、1.0μmである。
一方、Siエピタキシャル層8における、チャネル領域14に対してSi基板5側の領域は、エピタキシャル成長後のままの状態が維持された、n−型のドレイン領域15となっている。ドレイン領域15は、チャネル領域14に対してSi基板5側にチャネル領域14に接しており、ゲートトレンチ3の底面12を形成している。
Siエピタキシャル層8上には、層間絶縁膜21が形成されている。層間絶縁膜21には、コンタクトトレンチ4を露出させるコンタクトホール22が形成されている。
具体的には、チャネル領域14は、MOSトランジスタ1の動作時にチャネルが形成されるチャネル領域14のチャネル部23付近を両端とし、当該両端からコンタクトトレンチ4の底面19の幅方向中央部の下方位置に1つのピーク(頂部25)がくるように描かれる放物線状に突出している。これにより、チャネル領域14は、当該放物線で区画される部分として、Siエピタキシャル層8の裏面10側のチャネル部23の端部に対して当該裏面10側に突出した凸部24を有している。
図3A〜図3Jは、図2のトレンチゲート型MOSトランジスタの製造工程の一部を示す図であって、図2と同じ位置での切断面を示す。
次に、図3Cに示すように、たとえば、熱酸化法(たとえば、850℃〜950℃で、10分〜30分)により、ゲートトレンチ3の内面(側面11および底面12)にゲート絶縁膜16を形成する。
次に、図3Fに示すように、たとえば、ドライエッチングにより、層間絶縁膜21にコンタクトホール22を形成する。コンタクトホール22の形成後、層間絶縁膜21をマスクとして利用して、露出したSiエピタキシャル層8をエッチングする。これにより、Siエピタキシャル層8が表面9からドライエッチングされて、層間絶縁膜21に対して自己整合的にコンタクトトレンチ4が形成される。
次に、図3Iに示すように、コンタクトトレンチ4の底面12に対して垂直な方向に、40keV程度の注入エネルギおよび1×1015cm−2程度のドーズ量で不純物(BF2イオン)を入射させることにより、チャネル領域14における底面12の近傍の深さ位置に不純物を1段注入する。
その後は、ソース電極(図示せず)、ドレイン電極(図示せず)などを形成することにより、図2に示すMOSトランジスタ1が得られる。
しかも、チャネル領域14の凸部24は、チャネルコンタクト領域20から離れる方向へ突出しているので、凸部24とドレイン領域15との界面から広がる空乏層とチャネルコンタクト領域20との接触を防止することができる。したがって、両者の接触に起因する耐圧の低下を回避することができる。
たとえば、図4(a)に示すように、チャネル領域14とドレイン領域15との界面29に対してSiエピタキシャル層8の裏面10側(ドレイン領域15における界面29の近傍)の深さ位置に不純物を1段注入することができる。
また、不純物(B11イオン)のドーズ量を4×1012cm−2〜1×1013cm−2の範囲にすることによって、ドレイン−ソース間のブレークダウン電圧を向上させることができる。具体的には、図5に示すように(注入エネルギ=140keV)、B11イオンのドーズ量が4×1012cm−2〜1×1013cm−2の範囲では、ブレークダウン電圧を36V以上にすることができた。
具体的には、図6のチャネル領域30の凸部31のように、チャネル部23付近を両端とし、当該両端からコンタクトトレンチ4の底面19の幅方向一端部および他端部の下方位置それぞれにピーク(頂部32)が1つずつくるように描かれる2つの放物線状に突出していることが好ましい。この場合、各凸部31の頂部32は、コンタクトトレンチ4に沿って互いに平行に直線状に並ぶことになる。また、一方の凸部31および他方の凸部31は、コンタクトトレンチ4の底面19の幅方向中央部を通る垂線を対称軸sとする線対称であることが好ましく、この対称軸s上にある逆側の頂部33は、ゲートトレンチ3の底面12に対してSiエピタキシャル層8の裏面10側に位置していることが好ましい(つまり、ゲートトレンチ3の底面12よりも深い位置にある)。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
また、各単位セル2の形状は、ストライプ状(図1)、四角柱状(図8,図9)に限らず、たとえば、三角柱状、五角柱状、六角柱状等の他の多角柱状であってもよい。
また、MOSトランジスタ1において、各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、MOSトランジスタ1において、p型の部分がn型であり、n型の部分がp型であってもよい。
また、チャネル領域の凸部は、凸部24,31のようにコンタクトトレンチ4の直下にある必要はなく、MOSトランジスタ1のチャネル特性に影響を与えない範囲で様々な場所に形成することもできる。
また、この明細書および図面の記載から、抽出される特徴を以下に示す。
例えば、半導体装置は、ゲートトレンチが形成された半導体層と、前記半導体層の表面側に露出するように形成され、前記ゲートトレンチの側面の一部を形成する第1導電型のソース領域と、前記ソース領域に対して前記半導体層の裏面側に前記ソース領域に接するように形成され、前記ゲートトレンチの前記側面の一部を形成する第2導電型のチャネル領域と、前記チャネル領域に対して前記半導体層の前記裏面側に前記チャネル領域に接するように形成され、前記ゲートトレンチの底面を形成する第1導電型のドレイン領域と、前記ゲートトレンチの内面に形成されたゲート絶縁膜と、前記ゲートトレンチにおいて前記ゲート絶縁膜の内側に埋め込まれたゲート電極とを含み、前記チャネル領域は、前記ゲートトレンチの前記側面に沿って形成され、動作時にチャネルが形成されるチャネル部と、前記半導体層の前記裏面側の前記チャネル部の端部に対して当該裏面側に突出した凸部とを含む。
また、前記半導体装置は、前記半導体層の前記表面から前記ソース領域を貫通し、最深部が前記チャネル領域に達するコンタクトトレンチと、前記コンタクトトレンチの底面に形成された第2導電型のチャネルコンタクト領域とをさらに含み、前記凸部は、前記チャネルコンタクト領域の直下に形成されていることが好ましい。
この場合、前記チャネルコンタクト領域の直下の前記凸部の頂部は、前記コンタクトトレンチの前記底面の幅方向中央部の下方位置に沿って形成されていてもよい。
この方法によれば、第2導電型イオンの注入の際に精密な角度調整をせずに済み、しかも、注入角度の切換えが必要なく、第2導電型イオンを常時垂直に注入しておけばよいので、より簡単に凸部を形成することができる。
このような構成の半導体装置は、たとえば、前記半導体装置の製造方法において、前記コンタクトトレンチの前記底面に対して傾斜する注入角度で前記第2導電型イオンを斜め注入する工程を実行することにより製造することができる。
このような構成の半導体装置は、第2導電型イオンを斜め注入する際に、前記コンタクトトレンチの前記底面の幅方向一端部へ向けて前記第2導電型イオンを注入する第1工程と、前記コンタクトトレンチの前記底面の幅方向他端部へ向けて、前記第1工程における前記第2導電型イオンの入射方向と交差する方向に第2導電型イオンを注入する第2工程とを実行することにより製造することができる。
また、前記半導体装置では、前記凸部の頂部は、前記ゲートトレンチの前記底面に対して前記半導体層の前記裏面側に位置していることが好ましく、前記凸部の不純物濃度は、前記チャネルコンタクト領域の濃度の1/100以下であることが好ましい。凸部の不純物濃度が上記条件を満たすことにより、耐圧をさらに向上させることができる。
また、前記半導体装置の製造方法では、前記凸部を形成する工程は、前記コンタクトトレンチの前記底面から所定の深さの位置に前記第2導電型イオンを注入する1段注入工程を含んでいてもよいし、注入エネルギを変化させることにより、前記コンタクトトレンチの前記底面から所定の深さまで前記第2導電型イオンを複数段にわたって注入する多段注入工程を含んでいてもよい。
また、多段注入工程では、第2導電型イオンの注入深さのいくつかが前記半導体層の前記表面側となり、残りが前記裏面側となるように、複数段の注入部分により画成される領域が、前記チャネル領域と前記ドレイン領域との前記界面に対して前記半導体層の前記表面側および前記裏面側に跨るように第2導電型イオンを注入してもよい。また、全ての第2導電型イオンの注入深さが、前記チャネル領域と前記ドレイン領域との界面に対して前記半導体層の前記表面側もしくは前記裏面側となるように、第2導電型イオンを注入してもよい。
<参考例に係る発明>
(参考例の背景技術)
MOSFETの一例として、たとえば、特許文献2の半導体装置が公知である。
半導体装置は、さらに、チャネル層上の半導体基板の表面に形成されたn+型のボディ領域と、平面視でボディ領域の四方を囲むp+型のソース領域とを含む。また、半導体装置は、チャネル層を貫通し、p型半導体層にまで到達するゲートトレンチと、ゲートトレンチの側面に形成されたゲート酸化膜と、ゲートトレンチの底面に形成され、ゲート酸化膜よりも膜厚が厚い厚膜酸化膜と、ゲートトレンチ内でゲート酸化膜および厚膜酸化膜上に形成され、ゲートトレンチを埋め込むゲート電極とを含む。
(参考例が解決しようとする課題)
特許文献2では、ゲートトレンチの外部に露出したポリシリコンをエッチバックにより除去してゲート電極を形成した後、半導体基板に選択的に不純物イオンを注入し、熱処理することによりソース領域を形成している。
この理由は、エッチバックの加工精度が低いため、エッチバック後のゲート電極の上面(エッチバック面)が半導体基板の表面に対して窪んでいる場合が多い。そのため、半導体基板の表面に不純物イオンを注入する際に、不純物イオンの一部がゲート電極のエッチバック面付近に露出したゲートトレンチの側面からも半導体基板の内部に注入されるからである。
また、参考例の他の目的は、高耐圧化および低オン抵抗化を両立させることができる半導体装置およびその製造方法を提供することである。
(参考例の実施形態)
以下では、参考例の実施の形態を、添付図面を参照して詳細に説明する。
図10を参照して、半導体装置としてのMOSトランジスタ41は、互いに平行に配列されたストライプ状の単位セル42を複数備えている。各単位セル42は、ストライプ状のゲートトレンチ43により区画されており、隣り合うゲートトレンチ43の間隔(トレンチのピッチP)は、たとえば、0.9μm〜1.5μmである。また、単位セル42には、その長手方向一端から他端向かって延びる長尺(平面視長方形)なコンタクトトレンチ44が、各単位セル42に1つずつ形成されている。
基板45の表面46(上面)には、基板45よりも低濃度のn−型(たとえば、濃度が1×1016〜1×1015cm−3)のSiからなるエピタキシャル層48が積層されている。半導体層としてのエピタキシャル層48の厚さは、たとえば、3μm〜50μmであり、基板およびエピタキシャル層を合わせた半導体層の厚さは、たとえば、70μm〜300μmである。
ゲートトレンチ43は、エピタキシャル層48の表面49から測定される深さD1が、たとえば30μm〜50μm(具体的には、40μm)のディープトレンチであり、エピタキシャル層48を貫通して、その最深部が基板45の厚さ方向途中に位置している。
そして、ゲート絶縁膜53を挟んでエピタキシャル層48に対向するように、ゲート電極54が形成されている。ゲート電極54は、たとえば、不純物が高濃度にドーピングされたポリシリコンからなる。
エピタキシャル層48の表面49の近傍(表面部)においてゲートトレンチ43の周囲には、p−型(たとえば、濃度が1×1017〜5×1017cm−3)のチャネル層57が形成されている。チャネル層57には、p型不純物として、たとえば、ボロン(B)、アルミニウム(Al)などが含まれている。以下同じ。また、エピタキシャル層48において、チャネル層57に対してエピタキシャル層48の裏面50側の部分は、ドレイン層58である。
ソース層62は、ゲート電極54のプレーナ部56の端部の下方に所定量入り込んでプレーナ部56の一部と重なり合い、チャネル層57の表面部61に対してゲートトレンチ43の反対側で隣接するオーバーラップ部63と、コンタクトトレンチ44の側面65(後述)で露出するコンタクト部64とを一体的に有している。
エピタキシャル層48上には、ゲート電極54(プレーナ部56)を覆うように層間絶縁膜68が形成されている。層間絶縁膜68には、コンタクトトレンチ44を露出させるコンタクトホール69が形成されている。
MOSトランジスタ41を製造するには、図12Aに示すように、CVD(Chemical Vapor Deposition:化学気相成長)法、LPE(Liquid Phase Epitaxy:液相エピタキシ)法、MBE(Molecular Beam Epitaxy:分子線エピタキシ)法などのエピタキシャル成長法により、基板45の表面46上に、n型不純物イオンをドーピングしながらSi結晶を成長させる。これにより、基板45上に、n−型のエピタキシャル層48(ドレイン層58)が形成される。次に、エピタキシャル層48の表面49へ向け、p型不純物イオン(Bイオン)を注入する。注入後、アニール処理(たとえば、900℃〜1000℃で、10分〜30分)することによって、注入されたp型不純物イオンが活性化されて、チャネル層57が形成される。
次に、図12Eに示すように、ゲート電極54(プレーナ部56)をマスクとして利用して、エピタキシャル層48の表面49に対して3°〜14°で傾斜する注入角度θ1で、エピタキシャル層48の表面49へ向けてn型不純物イオン(Asイオン)を注入する(第1工程)。
次に、図12Gに示すように、たとえば、ドライエッチングにより、層間絶縁膜68にコンタクトホール69を形成する。コンタクトホール69の形成後、層間絶縁膜68をマスクとして利用して、露出したエピタキシャル層48をエッチングする。これにより、エピタキシャル層48が表面49からドライエッチングされて、層間絶縁膜68に対して自己整合的にコンタクトトレンチ44が形成される。
以上、このMOSトランジスタ41によれば、ソース層62とドレイン層58との間(ソース−ドレイン間)にドレイン電圧が印加された状態でゲート電極54に閾値電圧以上の電圧を印加することにより、ゲート電極54から電界を発生させる(ON状態)。これにより、図13(a)に示すように、ゲートトレンチ43の側面51に沿って垂直方向に電流を流すチャネルをチャネル層57の側面部60に形成できると同時に、エピタキシャル層48の表面49に沿って横方向に電流を流すチャネルをチャネル層57の表面部61に形成することができる。つまり、チャネル層57では、垂直方向チャネルおよび横方向チャネルの2方向チャネルが形成され、これらのチャネルがトレンチ角部59で交わって、全体としてL字形のチャネルが形成される。
本実施形態では、図12Aの工程において、p型不純物イオンの注入条件に基づいてチャネル層57が設計通りの深さで形成されれば、その後、図12Eに示すソース層62を形成するためのn型不純物イオン注入時は、チャネル層57の側面部60がゲート電極54のプレーナ部56(マスク)に覆われている。そのため、当該n型不純物イオンの影響を受けない。なお、本実施形態ではn型不純物イオンを斜め注入しているので、プレーナ部56の下方にもn型不純物イオンが若干注入されるが、その量は微量であり、しかも注入される位置もプレーナ部56の端部に留まるので、チャネル層57の側面部60がそのn型不純物イオンの影響を受けることはない。従って、本実施形態では、チャネル層57の側面部60の深さを設計通りに精密に保持することができるので、垂直方向のチャネル長を設計通りに精密に制御することができる。
さらに、このMOSトランジスタ41によれば、ゲートトレンチ43が、エピタキシャル層48の表面49からチャネル層57およびドレイン層58を貫通して基板45に達するディープトレンチであるため、MOSトランジスタ41をオンしたときには、ゲート電極54からの電界により、ドレイン層58に含まれるキャリア(電子)をゲートトレンチ43の側面51近傍に誘引させることができる。誘引されたキャリアは、側面51に沿ってゲートトレンチ43の深さ方向に一様に分布するように蓄積され、ゲートトレンチ43の側面51の近傍に層状のキャリア蓄積層75を形成する。
以上、参考例の実施形態を説明したが、参考例は、他の形態で実施することもできる。
また、各単位セル42の形状は、ストライプ状(図10)、四角柱状(図14,図15)に限らず、たとえば、三角柱状、五角柱状、六角柱状等の他の多角柱状であってもよい。
また、ソース層62を形成するときのイオン注入は、エピタキシャル層48の表面49に対して傾斜する方向にイオンを注入する斜め注入に限らず、たとえば、エピタキシャル層48の表面49に対して垂直な方向にイオンを注入する垂直注入を採用してもよい。
(参考例の実施形態の開示から把握されるべき特徴)
たとえば、参考例の実施形態の開示からは、下記(1)〜(14)の発明を把握することができる。
(1)ゲートトレンチが形成された第1導電型の半導体層と、
ゲート絶縁膜を挟んで前記半導体層に対向する電極であって、前記ゲートトレンチに充填されたトレンチ部と、当該トレンチ部の開口端側の端部から横方向に前記半導体層の表面に沿って引き出されたプレーナ部とを一体的に含むゲート電極と、
前記半導体層の前記表面および前記ゲートトレンチの前記側面の両方に露出するように前記半導体層の表面部に形成され、前記ゲートトレンチよりも浅い深さを有する第2導電型の層であって、前記ゲート電極の前記プレーナ部に対向する表面部と、前記ゲート電極の前記トレンチ部に対向する側面部とを含むチャネル層と、
前記半導体層の前記表面に露出するように前記チャネル層に形成され、前記チャネル層の前記表面部に対して前記ゲートトレンチの反対側で隣接する第1導電型のソース層とを含む、半導体装置。
(2)前記ソース層は、前記プレーナ部の端部の下方に所定量入り込んで前記プレーナ部の一部と重なり合うオーバーラップ部を有している、(1)に記載の半導体装置。
(3)前記ソース層の前記オーバーラップ部は、前記ソース層の残りの部分よりも浅い、(2)に記載の半導体装置。
(4)前記ソース層の深さは、前記ゲート絶縁膜の厚さの3倍以下である、(1)〜(3)のいずれか一項に記載の半導体装置。
(5)前記ゲートトレンチは、前記半導体装置がオンしたときに前記ゲート電極からの電界により、前記半導体層に含まれる第1導電型キャリアの蓄積層がその側面に沿って形成され得るディープトレンチを含む、(1)〜(4)のいずれか一項に記載の半導体装置。
(6)前記半導体層は、第1導電型の基板と、前記基板上に形成され、前記基板よりも不純物濃度が低いエピタキシャル層とを含み、
前記ディープトレンチは、前記エピタキシャル層を貫通して前記基板に達するトレンチを含む、(5)に記載の半導体装置。
(7)前記半導体層の厚さは、70μm〜300μmである、(1)〜(6)のいずれか一項に記載の半導体装置。
(8)前記ゲートトレンチの深さは、30μm〜50μmである、(1)〜(7)のいずれか一項に記載の半導体装置。
(9)前記ゲートトレンチは、ストライプ状に配列された単位セルを区画するように形成されている、(1)〜(8)のいずれか一項に記載の半導体装置。
(10)前記ゲートトレンチは、行列状に配列された単位セルを区画するように形成されている、(1)〜(8)のいずれか一項に記載の半導体装置。
(11)前記ゲートトレンチは、千鳥状に配列された単位セルを区画するように形成されている、(1)〜(8)のいずれか一項に記載の半導体装置。
(12)第1導電型の半導体層に第2導電型イオンを注入することにより、前記半導体層の表面に露出するようにチャネル層を形成する工程と、
前記チャネル層を貫通するように前記半導体層を前記表面からエッチングすることにより、前記チャネル層の深さよりも深いゲートトレンチを形成する工程と、
前記ゲートトレンチの内面および前記半導体層の前記表面にゲート絶縁膜を形成する工程と、
前記ゲートトレンチが満たされ、前記半導体層の前記表面が覆われるまで、前記ゲート絶縁膜上に電極材料を堆積させる工程と、
前記電極材料の前記ゲートトレンチ外の部分をエッチングによりパターニングすることにより、前記ゲートトレンチに充填されたトレンチ部と、当該トレンチ部の開口端側の端部から横方向に前記半導体層の表面に沿って引き出されたプレーナ部とを一体的に含むゲート電極を形成する工程と、
前記チャネル層の前記プレーナ部の下方の部分が前記プレーナ部で覆われた状態で、前記半導体層の前記表面を介して前記チャネル層に第1導電型イオンを注入することにより、前記プレーナ部に対して自己整合的にソース層を形成する工程とを含む、半導体装置の製造方法。
(13)前記ソース層を形成する工程は、前記ソース層の一部が前記プレーナ部の端部の下方に所定量入り込んで、前記プレーナ部の一部と重なり合うオーバーラップ部が形成されるように、前記半導体層の前記表面に対して傾斜する注入角度で前記第1導電型イオンを斜め注入する工程を含む、(12)に記載の半導体装置の製造方法。
(14)前記ゲートトレンチを形成する工程が、前記半導体層に単位セルがストライプ状に配列されるようにストライプトレンチを形成する工程を含み、
前記第1導電型イオンを斜め注入する工程は、前記ストライプトレンチに対して幅方向一方側から前記第1導電型イオンを斜め注入する第1工程と、前記ストライプトレンチに対して前記第1工程の注入位置の反対側から、前記第1工程における前記第1導電型イオンの入射方向と交差する方向に前記第1導電型イオンを斜め注入する第2工程とを含む、(13)に記載の半導体装置の製造方法。
(上記把握されるべき特徴の効果)
(1)の半導体装置は、たとえば、(12)の半導体装置の製造方法により製造することができる。
垂直方向のチャネル長はチャネル層の側面部の深さによって決められ、横方向のチャネル長はチャネル層の表面部の幅によって決められる。
この構成によれば、チャネル層の表面部がゲート電極のプレーナ部に確実に対向することになるので、信頼性の高いトランジスタ動作を行なうことができる。
また、参考例の半導体装置では、(5)記載のように、前記ゲートトレンチは、前記半導体装置がオンしたときに前記ゲート電極からの電界により、前記半導体層に含まれる第1導電型キャリアの蓄積層がその側面に沿って形成され得るディープトレンチを含むことが好ましい。
具体的には、(6)記載のように、前記半導体層が、第1導電型の基板と、前記基板上に形成され、前記基板よりも不純物濃度が低いエピタキシャル層とを含む場合、前記ディープトトレンチは、前記エピタキシャル層を貫通して前記基板に達するトレンチを含むことが好ましい。
また、参考例の半導体装置では、(7)記載のように、前記半導体層の厚さは、70μm〜300μmであってもよく、(8)記載のように、前記ゲートトレンチの深さは、30μm〜50μmであってもよい。
また、参考例の半導体装置の製造方法では、(13)記載のように、前記ソース層を形成する工程は、前記ソース層の一部が前記プレーナ部の端部の下方に所定量入り込んで、前記プレーナ部の一部と重なり合うオーバーラップ部が形成されるように、前記半導体層の前記表面に対して傾斜する注入角度で前記第1導電型イオンを斜め注入する工程を含むことが好ましい。
また、(14)記載のように、前記ゲートトレンチを形成する工程が、前記半導体層に単位セルがストライプ状に配列されるようにストライプトレンチを形成する工程を含む場合、前記第1導電型イオンを斜め注入する工程は、前記ストライプトレンチに対して幅方向一方側から前記第1導電型イオンを斜め注入する第1工程と、前記ストライプトレンチに対して前記第1工程の注入位置の反対側から、前記第1工程における前記第1導電型イオンの入射方向と交差する方向に前記第1導電型イオンを斜め注入する第2工程とを含むことが好ましい。
2 単位セル
3 ゲートトレンチ
4 コンタクトトレンチ
5 Si基板
6 (Si基板の)表面
7 (Si基板の)裏面
8 Siエピタキシャル層
9 (Siエピタキシャル層の)表面
10 (Siエピタキシャル層の)裏面
11 (ゲートトレンチの)側面
12 (ゲートトレンチの)底面
13 ソース領域
14 チャネル領域
15 ドレイン領域
16 ゲート絶縁膜
17 ゲート電極
18 (コンタクトトレンチの)側面
19 (コンタクトトレンチの)底面
20 チャネルコンタクト領域
21 層間絶縁膜
22 コンタクトホール
23 チャネル部
24 凸部
25 頂部
26 SiO2膜
27 SiN膜
28 ハードマスク
29 界面
30 チャネル領域
31 凸部
32 頂部
33 頂部
41 MOSトランジスタ
42 単位セル
43 ゲートトレンチ
44 コンタクトトレンチ
45 基板
46 (基板の)表面
47 (基板の)裏面
48 エピタキシャル層
49 (エピタキシャル層の)表面
50 (エピタキシャル層の)裏面
51 (ゲートトレンチの)側面
52 (ゲートトレンチの)底面
53 ゲート絶縁膜
54 ゲート電極
55 (ゲート電極の)トレンチ部
56 (ゲート電極の)プレーナ部
57 チャネル層
58 ドレイン層
59 トレンチ角部
60 (チャネル層の)側面部
61 (チャネル層の)表面部
62 ソース層
63 オーバーラップ部
64 コンタクト部
65 (コンタクトトレンチの)側面
66 (コンタクトトレンチの)底面
67 チャネルコンタクト領域
68 層間絶縁膜
69 コンタクトホール
70 SiO2膜
71 SiN膜
72 ハードマスク
73 電極材料層
74 フォトレジスト
75 キャリア蓄積層
Claims (15)
- ゲートトレンチが形成された半導体層と、
前記半導体層の表面側に露出するように形成され、前記ゲートトレンチの側面の一部を形成する第1導電型のソース領域と、
前記ソース領域に対して前記半導体層の裏面側に前記ソース領域に接するように形成され、前記ゲートトレンチの前記側面の一部を形成する第2導電型のチャネル領域と、
前記チャネル領域に対して前記半導体層の前記裏面側に前記チャネル領域に接するように形成され、前記ゲートトレンチの底面を形成する第1導電型のドレイン領域と、
前記半導体層の前記表面から前記ソース領域を貫通し、最深部が前記チャネル領域に達するコンタクトトレンチと、
前記コンタクトトレンチの底面に形成された第2導電型のチャネルコンタクト領域とを含み、
前記チャネル領域は、前記チャネルコンタクト領域の直下に形成され、かつ前記半導体層の前記裏面側に突出する放物線状の凸部を含み、
前記凸部は、ほぼ均一であり、かつ前記チャネルコンタクト領域よりも低い不純物濃度を有しており、
前記凸部の頂部は、前記ゲートトレンチの前記底面に対して前記半導体層の前記裏面側に位置している、半導体装置。 - 前記凸部の不純物濃度は、前記チャネルコンタクト領域の濃度の1/100以下である、請求項1に記載の半導体装置。
- 前記凸部の不純物濃度は、1×1017〜5×1017cm−3であり、
前記チャネルコンタクト領域の不純物濃度は、1×1019〜1×1020cm−3である、請求項2に記載の半導体装置。 - 前記ソース領域の厚さは、0.2μm〜0.4μmである、請求項1〜3のいずれか一項に記載の半導体装置。
- 前記凸部を除く前記チャネル領域の厚さは、0.5μm〜0.9μmである、請求項1〜4のいずれか一項に記載の半導体装置。
- 前記半導体層の前記表面から前記凸部の前記頂部までの厚さは、1.0μm〜1.6μmである、請求項1〜5のいずれか一項に記載の半導体装置。
- 前記コンタクトトレンチの幅は、0.2μm〜0.5μmである、請求項1〜6のいずれか一項に記載の半導体装置。
- 前記チャネル領域と前記ドレイン領域との界面に対して前記半導体層の裏面側への前記ゲートトレンチの突出量は、0.1μm〜0.2μmである、請求項1〜7のいずれか一項に記載の半導体装置。
- 前記半導体層が、Si半導体層からなる、請求項1〜8のいずれか一項に記載の半導体装置。
- 前記Si半導体層は、Si基板と、前記Si基板上に形成され、前記Si基板よりも低い不純物濃度を有するSiエピタキシャル層とを含み、
前記凸部は、前記Si基板に接していない、請求項9に記載の半導体装置。 - 前記コンタクトトレンチが、ストライプ状に形成されており、
前記凸部は、前記ストライプ状のコンタクトトレンチに沿うストライプ状に形成されている、請求項1〜10のいずれか一項に記載の半導体装置。 - 前記コンタクトトレンチは、前記ゲートトレンチよりも浅く形成されている、請求項1〜11のいずれか一項に記載の半導体装置。
- 前記ゲートトレンチの内面に形成されたゲート絶縁膜と、
前記ゲートトレンチにおいて前記ゲート絶縁膜の内側に埋め込まれたゲート電極とを含む、請求項1〜12のいずれか一項に記載の半導体装置。 - 前記ゲート絶縁膜は、酸化シリコン膜を含む、請求項13に記載の半導体装置。
- 前記ゲート電極は、ポリシリコンを含む、請求項13または14に記載の半導体装置。
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