JP2008124309A - 半導体装置とその製造方法 - Google Patents
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Abstract
【課題】 ターンオフ時のサージ電圧が抑制できるとともに、容易に製造することができる半導体装置を提供する。
【解決手段】 ｎ型（第１導電型）のドリフト領域２０（第３半導体領域）と、ドリフト領域２０の上部に設けられているｐ型（第２導電型）のボディ領域５０（第２半導体領域）と、ボディ領域５０の表面に臨んで形成されているとともに、ボディ領域５０によってドリフト領域２０から隔てられているｎ型のエミッタ領域６０（第１半導体領域）と、エミッタ領域６０の表面からボディ領域５０を貫通してドリフト領域２０に突出するように形成されているトレンチ１４と、トレンチ１４に充填されているトレンチゲート電極１３と、ドリフト領域２０に突出しているトレンチの側面に接する位置に形成されているｐ型の半導体領域７０（第４半導体領域）を備えている。
【選択図】 図１
【解決手段】 ｎ型（第１導電型）のドリフト領域２０（第３半導体領域）と、ドリフト領域２０の上部に設けられているｐ型（第２導電型）のボディ領域５０（第２半導体領域）と、ボディ領域５０の表面に臨んで形成されているとともに、ボディ領域５０によってドリフト領域２０から隔てられているｎ型のエミッタ領域６０（第１半導体領域）と、エミッタ領域６０の表面からボディ領域５０を貫通してドリフト領域２０に突出するように形成されているトレンチ１４と、トレンチ１４に充填されているトレンチゲート電極１３と、ドリフト領域２０に突出しているトレンチの側面に接する位置に形成されているｐ型の半導体領域７０（第４半導体領域）を備えている。
【選択図】 図１
Description
本発明は、半導体装置のターンオフ時のサージ電圧を抑制する技術に関する。
半導体装置のターンオフ時にサージ電圧が発生し、半導体装置に悪影響を及ぼすことがある。
特許文献１に、サージ電圧を抑制するＩＧＢＴが開示されている。このＩＧＢＴは、図１２に示すように、ｐ型のコレクタ領域４００とバッファ領域３０２を備えている。このＩＧＢＴ１００では、ｎ−型のドリフト領域の中間位置に、ｎ＋型のバッファ領域３０１が追加されており、そのｎ＋型のバッファ領域３０１によって、表面側の第１ドリフト領域２０１と裏面側の第２ドリフト領域２０２とに分離されている。この構成により、コレクタ領域４００から放出されるホールを、第２ドリフト領域２０２に蓄積することができる。
ＩＧＢＴ１００がオン状態の時、ｐ−型のボディ領域５００のうち、ゲート電極１１４とゲート絶縁膜１１２を介して対向している部分にチャネル領域が形成される。すると、ｎ＋型のエミッタ領域６００から放出された電子が、チャネル領域を介して、第１ドリフト領域２０１とバッファ領域３０１と第２ドリフト領域２０２とバッファ領域３０２に移動する。そこで、コレクタ領域４００からバッファ領域３０２と第２ドリフト領域２０２とバッファ領域３０１と第１ドリフト領域２０１にホールが注入される。第１ドリフト領域２０１とバッファ領域３０１と第２ドリフト領域２０２とバッファ領域３０２に注入された電子とホールにより、伝導度変調現象が発生し、エミッタ領域６００とコレクタ領域４００の間に電流が流れる。
ＩＧＢＴ１００がオン状態からオフ状態に移行する時（ターンオフ時）には、ｐ−型のボディ領域５００とｎ−型の第１ドリフト領域２０１の間のｐｎ接合面から、空乏層が広がる。既存のＩＧＢＴでは、ターンオフ時に、空乏層が一気にバッファ領域３０２にまで広がることにより、ピーク値の高いサージ電圧が発生していた。ＩＧＢＴ１００では、バッファ領域３０１が追加されているために、空乏層はｐｎ接合から下方に広がるものの、バッファ領域３０１でその広がりが停止する。その結果、ターンオフが終了するまで、第２ドリフト領域２０２に多くのホールを残しておくことができる。ＩＧＢＴ１００を用いれば、ターンオフ時に空乏層が一気にバッファ領域３０２まで広がることがなく、サージ電圧を抑制することができる。
特許文献１に、サージ電圧を抑制するＩＧＢＴが開示されている。このＩＧＢＴは、図１２に示すように、ｐ型のコレクタ領域４００とバッファ領域３０２を備えている。このＩＧＢＴ１００では、ｎ−型のドリフト領域の中間位置に、ｎ＋型のバッファ領域３０１が追加されており、そのｎ＋型のバッファ領域３０１によって、表面側の第１ドリフト領域２０１と裏面側の第２ドリフト領域２０２とに分離されている。この構成により、コレクタ領域４００から放出されるホールを、第２ドリフト領域２０２に蓄積することができる。
ＩＧＢＴ１００がオン状態の時、ｐ−型のボディ領域５００のうち、ゲート電極１１４とゲート絶縁膜１１２を介して対向している部分にチャネル領域が形成される。すると、ｎ＋型のエミッタ領域６００から放出された電子が、チャネル領域を介して、第１ドリフト領域２０１とバッファ領域３０１と第２ドリフト領域２０２とバッファ領域３０２に移動する。そこで、コレクタ領域４００からバッファ領域３０２と第２ドリフト領域２０２とバッファ領域３０１と第１ドリフト領域２０１にホールが注入される。第１ドリフト領域２０１とバッファ領域３０１と第２ドリフト領域２０２とバッファ領域３０２に注入された電子とホールにより、伝導度変調現象が発生し、エミッタ領域６００とコレクタ領域４００の間に電流が流れる。
ＩＧＢＴ１００がオン状態からオフ状態に移行する時（ターンオフ時）には、ｐ−型のボディ領域５００とｎ−型の第１ドリフト領域２０１の間のｐｎ接合面から、空乏層が広がる。既存のＩＧＢＴでは、ターンオフ時に、空乏層が一気にバッファ領域３０２にまで広がることにより、ピーク値の高いサージ電圧が発生していた。ＩＧＢＴ１００では、バッファ領域３０１が追加されているために、空乏層はｐｎ接合から下方に広がるものの、バッファ領域３０１でその広がりが停止する。その結果、ターンオフが終了するまで、第２ドリフト領域２０２に多くのホールを残しておくことができる。ＩＧＢＴ１００を用いれば、ターンオフ時に空乏層が一気にバッファ領域３０２まで広がることがなく、サージ電圧を抑制することができる。
先行技術文献に記載されているＩＧＢＴ１００では、ターンオフ時のサージ電圧を抑制するために、ｎ−型の第１ドリフト領域２０１とｎ−型の第２ドリフト領域２０２の間に、ｎ＋型のバッファ領域３０１が設けられる。ここで、これらの領域を形成する方法を考察する。
１つの方法としては、ｎ−型半導体層を準備する。そして、ｎ−型半導体層の裏面から特定の位置にｎ型不純物をインプラントし、バッファ領域３０１を形成する。先行技術文献のＩＧＢＴ１００では、バッファ領域３０１を、裏面から約１０μｎの位置に形成している。この位置に裏面から不純物をインプラントするためには高エネルギーが必要となり、製造コストが増大する。
他の方法としては、ｎ−型の第２ドリフト領域２０２の上にｎ＋型のバッファ領域３０１をエピタキシャル成長させる。そして、その上にｎ−型の第１ドリフト領域２０１をエピタキシャル成長させる。順次にエピタキシャル成長させてこれらの領域を形成するには時間がかかり、半導体装置の製造コストが上昇する。
本発明は、上記の問題点を解決するために創案された。本発明では、比較的に簡単に製造でき、しかもサージ電圧を抑制できる半導体装置を実現する。なお、上記ではＩＧＢＴを例にして説明したが、本発明の技術はＩＧＢＴに限定されるものでない。
１つの方法としては、ｎ−型半導体層を準備する。そして、ｎ−型半導体層の裏面から特定の位置にｎ型不純物をインプラントし、バッファ領域３０１を形成する。先行技術文献のＩＧＢＴ１００では、バッファ領域３０１を、裏面から約１０μｎの位置に形成している。この位置に裏面から不純物をインプラントするためには高エネルギーが必要となり、製造コストが増大する。
他の方法としては、ｎ−型の第２ドリフト領域２０２の上にｎ＋型のバッファ領域３０１をエピタキシャル成長させる。そして、その上にｎ−型の第１ドリフト領域２０１をエピタキシャル成長させる。順次にエピタキシャル成長させてこれらの領域を形成するには時間がかかり、半導体装置の製造コストが上昇する。
本発明は、上記の問題点を解決するために創案された。本発明では、比較的に簡単に製造でき、しかもサージ電圧を抑制できる半導体装置を実現する。なお、上記ではＩＧＢＴを例にして説明したが、本発明の技術はＩＧＢＴに限定されるものでない。
（請求項１に記載の発明）
本発明の半導体装置は、第１導電型の第３半導体領域と、第３半導体領域の上部に設けられている第２導電型の第２半導体領域と、第２半導体領域の表面に臨んで形成されているとともに、第２半導体領域によって第３半導体領域から隔てられている第１導電型の第１半導体領域と、第１半導体領域の表面から第２半導体領域を貫通して第３半導体領域に突出しているとともに、幅を隔てて向かい合っている一対の側面を備えているトレンチと、トレンチの壁面を覆っている絶縁層と、絶縁層で取り囲まれた状態でトレンチ内に収容されているトレンチゲート電極と、第３半導体領域に突出しているトレンチの側面に接する位置に形成されている第２導電型の第４半導体領域を備えている。
本発明の半導体装置は、第１導電型の第３半導体領域と、第３半導体領域の上部に設けられている第２導電型の第２半導体領域と、第２半導体領域の表面に臨んで形成されているとともに、第２半導体領域によって第３半導体領域から隔てられている第１導電型の第１半導体領域と、第１半導体領域の表面から第２半導体領域を貫通して第３半導体領域に突出しているとともに、幅を隔てて向かい合っている一対の側面を備えているトレンチと、トレンチの壁面を覆っている絶縁層と、絶縁層で取り囲まれた状態でトレンチ内に収容されているトレンチゲート電極と、第３半導体領域に突出しているトレンチの側面に接する位置に形成されている第２導電型の第４半導体領域を備えている。
本発明は、トレンチゲート電極を有し、縦方向にキャリアが移動するＩＧＢＴやＭＯＳＦＥＴ等の半導体装置に適用することができる。
ＩＧＢＴの場合には、第３半導体領域がドリフト領域となり、第２半導体領域がボディ領域となり、第１半導体領域がエミッタ領域となる。ＭＯＳＦＥＴの場合には、第３半導体領域がドリフト領域となり、第２半導体領域がボディ領域となり、第１半導体領域がソース領域となる。
ＩＧＢＴの場合には、第３半導体領域がドリフト領域となり、第２半導体領域がボディ領域となり、第１半導体領域がエミッタ領域となる。ＭＯＳＦＥＴの場合には、第３半導体領域がドリフト領域となり、第２半導体領域がボディ領域となり、第１半導体領域がソース領域となる。
一般的に、半導体装置の出力側には、配線に寄生インダクタンスが存在する。この寄生インダクタンスをＬａとし、半導体装置のコレクタとエミッタの間を流れる電流Ｉｃｅとすると、ターンオフ時にコレクタとエミッタの間に、Ｌａ×（ｄＩｃｅ／ｄｔ）のサージ電圧が発生する。
したがって、サージ電圧は、電流Ｉｃｅのターンオフ時の立下り速度（ｄＩｃｅ／ｄｔ）が減少すれば、そのピーク値が低減する。立下り速度（ｄＩｃｅ／ｄｔ）は、ゲートとエミッタの間の容量Ｃｇｅを増加させるとともに、ゲートとコレクタの間の容量Ｃｇｃを減少させると、その値が減少する。
したがって、サージ電圧は、電流Ｉｃｅのターンオフ時の立下り速度（ｄＩｃｅ／ｄｔ）が減少すれば、そのピーク値が低減する。立下り速度（ｄＩｃｅ／ｄｔ）は、ゲートとエミッタの間の容量Ｃｇｅを増加させるとともに、ゲートとコレクタの間の容量Ｃｇｃを減少させると、その値が減少する。
上記では、コレクタとエミッタを利用するバイポーラ型の場合について説明したが、ドレインとソースを利用するユニポーラ型の半導体装置にも成立する。ゲートとソースの間の容量を増加させると、ドレインとソース間の電流のターンオフ時の立下り速度が減少
し、サージ電圧が抑制される。
以下の説明において、容量Ｃｇｅは、バイポーラ型ではゲートとエミッタの間の容量をいい、ユニポーラ型ではゲートとソースの間の容量をいう。容量Ｃｇｃは、バイポーラ型ではゲートとコレクタの間の容量をいい、ユニポーラ型ではゲートとドレインの間の容量をいう。電流Ｉｃｅは、バイポーラ型ではコレクタとエミッタの間の電流をいい、ユニポーラ型ではドレインとソースの間の電流をいう。
し、サージ電圧が抑制される。
以下の説明において、容量Ｃｇｅは、バイポーラ型ではゲートとエミッタの間の容量をいい、ユニポーラ型ではゲートとソースの間の容量をいう。容量Ｃｇｃは、バイポーラ型ではゲートとコレクタの間の容量をいい、ユニポーラ型ではゲートとドレインの間の容量をいう。電流Ｉｃｅは、バイポーラ型ではコレクタとエミッタの間の電流をいい、ユニポーラ型ではドレインとソースの間の電流をいう。
容量Ｃｇｅの値は、半導体装置がオン状態の場合に形成されるチャネル領域の長さＬ１とエミッタ領域の深さＬ３の和（図１３参照）に依存して変化し、これらの和の値（Ｌ１＋Ｌ３）が大きいほど容量Ｃｇｅの値は大きくなる。容量Ｃｇｃの値は、ボディ領域の裏面からトレンチゲート電極の底部までの長さＬ２に依存して変化し、長さＬ２の値が大きいほど容量Ｃｇｃの値は大きくなる。
サージ電圧を抑制するために容量Ｃｇｅを増加させる場合、チャネル領域の長さＬ１とエミッタ領域の深さＬ３の和の値（Ｌ１＋Ｌ３）を大きくするとよい。そのために、エミッタ領域の深さＬ３の値を大きくすると、ラッチアップ耐量の低下が懸念される。そこで、図１４に示すように、エミッタ領域の深さＬ３の値は変更せずにボディ領域の深さを深くすることがある。長さＬ１の値が大きくなることにより上記した和の値（Ｌ１＋Ｌ３）が大きくなるとともに、長さＬ２の値は小さくなる。容量Ｃｇｅが増加するとともに容量Ｃｇｃが減少し、これにより電流Ｉｃｅのターンオフ時の立下り速度（ｄＩｃｅ／ｄｔ）は小さくなる。ラッチアップ耐量を低下させることなく、ターンオフ時のサージ電圧を抑制することができる。
サージ電圧を抑制するために容量Ｃｇｅを増加させる場合、チャネル領域の長さＬ１とエミッタ領域の深さＬ３の和の値（Ｌ１＋Ｌ３）を大きくするとよい。そのために、エミッタ領域の深さＬ３の値を大きくすると、ラッチアップ耐量の低下が懸念される。そこで、図１４に示すように、エミッタ領域の深さＬ３の値は変更せずにボディ領域の深さを深くすることがある。長さＬ１の値が大きくなることにより上記した和の値（Ｌ１＋Ｌ３）が大きくなるとともに、長さＬ２の値は小さくなる。容量Ｃｇｅが増加するとともに容量Ｃｇｃが減少し、これにより電流Ｉｃｅのターンオフ時の立下り速度（ｄＩｃｅ／ｄｔ）は小さくなる。ラッチアップ耐量を低下させることなく、ターンオフ時のサージ電圧を抑制することができる。
しかしながら、図１４に示すように、単にボディ領域の深さを深くすると、ドリフト領域（第３半導体領域）の体積が少なくなり、コレクタ領域から放出されたホール（図中にプラス印で模式的に記載してある）を蓄積し難くなる。ドリフト領域でのホール量が低下すると活発な伝導度変調現象が生ぜず、オン電圧が上昇してしまう。ボディ領域の深さを深くすると、ターンオフ時のサージ電圧を抑制することができるものの、オン電圧が上昇してしまう。
上記課題を解決するために、本発明の半導体装置は第４半導体領域を備えている。第４半導体領域は、第３半導体領域に突出しているトレンチの側面に接する位置に形成されており、第２導電型である。第２導電型の第４半導体領域は、第２導電型の第２半導体領域に接しており、第２半導体領域の延長部分であると理解することができる。第４半導体領域を設けると、上記長さＬ１を長くし、上記長さＬ２を短くすることができる。したがって、容量Ｃｇｅを増加させるとともに、容量Ｃｇｃを減少させ、電流Ｉｃｅのターンオフ時の立下り速度（ｄＩｃｅ／ｄｔ）を減少させ、ターンオフ時のサージ電圧を抑制することができる。
また、半導体装置がＩＧＢＴの場合、ドリフト領域に滞在するホールが多い程、半導体装置のオン電圧を低減化することができることが知られている。本発明の第４半導体領域は、トレンチの側面と隣接している範囲にのみ形成されており、一対のトレンチゲート電極間の間隔の広い範囲にまで形成されているわけではない。したがって、第３半導体領域（ドリフト領域）の体積が大幅に減少することはなく、ホールを蓄積することができる領域が大幅に減少することはない。これにより、オン電圧の上昇を抑制することができる。
さらに、詳しくは後述するが、第４半導体領域は、半導体基板の露出表面に接する浅い位置に形成されている。したがって、第４半導体領域は半導体基板の露出表面に低いエネルギーで不純物をインプラントすることで形成でき、容易に形成することができる。
さらに、詳しくは後述するが、第４半導体領域は、半導体基板の露出表面に接する浅い位置に形成されている。したがって、第４半導体領域は半導体基板の露出表面に低いエネルギーで不純物をインプラントすることで形成でき、容易に形成することができる。
（請求項２に記載の発明）
トレンチの底面側から第２半導体領域に接近するにつれて、第４半導体領域のトレンチの側面からの深さが増大していることが好ましい。
すなわち、第４半導体領域を断面視したときに、ほぼ三角形の形状となっていることが好ましい。この場合、トレンチ内に不純物を斜め方向から注入することで、比較的簡単に第４半導体領域を形成することができる。
トレンチの底面側から第２半導体領域に接近するにつれて、第４半導体領域のトレンチの側面からの深さが増大していることが好ましい。
すなわち、第４半導体領域を断面視したときに、ほぼ三角形の形状となっていることが好ましい。この場合、トレンチ内に不純物を斜め方向から注入することで、比較的簡単に第４半導体領域を形成することができる。
（請求項３に記載の発明）
上記第３半導体領域の裏面側に第２導電型の第５半導体領域を備えていてもよい。この場合、ＩＧＢＴとして機能する半導体装置が得られる。
（請求項４に記載の発明）
上記第３半導体領域と上記第５半導体領域に挟まれて形成されている第１導電型の第６半導体領域を備えていてもよい。この場合、パンチスルー型のＩＧＢＴが得られる。
上記第３半導体領域の裏面側に第２導電型の第５半導体領域を備えていてもよい。この場合、ＩＧＢＴとして機能する半導体装置が得られる。
（請求項４に記載の発明）
上記第３半導体領域と上記第５半導体領域に挟まれて形成されている第１導電型の第６半導体領域を備えていてもよい。この場合、パンチスルー型のＩＧＢＴが得られる。
（請求項５に記載の発明）
本発明は、半導体装置の製造方法に具現化することもできる。
この製造方法は、第１導電型の第３半導体領域の上部に第２導電型の第２半導体領域を形成する工程と、第２半導体領域の表面の一部に第１導電型の第１半導体領域を形成する工程と、第１半導体領域の表面から第２半導体領域を貫通して第３半導体領域に突出するとともに、幅を隔てて向かい合う一対の側面を備えるトレンチを形成する工程と、第２半導体領域の表面側からトレンチの側面に向けて第２導電型の不純物を注入し、少なくとも第３半導体領域に突出しているトレンチの側面に向けて第２導電型の不純物注入領域を形成する工程と、トレンチの壁面に熱酸化膜を形成するのと同時に、不純物注入領域の不純物を活性化して第２導電型の第４半導体領域を形成する熱処理工程を備えている。
本発明は、半導体装置の製造方法に具現化することもできる。
この製造方法は、第１導電型の第３半導体領域の上部に第２導電型の第２半導体領域を形成する工程と、第２半導体領域の表面の一部に第１導電型の第１半導体領域を形成する工程と、第１半導体領域の表面から第２半導体領域を貫通して第３半導体領域に突出するとともに、幅を隔てて向かい合う一対の側面を備えるトレンチを形成する工程と、第２半導体領域の表面側からトレンチの側面に向けて第２導電型の不純物を注入し、少なくとも第３半導体領域に突出しているトレンチの側面に向けて第２導電型の不純物注入領域を形成する工程と、トレンチの壁面に熱酸化膜を形成するのと同時に、不純物注入領域の不純物を活性化して第２導電型の第４半導体領域を形成する熱処理工程を備えている。
本発明の半導体装置の製造方法によれば、熱処理工程においてトレンチの壁面に熱酸化膜を形成してゲート絶縁膜を形成するのと同時に、不純物注入工程で注入した不純物を活性化する。したがって、ゲート絶縁膜を形成するための熱処理と、不純物を活性化するための熱処理を別に実施する必要がなく、製造工程数を削減することができる。
また、不純物注入工程では、第２半導体領域の表面側からトレンチの側面に向けて不純物を注入している。すなわち、斜め注入方法を採用している。この場合、トレンチの側面の浅い部分には多くの不純物が注入され、トレンチの深い部分には少ない不純物が注入される。この状態で熱処理を施すと、トレンチの底面側から第２半導体領域に接近するにつれて第４半導体領域のトレンチ側面からの深さが増大している第４半導体領域を形成することができる。
また、不純物注入工程では、第２半導体領域の表面側からトレンチの側面に向けて不純物を注入している。すなわち、斜め注入方法を採用している。この場合、トレンチの側面の浅い部分には多くの不純物が注入され、トレンチの深い部分には少ない不純物が注入される。この状態で熱処理を施すと、トレンチの底面側から第２半導体領域に接近するにつれて第４半導体領域のトレンチ側面からの深さが増大している第４半導体領域を形成することができる。
本発明の半導体装置によると、ターンオフ時のサージ電圧を抑制することができるとともに、オン電圧（オン抵抗）の上昇を招くことがない。また、容易に製造することができる。
以下に説明する実施例の主要な特徴を列記しておく。
（第１特徴） 半導体装置は、ＩＧＢＴである。
（第２特徴） 半導体装置は、パワーＭＯＳＦＥＴである。
（第１特徴） 半導体装置は、ＩＧＢＴである。
（第２特徴） 半導体装置は、パワーＭＯＳＦＥＴである。
本発明を具現化した半導体装置とその製造方法の実施例を、図１〜図１１を参照して説明する。本実施例は、本発明を、トレンチゲート電極を有するパンチスルー型のＩＧＢＴに適用したものである。
図１は、本実施例の半導体装置１０の断面図である、図２〜図５は、半導体装置１０のターンオフ時に発生するサージ電圧が抑制される現象を説明する図である。図６〜図１１は、半導体装置１０の製造工程を説明する図である。
図１は、本実施例の半導体装置１０の断面図である、図２〜図５は、半導体装置１０のターンオフ時に発生するサージ電圧が抑制される現象を説明する図である。図６〜図１１は、半導体装置１０の製造工程を説明する図である。
まず、図１の断面図を参照して半導体装置１０の構成を説明する。
図１に示すように、半導体装置１０は、ｎ−型のドリフト領域２０（請求項でいう第３半導体領域）を備えている。ドリフト領域２０の裏面側（図１に示す下側）には、ｎ＋型のバッファ領域３０が設けられている。バッファ領域３０の裏面側には、ｐ＋型のコレクタ領域４０が設けられている。
またドリフト領域２０の表面側（図１に示す上側）には、ｐ−型のボディ領域（請求項でいう第２半導体領域）５０が設けられている。ボディ領域５０の表面の一部には、ｎ＋型のエミッタ領域６０，６０（請求項でいう第１半導体領域）が形成されている。一対のエミッタ領域６０，６０の間には、エミッタ領域６０，６０に隣接するトレンチ１４が形成されている。トレンチ１４は、半導体装置１０の表面からボディ領域５０を貫通してドリフト領域２０に突出している。トレンチ１４は、紙面の垂直方向に長く伸びている。
トレンチ１４は、トレンチの幅を隔てて向かい合っている一対の側面を備えている。トレンチ１４の壁面は、ゲート絶縁膜１２で覆われている。その内部にポリシリコンが充填されている。そのポリシリコンがトレンチゲート電極１３を構成している。トレンチゲート電極１３は、ゲート絶縁膜１２で取り囲まれた状態で、トレンチ１４内に収容されている。
図１に示すように、半導体装置１０は、ｎ−型のドリフト領域２０（請求項でいう第３半導体領域）を備えている。ドリフト領域２０の裏面側（図１に示す下側）には、ｎ＋型のバッファ領域３０が設けられている。バッファ領域３０の裏面側には、ｐ＋型のコレクタ領域４０が設けられている。
またドリフト領域２０の表面側（図１に示す上側）には、ｐ−型のボディ領域（請求項でいう第２半導体領域）５０が設けられている。ボディ領域５０の表面の一部には、ｎ＋型のエミッタ領域６０，６０（請求項でいう第１半導体領域）が形成されている。一対のエミッタ領域６０，６０の間には、エミッタ領域６０，６０に隣接するトレンチ１４が形成されている。トレンチ１４は、半導体装置１０の表面からボディ領域５０を貫通してドリフト領域２０に突出している。トレンチ１４は、紙面の垂直方向に長く伸びている。
トレンチ１４は、トレンチの幅を隔てて向かい合っている一対の側面を備えている。トレンチ１４の壁面は、ゲート絶縁膜１２で覆われている。その内部にポリシリコンが充填されている。そのポリシリコンがトレンチゲート電極１３を構成している。トレンチゲート電極１３は、ゲート絶縁膜１２で取り囲まれた状態で、トレンチ１４内に収容されている。
本実施例の半導体装置１０では、ドリフト領域２０に突出しているトレンチ１４の側面に接する部分に、ｐ−型の半導体領域７０（請求項でいう第４半導体領域）が形成されている。ｐ−型の半導体領域７０は、図１に示す断面において、ボディ領域５０の裏面の一部に底面が接する三角形となるように形成されている。ｐ−型の半導体領域７０は、ｐ−型のボディ領域５０と一体化している。ｐ−型の半導体領域７０は、トレンチ１４の底面側からボディ領域５０に接近するのにつれて、トレンチ１４の側面からの深さが増大している。
半導体装置１０は、ｐ−型の半導体領域７０が形成されているために、オン状態のときに形成されるチャネル領域の長さＬ１が長い。すなわち、エミッタ領域６０よりも深い部分のボディ領域５０の厚みのみならず、それに半導体領域７０の厚みをも加えたチャネル長Ｌ１が得られる。これにより、チャネル領域の長さＬ１とエミッタ領域の深さＬ３の和が長くなり、容量Ｃｇｅが増加する。
その一方、ｐ−型の半導体領域７０からトレンチゲート電極１３が下方向に突出し、トレンチゲート電極１３がドリフト領域２０に直接的に対向する部分の長さＬ２の値が小さい。したがって、半導体装置１０の容量Ｃｇｃは減少する。
その一方、ｐ−型の半導体領域７０からトレンチゲート電極１３が下方向に突出し、トレンチゲート電極１３がドリフト領域２０に直接的に対向する部分の長さＬ２の値が小さい。したがって、半導体装置１０の容量Ｃｇｃは減少する。
半導体装置１０は、ｎ＋型のエミッタ領域６０とｐ−型のボディ領域５０がエミッタ電極が接続され、ｐ＋型のコレクタ領域４０がコレクタ電極が接続される。そして、エミッタ電極を接地し、コレクタ電極に数百Ｖ〜１０００Ｖ程度の正電圧を印加した状態で、トレンチゲート電極１３に印加するゲート電圧をオンオフ制御する。
トレンチゲート電極１３にゲートオン電圧を印加すると、トレンチゲート電極１３に対向するｐ−型のボディ領域５０とｐ−型の半導体領域７０がｎ型に反転し、チャネル領域が形成される。これにより、ｎ＋型のエミッタ領域６０から流出した電子が、形成されたチャネルを介して、ドリフト領域２０に向けて移動する。また、ｐ＋型のコレクタ領域４０からは、ドリフト領域２０に向けて正孔（ホール）が移動する（図中に、プラス印で模式的に記載してある。）。したがって、ドリフト領域２０には、電子と正孔が注入され、伝導度変調現象が生じ、半導体装置１０はオン状態となる。
トレンチゲート電極１４に印加している電圧がゲートオン電圧未満になると、チャネル領域が形成されなくなる。そして、ボディ領域５０とドリフト領域２０間等のｐｎ接合面から広く空乏層が形成され、半導体装置１０はオフ状態となる。
トレンチゲート電極１４に印加している電圧がゲートオン電圧未満になると、チャネル領域が形成されなくなる。そして、ボディ領域５０とドリフト領域２０間等のｐｎ接合面から広く空乏層が形成され、半導体装置１０はオフ状態となる。
次に図２〜図４を参照し、半導体装置１０がオン状態に移行するターンオン時と、オフ状態に移行するターンオフ時の特徴を、従来の半導体装置と比較して説明する。また、以下では、半導体装置１０の出力側にＬ負荷が接続されている場合について説明する。
図２には、ターンオン時とターンオフ時のゲートとエミッタ間の電圧Ｖｇｅの変化を示している。図２では、従来の半導体装置のゲートとエミッタ間の電圧Ｖｇｅの変化を実線で示し、半導体装置１０のゲートとエミッタ間の電圧Ｖｇｅの変化を破線で示している。
まず、図２に実線で示す従来の半導体装置について説明する。
時刻ｔ０で、ゲートにゲートオン電圧が印加される。時刻ｔ０から時刻ｔ１では、電圧Ｖｇｅは時間に比例して増加する。そして、時刻ｔ１から時刻ｔ２では、ゲートとコレクタ間の容量Ｃｇｃが充電されており、電圧Ｖｇｅはほぼ一定の値を保っている。この期間は、ミラー領域と呼ばれている。そして、時刻ｔ２で容量Ｃｇｃの充電が終わり、時刻ｔ２から時刻ｔ３では、再び、電圧Ｖｇｅが時間に比例して増加している。そして、時刻ｔ３で、電圧Ｖｇｅがオン状態の定常値Ｖｇｅｓに達し、半導体装置１０が完全にオン状態となる。
時刻ｔ４でゲートに電圧が印加されなくなると、時刻ｔ４から時刻ｔ５までは、時間に比例して電圧Ｖｇｅが減少する。そして、時刻ｔ５から時刻ｔ６では、容量Ｃｇｃに蓄積された電荷が放電され、電圧Ｖｇｅはほぼ一定の値を保っている。そして、時刻ｔ６で容量Ｃｇｃの充電が終わり、時刻ｔ６から時刻ｔ７では、再び、電圧Ｖｇｅが時間に比例して減少する。そして、時刻ｔ７で、電圧Ｖｇｅが０に達し、これにより、半導体装置１０が完全にオフ状態となる。
まず、図２に実線で示す従来の半導体装置について説明する。
時刻ｔ０で、ゲートにゲートオン電圧が印加される。時刻ｔ０から時刻ｔ１では、電圧Ｖｇｅは時間に比例して増加する。そして、時刻ｔ１から時刻ｔ２では、ゲートとコレクタ間の容量Ｃｇｃが充電されており、電圧Ｖｇｅはほぼ一定の値を保っている。この期間は、ミラー領域と呼ばれている。そして、時刻ｔ２で容量Ｃｇｃの充電が終わり、時刻ｔ２から時刻ｔ３では、再び、電圧Ｖｇｅが時間に比例して増加している。そして、時刻ｔ３で、電圧Ｖｇｅがオン状態の定常値Ｖｇｅｓに達し、半導体装置１０が完全にオン状態となる。
時刻ｔ４でゲートに電圧が印加されなくなると、時刻ｔ４から時刻ｔ５までは、時間に比例して電圧Ｖｇｅが減少する。そして、時刻ｔ５から時刻ｔ６では、容量Ｃｇｃに蓄積された電荷が放電され、電圧Ｖｇｅはほぼ一定の値を保っている。そして、時刻ｔ６で容量Ｃｇｃの充電が終わり、時刻ｔ６から時刻ｔ７では、再び、電圧Ｖｇｅが時間に比例して減少する。そして、時刻ｔ７で、電圧Ｖｇｅが０に達し、これにより、半導体装置１０が完全にオフ状態となる。
次に、図２に破線で示す本実施例の半導体装置１０について説明する。
半導体装置１０は、半導体領域７０を形成することにより、容量Ｃｇｃが減少している。したがって、容量Ｃｇｃが充電又は放電するミラー領域（時刻ｔ１´〜時刻ｔ２´と、時刻ｔ５´〜時刻ｔ６´）が短くなり、時間に比例して増減する部分の傾き（ｄ（Ｖｇｅ）／ｄｔ）が緩やかになっている。
半導体装置１０は、半導体領域７０を形成することにより、容量Ｃｇｃが減少している。したがって、容量Ｃｇｃが充電又は放電するミラー領域（時刻ｔ１´〜時刻ｔ２´と、時刻ｔ５´〜時刻ｔ６´）が短くなり、時間に比例して増減する部分の傾き（ｄ（Ｖｇｅ）／ｄｔ）が緩やかになっている。
図３には、ターンオン時とターンオフ時のコレクタとエミッタ間に流れる電流Ｉｃｅの変化を示している。
図３では、従来の半導体装置によるときの電流Ｉｃｅの変化を実線で示している。
時刻ｔ０で、ゲートにゲートオン電圧が印加されると、少し遅れてから電流Ｉｃｅが流れ始める。半導体装置１０の出力側にはＬ負荷が接続されており、電流Ｉｃｅは時間経過とともに増加する。時刻ｔ４（併せて図２参照）でゲートに電圧が印加されなくなると、電流Ｉｃｅは、少し遅れてから急激に減少した後、流れなくなる。
また、図３では、本実施例の半導体装置１０によるときの電流Ｉｃｅの変化を破線で示している。半導体装置１０は、半導体領域７０を形成することにより、容量Ｃｇｃが減少するとともに容量Ｃｇｅが増加している。ゲートに電圧を印加しなくなった時から電流Ｉｃｅが０となるまでの応答時間は、容量Ｃｇｅとゲートに接続されているゲート抵抗（特に図示していない。）の積と比例するので、容量Ｃｇｅが増加することにより長くなる。したがって、電流Ｉｃｅのターンオフ時の立下り速度（ｄＩｃｅ／ｄｔ）が減少する。
図３では、従来の半導体装置によるときの電流Ｉｃｅの変化を実線で示している。
時刻ｔ０で、ゲートにゲートオン電圧が印加されると、少し遅れてから電流Ｉｃｅが流れ始める。半導体装置１０の出力側にはＬ負荷が接続されており、電流Ｉｃｅは時間経過とともに増加する。時刻ｔ４（併せて図２参照）でゲートに電圧が印加されなくなると、電流Ｉｃｅは、少し遅れてから急激に減少した後、流れなくなる。
また、図３では、本実施例の半導体装置１０によるときの電流Ｉｃｅの変化を破線で示している。半導体装置１０は、半導体領域７０を形成することにより、容量Ｃｇｃが減少するとともに容量Ｃｇｅが増加している。ゲートに電圧を印加しなくなった時から電流Ｉｃｅが０となるまでの応答時間は、容量Ｃｇｅとゲートに接続されているゲート抵抗（特に図示していない。）の積と比例するので、容量Ｃｇｅが増加することにより長くなる。したがって、電流Ｉｃｅのターンオフ時の立下り速度（ｄＩｃｅ／ｄｔ）が減少する。
図４には、ターンオン時とターンオフ時のコレクタとエミッタ間の電圧Ｖｃｅの変化を示している。
図４では、実線により、従来の半導体装置によるときの電圧Ｖｃｅの変化を示している。オフ時の半導体装置の電圧ＶｃｅをＶｃｅ０（Ｖ）とする。コレクタとエミッタ間の電流Ｉｃｅが流れ始めると（併せて図３参照）、電圧Ｖｃｅは急激に減少した後、０になる。時刻ｔ４（併せて図２参照）でゲートに電圧が印加されなくなると、電圧Ｖｃｅは、少し遅れてから急激に増加し、オフ時のＶｃｅ０（Ｖ）を超え、時刻ｔ６付近でピーク値に達している。その後、Ｖｃｅ０（Ｖ）に戻っている。このＶｃｅ０（Ｖ）を超えた部分が、半導体装置のターンオフ時に発生するサージ電圧である。図４では、従来の半導体装置によるときのサージ電圧Ｖｓｕｒｇｅ１のピーク値が、Ｖ１（Ｖ）であることを示している。サージ電圧のピーク値がどこまで達するかは、図３に示したターンオフ時のコレクタとエミッタ間に流れる電流Ｉｃｅの変化速度（ｄ（Ｉｃｅ）／ｄｔ）と関連している。電流Ｉｃｅの変化速度（ｄ（Ｉｃｅ）／ｄｔ）が大きい程、サージ電圧のピーク値は大きくなる。
図４では、破線により、本実施例の半導体装置１０によるときの電圧Ｖｃｅの変化を示している。半導体装置１０では、ｐ＋半導体領域７０を形成することで、容量Ｃｇｅを増加するとともに容量Ｃｇｃを減少し、これにより電流Ｉｃｅのターンオフ時の立下り速度（ｄＩｃｅ／ｄｔ）を減少している。したがって、ターンオフ時に発生するサージ電圧のピーク値が、抑制される。図４では、半導体装置１０のサージ電圧Ｖｓｕｒｇｅ２のピーク値が、Ｖ１（Ｖ）よりも小さいＶ２（Ｖ）であることを示している。
図４では、実線により、従来の半導体装置によるときの電圧Ｖｃｅの変化を示している。オフ時の半導体装置の電圧ＶｃｅをＶｃｅ０（Ｖ）とする。コレクタとエミッタ間の電流Ｉｃｅが流れ始めると（併せて図３参照）、電圧Ｖｃｅは急激に減少した後、０になる。時刻ｔ４（併せて図２参照）でゲートに電圧が印加されなくなると、電圧Ｖｃｅは、少し遅れてから急激に増加し、オフ時のＶｃｅ０（Ｖ）を超え、時刻ｔ６付近でピーク値に達している。その後、Ｖｃｅ０（Ｖ）に戻っている。このＶｃｅ０（Ｖ）を超えた部分が、半導体装置のターンオフ時に発生するサージ電圧である。図４では、従来の半導体装置によるときのサージ電圧Ｖｓｕｒｇｅ１のピーク値が、Ｖ１（Ｖ）であることを示している。サージ電圧のピーク値がどこまで達するかは、図３に示したターンオフ時のコレクタとエミッタ間に流れる電流Ｉｃｅの変化速度（ｄ（Ｉｃｅ）／ｄｔ）と関連している。電流Ｉｃｅの変化速度（ｄ（Ｉｃｅ）／ｄｔ）が大きい程、サージ電圧のピーク値は大きくなる。
図４では、破線により、本実施例の半導体装置１０によるときの電圧Ｖｃｅの変化を示している。半導体装置１０では、ｐ＋半導体領域７０を形成することで、容量Ｃｇｅを増加するとともに容量Ｃｇｃを減少し、これにより電流Ｉｃｅのターンオフ時の立下り速度（ｄＩｃｅ／ｄｔ）を減少している。したがって、ターンオフ時に発生するサージ電圧のピーク値が、抑制される。図４では、半導体装置１０のサージ電圧Ｖｓｕｒｇｅ２のピーク値が、Ｖ１（Ｖ）よりも小さいＶ２（Ｖ）であることを示している。
本実施例の半導体装置１０では、一対のトレンチゲート電極１３間のボディ領域５０を一様に深くする構成（図１３から図１４への改良）と相違し、トレンチゲート電極１３の側面近傍にのみｐ−型の半導体領域（第４半導体領域）を付加している。一対のトレンチゲート電極１３間の大部分は、ドリフト領域２０に維持されている。したがって、ドリフト領域２０の容積が大幅に減少することはなく、ドリフト領域２０に多くのホールを蓄積することができる。これにより、オン電圧Ｖｏｎを抑制することができる。
図５に、ボディ領域５０の深さと、サージ電圧のピーク値Ｖｓｕｒｇｅと、オン電圧Ｖｏｎの関係を示す。横軸は、ボディ領域５０の深さの基準値（デフォルト値）からの変化量（％）を示す。
一点鎖線のグラフは、左側に示す縦軸に対するものであり、サージ電圧のピーク値Ｖｓｕｒｇｅのデフォルト値（０％のところ）からの変化量（％）を示す。サージ電圧のピーク値Ｖｓｕｒｇｅのデフォルト値とは、ボディ領域５０の深さがデフォルト値の場合の値を意味する。実線のグラフは、右側の縦軸に対するものであり、従来の半導体装置の、オン電圧Ｖｏｎのデフォルト値（０％のところ）からの変化量（％）を示す。オン電圧Ｖｏｎのデフォルト値とは、ボディ領域５０の深さがデフォルト値の場合の値を意味する。
一点鎖線のグラフは、左側に示す縦軸に対するものであり、サージ電圧のピーク値Ｖｓｕｒｇｅのデフォルト値（０％のところ）からの変化量（％）を示す。サージ電圧のピーク値Ｖｓｕｒｇｅのデフォルト値とは、ボディ領域５０の深さがデフォルト値の場合の値を意味する。実線のグラフは、右側の縦軸に対するものであり、従来の半導体装置の、オン電圧Ｖｏｎのデフォルト値（０％のところ）からの変化量（％）を示す。オン電圧Ｖｏｎのデフォルト値とは、ボディ領域５０の深さがデフォルト値の場合の値を意味する。
破線のグラフは、右側の縦軸に対するものであり、本実施例の半導体装置１０の、オン電圧Ｖｏｎのデフォルト値（０％のところ）からの変化量（％）を示す。ボディ領域の深さは、ｐ−型の半導体領域７０の底面までの深さを示す。
半導体装置１０では、ボディ領域５０を一様に深くする構成（図１４参照）と相違し、半導体領域７０をトレンチに合わせて局所的に形成している。容量Ｃｇｅと容量Ｃｇｃについては、トレンチに合わせて局所的に形成されている半導体領域７０によって影響され、トレンチゲート電極に隣接するｐ−型の半導体領域７０が水平方向に広く広がっているかいないかの影響を受けにくい。一点鎖線のカーブについては、半導体装置１０についても維持される。それに対して、オン電圧Ｖｏｎはドリフト領域の容積によって影響を受ける。半導体装置１０では、半導体領域７０をトレンチに合わせて局所的に形成しているために、半導体領域７０を深くしてもドリフト領域の容積はあまり減少しない。この結果、本実施例の半導体装置１０では、実線のグラフでなく、破線のグラフが得られる。半導体領域７０を深くしても、オン電圧Ｖｏｎの上昇率が小さいことがわかる。
半導体装置１０を用いれば、オン電圧Ｖｏｎの上昇を招くことなく、サージ電圧のピーク値を効果的に低減することができることが確認される。
半導体装置１０では、ボディ領域５０を一様に深くする構成（図１４参照）と相違し、半導体領域７０をトレンチに合わせて局所的に形成している。容量Ｃｇｅと容量Ｃｇｃについては、トレンチに合わせて局所的に形成されている半導体領域７０によって影響され、トレンチゲート電極に隣接するｐ−型の半導体領域７０が水平方向に広く広がっているかいないかの影響を受けにくい。一点鎖線のカーブについては、半導体装置１０についても維持される。それに対して、オン電圧Ｖｏｎはドリフト領域の容積によって影響を受ける。半導体装置１０では、半導体領域７０をトレンチに合わせて局所的に形成しているために、半導体領域７０を深くしてもドリフト領域の容積はあまり減少しない。この結果、本実施例の半導体装置１０では、実線のグラフでなく、破線のグラフが得られる。半導体領域７０を深くしても、オン電圧Ｖｏｎの上昇率が小さいことがわかる。
半導体装置１０を用いれば、オン電圧Ｖｏｎの上昇を招くことなく、サージ電圧のピーク値を効果的に低減することができることが確認される。
次に、図６〜図１１を参照して、半導体装置１０の製造工程の一部を説明する。
まず、図６に示すように、ｎ−型のＳｉ基板で構成されるドリフト領域２０の裏面から不純物イオンを注入して熱処理し、ｎ＋型のバッファ領域３０とｐ＋型のコレクタ領域４０をそれぞれ形成する。あるいは、ｐ＋型のコレクタ領域４０とｎ＋型のバッファ領域３０とｎ−型のドリフト領域２０の積層構造が既に形成されているパンチスルー型ＩＧＢＴ用のＳｉ基板を準備してもよい。次に、ドリフト領域２０の上に、エピタキシャル成長によりｐ−型のボディ領域５０を形成する。
次に、図７に示すように、ドライエッチングにより、ボディ領域５０の表面からボディ領域５０を貫通してドリフト領域２０に突出するトレンチ１４を形成する。
次に、図８に示すように、熱酸化により、ボディ領域５０の表面とトレンチ１４の壁面を覆う犠牲酸化膜１１を形成する。
次に、図９に示すように、ボディ領域５０の表面側から、ｐ型不純物のボロンをインプラントする。この際、ボロンがトレンチ１４の側面に当たるように、斜め方向から注入する。
これにより、図１０のバツ印で示すように、ボロンがトレンチ１４の側壁に注入される。その注入量は、トレンチの浅い部分ではほぼ一様であり、所定の深さよりも深くなると底面に近づくほど薄くなる。本実施例では、ボディ領域５０内の側面でのボロン注入量はほぼ一定であり、ドリフト領域２０内では底面に近づくほど薄くなるような注入条件を採用している。つぎに、犠牲酸化膜１１を除去し、不純物注入によるダメージを除去する。
次に、図１１に示すように、半導体基板を９００℃から１０００℃程度で熱処理する。これにより、トレンチ１３の壁面にゲート絶縁膜１２となる熱酸化膜が形成され、それと同時に、先に注入したボロンが活性化される。この結果、ｐ−型の半導体領域７０を形成することができる。ｐ−型の半導体領域７０とボディ領域５０は一体化している。
その後、トレンチ１４内にポリシリコン等の導電性部材を充填し、トレンチゲート電極１３を形成する。
つぎに、半導体層の表面に形成されたゲート絶縁膜１２を除去する。そして、ボディ領域５０の表面側の一部であり、トレンチゲート電極１４に隣接する領域に、ｎ型不純物のリンをインプラントする。そして、熱処理を施し、不純物を活性化し、エミッタ領域６０，６０（併せて図１参照）を形成する。
その後は、特に図示していないが、従来のＩＧＢＴと同様に、エミッタ電極やコレクタ領域４０等を形成する。
まず、図６に示すように、ｎ−型のＳｉ基板で構成されるドリフト領域２０の裏面から不純物イオンを注入して熱処理し、ｎ＋型のバッファ領域３０とｐ＋型のコレクタ領域４０をそれぞれ形成する。あるいは、ｐ＋型のコレクタ領域４０とｎ＋型のバッファ領域３０とｎ−型のドリフト領域２０の積層構造が既に形成されているパンチスルー型ＩＧＢＴ用のＳｉ基板を準備してもよい。次に、ドリフト領域２０の上に、エピタキシャル成長によりｐ−型のボディ領域５０を形成する。
次に、図７に示すように、ドライエッチングにより、ボディ領域５０の表面からボディ領域５０を貫通してドリフト領域２０に突出するトレンチ１４を形成する。
次に、図８に示すように、熱酸化により、ボディ領域５０の表面とトレンチ１４の壁面を覆う犠牲酸化膜１１を形成する。
次に、図９に示すように、ボディ領域５０の表面側から、ｐ型不純物のボロンをインプラントする。この際、ボロンがトレンチ１４の側面に当たるように、斜め方向から注入する。
これにより、図１０のバツ印で示すように、ボロンがトレンチ１４の側壁に注入される。その注入量は、トレンチの浅い部分ではほぼ一様であり、所定の深さよりも深くなると底面に近づくほど薄くなる。本実施例では、ボディ領域５０内の側面でのボロン注入量はほぼ一定であり、ドリフト領域２０内では底面に近づくほど薄くなるような注入条件を採用している。つぎに、犠牲酸化膜１１を除去し、不純物注入によるダメージを除去する。
次に、図１１に示すように、半導体基板を９００℃から１０００℃程度で熱処理する。これにより、トレンチ１３の壁面にゲート絶縁膜１２となる熱酸化膜が形成され、それと同時に、先に注入したボロンが活性化される。この結果、ｐ−型の半導体領域７０を形成することができる。ｐ−型の半導体領域７０とボディ領域５０は一体化している。
その後、トレンチ１４内にポリシリコン等の導電性部材を充填し、トレンチゲート電極１３を形成する。
つぎに、半導体層の表面に形成されたゲート絶縁膜１２を除去する。そして、ボディ領域５０の表面側の一部であり、トレンチゲート電極１４に隣接する領域に、ｎ型不純物のリンをインプラントする。そして、熱処理を施し、不純物を活性化し、エミッタ領域６０，６０（併せて図１参照）を形成する。
その後は、特に図示していないが、従来のＩＧＢＴと同様に、エミッタ電極やコレクタ領域４０等を形成する。
本実施例では、ｐ−型の半導体領域７０を形成する際に、まず、ｐ型不純物をトレンチ１３の側面に向けて斜め方向に注入している。これにより、トレンチ１４の側面に、底面側で薄く、ボディ領域に接近するにつれて濃くなる関係でｐ型不純物が注入される。その後に熱処理を施すことにより、ゲート絶縁膜１２と、トレンチ１４の側面からの深さがボディ領域５０に向かうにつれて深くなるｐ−型の半導体領域７０を、同時に形成することができる。これにより、ターンオフ時のサージ電圧を抑制するために形成するｐ−型の半導体領域７０を、容易に形成することができる。半導体装置１０を容易に製造することができる。
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１０ 半導体装置
１１ 犠牲酸化膜
１２ ゲート酸化膜
１３ トレンチゲート電極
１４ トレンチ
２０ ドリフト領域
３０ バッファ領域
４０ コレクタ領域
５０ ボディ領域
６０ エミッタ領域
７０ ｐ−型の半導体領域
１１ 犠牲酸化膜
１２ ゲート酸化膜
１３ トレンチゲート電極
１４ トレンチ
２０ ドリフト領域
３０ バッファ領域
４０ コレクタ領域
５０ ボディ領域
６０ エミッタ領域
７０ ｐ−型の半導体領域
Claims (5)
- 第１導電型の第３半導体領域と、
第３半導体領域の上部に設けられている第２導電型の第２半導体領域と、
第２半導体領域の表面に臨んで形成されているとともに、第２半導体領域によって第３半導体領域から隔てられている第１導電型の第１半導体領域と、
第１半導体領域の表面から第２半導体領域を貫通して第３半導体領域に突出しているとともに、幅を隔てて向かい合っている一対の側面を備えているトレンチと、
トレンチの壁面を覆っている絶縁層と、
絶縁層で取り囲まれた状態でトレンチ内に収容されているトレンチゲート電極と、
第３半導体領域に突出しているトレンチの側面に接する位置に形成されている第２導電型の第４半導体領域、
を備えていることを特徴とする半導体装置。 - 前記トレンチの底面側から前記第２半導体領域に接近するにつれて、前記第４半導体領域の前記トレンチの側面からの深さが増大していることを特徴とする請求項１の半導体装置。
- 前記第３半導体領域の裏面側に第２導電型の第５半導体領域を備えていることを特徴とする請求項１又は２の半導体装置。
- 前記第３半導体領域と前記第５半導体領域に挟まれて形成されている第１導電型の第６半導体領域を備えていることを特徴とする請求項３の半導体装置。
- 第１導電型の第３半導体領域の上部に第２導電型の第２半導体領域を形成する工程と、
第２半導体領域の表面の一部に第１導電型の第１半導体領域を形成する工程と、
第１半導体領域の表面から第２半導体領域を貫通して第３半導体領域に突出するとともに、幅を隔てて向かい合う一対の側面を備えるトレンチを形成する工程と、
第２半導体領域の表面側からトレンチの側面に向けて第２導電型の不純物を注入し、少なくとも第３半導体領域に突出しているトレンチの側面に第２導電型の不純物注入領域を形成する不純物注入工程と、
トレンチの壁面に熱酸化膜を形成するのと同時に、不純物注入領域の不純物を活性化して第２導電型の第４半導体領域を形成する熱処理工程、
を備えている半導体装置の製造方法。
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