JPH09139510A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH09139510A
JPH09139510A JP7280961A JP28096195A JPH09139510A JP H09139510 A JPH09139510 A JP H09139510A JP 7280961 A JP7280961 A JP 7280961A JP 28096195 A JP28096195 A JP 28096195A JP H09139510 A JPH09139510 A JP H09139510A
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徹雄 高橋
Katsumitsu Nakamura
勝光 中村
Tadakuro Minato
忠玄 湊
Mana Harada
真名 原田
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 ゲート制御回路を簡略化できるとともに、良
好なオン特性を有する電力用半導体装置を提供する。 【解決手段】 ｐ+ コレクタ領域１とｎ型バッファ領域
３とｎ- 領域５とｎ+ カソード領域７とによりｐｉｎダ
イオードが構成されている。ｎ+ カソード領域７の表面
からｎ+ カソード領域７を貫通してｎ- 領域５に達する
ように溝９が形成されている。溝９の内壁面に沿って絶
縁膜１１が形成されている。絶縁膜１１を介在してｎ+
カソード領域７の側壁に対向するようにゲート電極層１
３が形成されている。ｎ+ カソード領域７に電気的に接
続されるようにカソード電極１７が形成されている。ｐ
+ コレクタ領域１に電気的に接続するようにアノード電
極１９が形成されている。ｎ+ カソード領域７は、並走
する溝９に挟まれる表面全面に形成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、自己消孤機能を有
する縦型の電力用半導体装置およびその製造方法に関す
るものである。
【０００２】
【従来の技術】まず、従来の半導体装置について説明す
る。
【０００３】図９７は、第１の従来例における半導体装
置の構成を概略的に示す断面図である。図９７を参照し
て、第１の従来例は、ＳＩＴｈ（Static Induction Thy
ristor）を有する例を示している。このＳＩＴｈは、ｐ
ｉｎダイオード部と、ｐ型ゲート領域３０７と、ゲート
電極層３０９と、カソード電極３１１と、アノード電極
３１３とを有している。
【０００４】ｐｉｎダイオード部は、ｐ+ アノード領域
３０１、ｎ- 領域３０３およびカソード領域（ｎ+ エミ
ッタ領域）３０５の積層構造よりなっている。ｐ型ゲー
ト領域３０７は、ｎ- 領域３０３内に形成されている。
ゲート電極３０９は、ｐ型ゲート領域３０７に電気的に
接続されている。カソード電極３１１はカソード領域３
０５に、アノード電極３１３はｐ+ アノード領域３０１
に各々電気的に接続されている。
【０００５】上記のＳＩＴｈはゲート電極３０９に印加
するゲート電圧を正にすることで主電流導通状態を実現
することができる。このとき電流は、ｐ+ アノード領域
３０１からカソード領域３０５側へｐｉｎダイオードを
通じて流れる。
【０００６】図９８は、第２の従来例における半導体装
置の構成を概略的に示す断面図である。図９８を参照し
て、第２の従来例は、ＧＴＯ（Gate Turn-Off ）サイリ
スタの例を示している。このＧＴＯサイリスタは、ｐ+
アノード領域３５１と、ｎ-領域３５３と、ｐベース領
域３５５と、カソード領域３５７と、ゲート電極３５９
と、カソード電極３６１と、アノード電極３６３とを有
している。
【０００７】ｐ+ アノード領域３５１とｎ- 領域３５３
とｐベース領域３５５とカソード領域３５７とは順次積
層されている。ｐ型ベース領域３５５には、ゲート電極
３５９が電気的に接続されている。またカソード電極３
６１はカソード領域３５７に、アノード電極３６３はｐ
+ アノード領域３５１に各々電気的に接続されている。
【０００８】このＧＴＯサイリスタでも、ゲート電圧を
正にすることで主電流導通状態を実現することができ
る。ゲート電圧を正にすると、電流はｐ+ コレクタ領域
３５１からカソード領域３５７側へｐｎｐｎダイオード
を通じて流れる。
【０００９】上述した第１および第２の従来例の双方と
も、ゲート電極に負の電圧を与えることで主電流遮断状
態を実現することができる。ゲート電極３０９、３５９
に負の電圧を印加すると、素子内に残っている少数キャ
リア（正孔）がゲート電極３０９、３５９から引抜かれ
る。これにより主電流が遮断される。
【００１０】図９９は、第３の従来例における半導体装
置の構成を概略的に示す断面図である。図９９を参照し
て、第３の従来例は、トレンチＩＧＢＴ（Insulated Ga
te Bipolar Transistor ）の例を示している。このトレ
ンチＩＧＢＴは、ｐ+ コレクタ領域１０１と、ｎ+ バッ
ファ領域１０３と、ｎ- 領域１０５と、ｐ型ベース領域
１０７と、ｎ+ エミッタ領域１０９と、ｐ+ コンタクト
領域１１１と、ゲート酸化膜１１５と、ゲート電極層１
１７と、カソード電極（エミッタ）１２１と、アノード
電極（コレクタ）１２３とを有している。
【００１１】ｐ+ コレクタ領域１０１上には、ｎ+ バッ
ファ領域１０３を介在してｎ- 領域１０５が形成されて
いる。ｎ- 領域１０５上には、ｐ型ベース領域１０７を
介在して、ｎ+ エミッタ領域１０９とｐ+ コンタクト領
域１１１とが互いに隣接するように形成されている。こ
のｎ+ エミッタ領域１０９が形成された表面には、溝４
１３が設けられている。
【００１２】この溝４１３は、ｎ+ エミッタ領域１０９
とｐ型ベース領域１０７とを貫通してｎ- 領域１０５に
達している。溝４１３の表面からの深さＴP は、３〜５
μｍである。
【００１３】この溝４１３の内壁面に沿ってゲート酸化
膜１１５が形成されている。この溝４１３を埋込み、か
つ上端が溝４１３内から突出するようにゲート電極層１
１７が形成されている。このゲート電極層１１７は、ゲ
ート酸化膜１１５を介在してｎ+ エミッタ領域１０９、
ｐ型ベース領域１０７およびｎ- 領域１０５に対向して
いる。
【００１４】ゲート電極層１１７の上端を覆うように層
間絶縁層１１９が形成されている。この層間絶縁層に
は、ｎ+ エミッタ領域１０９とｐ+ コンタクト領域１１
１との表面を露出する開口部が設けられている。この開
口部を通じてｎ+ エミッタ領域１０９とｐ+ コンタクト
領域１１１とに電気的に接続するようにカソード電極
（エミッタ）１２１が形成されている。また、ｐ+ コレ
クタ領域１０１に電気的に接続するようにアノード電極
（コレクタ）１２３が形成されている。
【００１５】以降、半導体基板のカソード電極１２１が
形成される面をカソード面もしくは第１主面と称し、ア
ノード電極１２３が形成される面をアノード面もしくは
第２主面と称することとする。
【００１６】ゲート電極層１１７が溝４１３内にゲート
酸化膜１１５を介在して形成されたトレンチＭＯＳゲー
ト構造は、以下の製法により形成される。
【００１７】まず半導体基板に通常の異方性ドライエッ
チング技術により３〜５μｍ程度の比較的深い溝４１３
が形成される。この溝４１３の内壁に、犠牲酸化やクリ
ーニング処理が施される。この後、９００〜１０００℃
程度の温度で、たとえば水蒸気雰囲気中でシリコン熱酸
化膜（以下、ゲート酸化膜と呼ぶ）１１５が形成され
る。ｎ型不純物であるリンをドープした多結晶シリコン
膜やｐ型不純物であるホウ素をドープした多結晶シリコ
ン膜で、溝４１３内が埋め込まれる。この溝４１３内を
埋め込み、かつ溝４１３の少なくとも一部分よりカソー
ド側の表面に引出すようにこのドープトポリシリコン膜
がパターニングされる。このパターニングされたドープ
トポリシリコン膜は、カソード電極１２１とは絶縁した
状態で、半導体装置の全体に張りめぐらされたアルミニ
ウムなどの金属で形成されたゲート表面配線に電気的に
接続される。
【００１８】次に、第３の従来例における主電流導通状
態と主電流遮断状態との制御方法について説明する。
【００１９】主電流導通状態（オン状態）は、カソード
電極１２１−アノード電極１２３間に順バイアス、すな
わちアノード電極１２３に正（＋）電圧が、カソード電
極１２１に負（−）電圧が印加された状態でゲート電極
層１１７に正（＋）電圧を印加することで実現する。
【００２０】まず、素子がオフ状態からオン状態へ移行
するターンオン過程について以下に説明する。
【００２１】ゲート電極層１１７に正（＋）電圧を印加
すると、ゲート酸化膜１１５近傍のｐ型ベース領域１０
７にｎ型反転した電子濃度の非常に高いｎチャネル（反
転ｎ領域）が生成する。電流担体（以下キャリアと呼
ぶ）の１つである電子が、ｎ+エミッタ領域１０９から
このｎチャネルを通してｎ- 領域１０５中に注入され正
（＋）電圧が印加されているｐ+ コレクタ領域１０１に
向かって流れていく。この電子がｐ+ コレクタ領域１０
１に到達すると、ｐ+ コレクタ領域１０１からもう１つ
の電流キャリアである正孔が、ｎ- 領域１０５中に注入
され、負（−）電圧が印加されているｎ+ エミッタ領域
１０９に向かって流れていき、前述のｎチャネルがｎ-
領域１０５と接しているところまで到達する。この過程
を蓄積（ストレージ）過程といい、この時間をストレー
ジ時間（t srrage）またはターンオン送り時間（t
d（on））といい、このストレージ時間中の電力損失
は、後述の定常損失などと比べ小さくほとんど無視でき
る。
【００２２】その後、アノード電極１２３とカソード電
極１２１とから、両電極間に印加されている電位差に応
じて、十分な電流担体がｎ- 領域１０５中に半導体基板
濃度（１×１０12〜１×１０15ｃｍ-3 ）より２ないし
３桁多く蓄積される。これにより、電子−正孔対により
導電率変調と呼ばれる低抵抗状態が出現し、ターンオン
が完了する。この過程を、ライズ過程といい、この時間
をライズ時間（t rise）といい、この時間中の電力損失
は、後述の定常損失などと同程度以上に大きく全損失を
四分する。
【００２３】このターンオン完了後の定常状態をオン状
態といい、この状態でのオン抵抗によって発生する順方
向電圧降下（実効的には両電極間電位差）と通電電流と
の積で表わされる電力損失をオン損失または定常損失と
いう。
【００２４】なお、ゲート電極層１１７に正の電圧が印
加されると、図１００に示すよう溝１１３の側壁に沿っ
て電子密度の高いｎ+ 蓄積領域４２５ａが形成される。
【００２５】主電流遮断状態（オフ状態）は、アノード
電極１２３−カソード電極１２１間に順バイアスが印加
されたままの状態でも、ゲート電極層１１７に負（−）
電圧を印加することで実現する。
【００２６】次に、素子がオン状態からオフ状態へと移
行するターンオフ過程について以下に説明する。
【００２７】ゲート電極層１１７に負（−）電圧を印加
すると、ゲート電極層１１７の側面に形成されていたｎ
チャネル（反転ｎ領域）が消失し、ｎ+ エミッタ領域１
０９からｎ- 領域１０５中への電子供給が止まる。ここ
までの過程を、蓄積（ストレージ）過程といい、これに
要する時間を蓄積（ストレージ）時間（ts）またはター
ンオフ遅れ時間（td（off ））という。また、この時間
中の電力損失は、先のターンオン損失および定常損失に
比べて小さくほとんど無視できる。
【００２８】さらに、電子密度の減少に伴い、ｎ- 領域
１０５中に注入されていた電子濃度がｎ+ エミッタ領域
１０９近傍から徐々に減少し始める。電荷中性条件を保
つために、ｎ- 領域１０５中に注入されていた正孔も減
少し始め、ｐ型ベース領域１０７とｎ- 領域１０５が逆
バイアスされる。このため、ｐ型ベース領域１０７とｎ
- 領域１０５との界面で空乏層が広がり始め、両電極間
のオフ状態での印加電圧に応じた厚みに至る。ここまで
の過程を、フォール過程といい、これに要する時間をフ
ォール時間（tf）という。また、この時間中の電力損失
は、先のターンオン損失および定常損失と同程度以上に
大きく全損失を四分する。
【００２９】さらに、前述の空乏化領域の外（ｐ+ コレ
クタ領域１０１より）の、両キャリアが残っている電気
的に中性の領域の正孔が、空乏化領域を通過し、ｐ+ コ
ンタクト領域１１１を通ってエミッタ電極１２１へ抜け
きり、キャリアがすべて消滅し、ターンオフが完了す
る。この過程をテール過程といい、この時間をテール時
間（t tail）といい、このテール時間中の電力損失をテ
ール損失といい、先のターンオン損失、フォール時間中
の損失および定常損失と同程度以上に大きく全損失を四
分する。
【００３０】このターンオフ完了後の定常状態をオフ状
態といい、この状態でのリーク電流と両極間電圧の積に
よって発生する電力損失をオフ損失というが、通常他の
電力損失に比べて小さく無視できる程度である。
【００３１】
【発明が解決しようとする課題】上記の第１および第２
の従来例は、主電流遮断状態にするためにゲート電極３
０９、３５９から少数キャリアを引抜く電流制御型の素
子である。このため、ターンオフ時には、主電流の数割
もの電流をゲート電極から引抜く必要がある。比較的大
きな電流を引抜く場合、配線のインダクタンス等によっ
て発生するサージ電圧が大きくなると同時に電流による
発熱などを考慮しなければならない。よって、ゲート電
圧を制御する回路にサージ電圧や過電流に対する保護回
路を設ける必要がある。したがって、ゲート制御回路が
複雑になるという問題点があった。また、発熱により制
御回路が熱破壊したり熱暴走する場合があるので、冷却
機構を設けねばならず、装置が大型化する問題があっ
た。
【００３２】これらの問題点を解決する半導体装置が特
開平５−２４３５６１号公報に開示されている。以下、
この公報に開示された半導体装置を第４の従来例として
以下に説明する。
【００３３】図１０１は、第４の従来例における半導体
装置の構成を概略的に示す平面図であり、図１０２と図
１０３とは、図１０１のＰ−Ｐ′線とＱ−Ｑ′線とに沿
う各断面図である。
【００３４】図１０１〜図１０３を参照して、第４の従
来例は、静電誘導サイリスタの例を示している。高抵抗
のｎ型ベース層５０１の一方の面にｎ型バッファ層５０
２を介してｐ型エミッタ層５０３が形成されている。ｎ
型ベース層５０１の他方の面には複数本の溝５０５が微
小間隔をもって形成されている。これらの溝５０５の内
部には、ゲート酸化膜５０６を介してゲート電極５０７
が埋込み形成されている。各溝５０５の間の領域には、
１本おきにｎ型ターンオフチャネル層５０８が形成され
ており、このターンオフチャネル層５０８の表面にはｐ
型ドレイン層５０９が形成されている。またｐ型ドレイ
ン層５０９に挟まれる表面部にはｎ型ソース層５１０が
形成されている。
【００３５】このｐ型ドレイン層５０９とｎ型ソース層
５１０とに電気的に接続するようにカソード電極５１１
が形成されている。またｐ型エミッタ層５０３と電気的
に接続するようにアノード電極５１２が形成されてい
る。
【００３６】この第４の従来例では、ゲート電極５０７
に正の電圧を印加して、溝５０５に挟まれたｎ型ベース
層５０１の電位を上げると、ｎ型ソース層５１０から電
子が注入されて、素子はターンオンする。一方、ゲート
電極層５０７に負の電圧を印加すると、ｎ型ターンオフ
チャネル層５０８の溝側面にｐ型チャネルが形成され
て、ｎ型ベース層５０１のキャリアがｐ型ドレイン層５
０９を介してカソード電極５１１に排出されるようにな
り、素子はターンオフする。
【００３７】この第４の従来例では、ゲート電極５０７
が絶縁ゲート構造を有している。このため、この第４の
従来例は、ゲート電極５０７が基板から直接電流を引抜
く電流制御型ではなく、ゲート電極に与える電圧（ゲー
ト電圧）により制御を行なう、いわゆる電圧制御型であ
る。
【００３８】第４の従来例では、このように電圧制御と
したため、ターンオフ動作時にゲート電極層５０７から
大電流を引抜く必要はない。このため、大電流引抜きの
際のサージ電圧や発熱を考慮して保護回路や冷却機構を
設ける必要はない。よって、第４の従来例は、ゲート制
御回路を簡略化できるという利点を有する。
【００３９】しかし、第４の従来例では、図１０１に示
すように並走する溝５０７に挟まれる表面領域には、ｐ
型ドレイン層５０９とｎ型ソース層５１０とが隣り合っ
て併存している。このｐ型ドレイン層５０９は、電子に
対して電位障壁を持つため、カソード電極５１１から入
る電子電流はｎ型ソース層５１０部分のみを流れること
になる。したがって、部分的に電流密度が増加するなど
の阻害要因があり、オン特性が悪化するという問題点が
あった。
【００４０】それゆえ、本発明の一の目的は、ゲート制
御回路を簡略化できるとともに、良好なオン特性および
定常損失を低減するという特徴を持った電力用半導体装
置を提供することである。
【００４１】また図９９に示す第３の従来例では、順方
向電圧降下Ｖｆを向上できないため、半導体装置の消費
電力が大きくなるという問題点があった。以下、そのこ
とについて詳細に説明する。
【００４２】ＩＧＢＴの基本特性であるＯＮ電圧（ダイ
オードの順方向電圧降下Ｖｆ）を向上させる方法の１つ
として、カソード側の電子の注入効率を向上させる方法
がある。この電子の注入効率を向上させるには、カソー
ド側の不純物濃度を増加させるか、もしくは有効カソー
ド面積を増加させることが必要である。ここで言う有効
カソード面積とは、図１００におけるｎ+ エミッタ領域
１０９および蓄積領域４２５ａからなるｎ+ 領域（有効
カソード領域）がｐ型ベース領域１０７およびｎ- 領域
１０５と接触する部分（図中太線で示す）の面積を言
う。
【００４３】第３の従来例では、溝４１３の深さは上述
したように３〜５μｍであった。このため、ゲート電極
層に正の電圧を印加したときに溝１１３の周囲に生じる
蓄積層の広がりが制約される。よって、有効カソード面
積を大きく確保できないため、カソード側の電子の注入
効率を向上することができず、ＩＧＢＴのＯＮ電圧を低
減することができない。
【００４４】それゆえ本発明の他の目的は、ゲート制御
回路を簡略化できるとともに、低い順方向電圧降下Ｖｆ
および低い定常損失を有する電力用半導体装置を提供す
ることである。
【００４５】
【課題を解決するための手段】本発明の１の局面に従う
半導体装置は、真正もしくは第１導電型の半導体基板を
挟んで両主面の間で主電流が流れるダイオード構造を含
む半導体装置であって、第１導電型の第１不純物領域
と、第２導電型の第２不純物領域と、制御電極層と、第
１電極層と、第２電極層とを備えている。第１導電型の
第１不純物領域は、半導体基板の第１主面に形成され、
半導体基板の濃度より高い不純物濃度を有している。第
２導電型の第２不純物領域は、半導体基板の第２主面に
形成され、第１不純物領域との間で半導体基板の低不純
物濃度領域を挟んでいる。半導体基板は、並走する複数
の溝を第１主面に有し、溝の各々は第１主面から第１不
純物領域を貫通して半導体基板の低不純物濃度領域に達
するように形成されている。第１不純物領域は、並走す
る溝に挟まれる半導体基板の第１主面全面に形成されて
いる。制御電極層は、溝内において絶縁膜を介在して第
１不純物領域および半導体基板の低不純物濃度領域と対
向するように形成されている。第１電極層は、半導体基
板の第１主面上に形成され、第１不純物領域に電気的に
接続されている。第２電極層は、半導体基板の第２主面
上に形成され、第２不純物領域に電気的に接続されてい
る。
【００４６】本発明の１の局面に従う半導体装置では、
制御電極層は絶縁膜を介在して第１不純物領域および半
導体基板の低不純物濃度領域と対向している。つまり、
ゲート制御方式が電圧制御型である。このため、そのタ
ーンオフ動作時に制御電極から大電流を引抜く必要はな
い。よって、大電流が流れるときに生じるサージ電圧や
発熱を考慮して保護回路や冷却機構をゲート制御回路に
設ける必要はない。したがって、第１および第２の従来
例に比較して、ゲート制御回路の簡略化を図ることがで
きる。
【００４７】またこの素子はバイポーラデバイスであ
る。このバイポーラデバイスでは、正孔と電子との双方
が動作に寄与する。このため、高耐圧化に対応して基板
の厚みが厚くなり、オン状態での電流経路が長くなって
も、正孔と電子とにより導電率の変調が生じるので、抵
抗は低く維持される。したがって、電力損失が低減で
き、発熱量も少なくできる。
【００４８】また、制御電極層は、第１不純物領域およ
び半導体基板の低不純物濃度領域と対向している。この
ため、制御電極層に電圧を印加することで、制御電極層
が埋込まれた溝付近の半導体基板の低不純物濃度領域を
第１不純物領域と同程度の高電子密度状態のチャネルに
することができる。これにより、溝付近のチャネル領域
を第１不純物領域とみなすことができ、第１不純物領域
が拡大されたような状態となる。この第１不純物領域が
拡大されると、半導体基板の低不純物濃度領域と拡大さ
れた第１不純物領域との接触面積、いわゆる有効カソー
ド面積が増加する。これにより、カソード側の電子の注
入効率が向上し、ダイオードの順方向電圧降下Ｖｆが低
減できる。
【００４９】また溝間に挟まれる半導体基板の第１主面
に第１不純物領域のみが形成されている。このため、か
かる第１主面に互いに異なる導電型の不純物領域が併存
する場合に比べて、カソード側から入る電子電流は、溝
間に挟まれる半導体基板の第１主面に均等に流れる。よ
って、部分的に電流密度が増加するなどの阻害要因はな
く、良好なオン特性が得られる。
【００５０】上記局面において好ましくは、複数の溝
は、互いに並走する第１、第２および第３の溝を有して
いる。第１および第２の溝に挟まれる半導体基板の第１
主面全面には、第１不純物領域が形成されている。第２
および第３の溝に挟まれる半導体基板の第１主面には、
第２導電型の第３不純物領域が形成されている。第３不
純物領域は、溝より浅く形成されており、第１電極層と
電気的に接続されている。
【００５１】半導体基板の第１主面において第３不純物
領域が溝を介在して第１不純物領域と隣り合うように設
けられている。また、この第３不純物領域は第１不純物
領域とは異なる導電型を有している。このため、素子の
ターンオフ時には、この第３不純物領域から正孔が引抜
かれる。よって素子のターンオフ速度を向上させ、ター
ンオフ損失を低減することができる。
【００５２】この第３不純物領域は、半導体基板の第１
主面に溝を介在して第１不純物領域と隣り合うように設
けられている。このため、この第３不純物領域と第１不
純物領域との存在の割合を調整することで、所望のター
ンオフ速度および順方向電圧降下Ｖｆを選ぶことができ
る。
【００５３】本発明の他の局面に従う半導体装置は、真
正もしくは第１導電型の半導体基板を挟んで両主面の間
を主電流が流れるｐｎｐｎ構造を含む半導体装置であっ
て、第１導電型の第１不純物領域と、第２導電型の第２
不純物領域と、第２導電型の第３不純物領域と、制御電
極層と、第１電極層と、第２電極層とを備えている。第
１導電型の第１不純物領域は、半導体基板の第１主面に
形成されている。第２導電型の第２不純物領域は、半導
体基板の第２主面に形成されている。第２導電型の第３
不純物領域は、第１不純物領域の下部に、第２不純物領
域との間で半導体基板の領域を挟むように形成されてい
る。半導体基板は、並走する複数の溝を第１主面に有
し、溝の各々は第１主面から第１および第３不純物領域
を貫通して半導体基板の領域内に達するよう形成されて
いる。第１不純物領域は、並走する溝に挟まれる半導体
基板の第１主面全面に形成されている。制御電極層は、
溝内において絶縁膜を介在して、第１および第３不純物
領域および半導体基板の領域と対向するように形成され
ている。第１電極層は、半導体基板の第１主面上に形成
され、第１不純物領域に電気的に接続されている。第２
電極層は、半導体基板の第２主面上に形成され、第２不
純物領域に電気的に接続されている。
【００５４】本発明の他の局面に従う半導体装置では、
制御電極層は絶縁膜を介在して第１および第３不純物領
域および半導体基板の領域と対向している。つまり、ゲ
ート制御方式が電圧制御型である。このため、ターンオ
フ動作時に制御電極層から大電流を引抜く必要はない。
よって、大電流が流れるときに生ずるサージ電圧や発熱
を考慮して保護回路や冷却機構をゲート制御回路に設け
る必要はない。したがって、第１および第２の従来例に
比較してゲート制御回路の簡略化を図ることができる。
【００５５】またこの素子はバイポーラデバイスであ
る。このバイポーラデバイスでは、正孔と電子との双方
が動作に寄与する。このため、高耐圧化に対応して基板
の厚みが厚くなり、オン状態の電流経路が長くなって
も、正孔と電子とにより導電率の変調が生じる。よっ
て、オン抵抗が低く維持される。したがって、定常損失
の増大を抑制することができ、発熱量も少なくできる。
【００５６】また溝間に挟まれる半導体基板の第１主面
に第１不純物領域のみが形成されている。このため、か
かる第１主面に互いに異なる導電型の不純物領域が併存
する場合に比べて、カソード側から入る電子電流は、溝
間に挟まれる半導体基板の第１主面に均等に流れる。よ
って、部分的に電流密度が増加するなどの阻害要因はな
く、良好なオン特性が得られる。
【００５７】上記局面において好ましくは、複数の溝
は、互いに並走する第１、第２および第３の溝を有して
いる。第１および第２の溝に挟まれる半導体基板の第１
主面全面には、第１不純物領域が形成されている。第２
および第３の溝に挟まれる半導体基板の第２主面には、
第２導電型の第４不純物領域が形成されている。第４不
純物領域は、溝より浅く形成されており、第１電極層と
電気的に接続されている。
【００５８】半導体基板の第１主面に第４不純物領域が
溝を介在して第１不純物領域と隣り合うように設けられ
ている。また、この第４不純物領域は第１不純物領域と
は異なる導電型を有している。このため、この素子のタ
ーンオフ時には、この第４不純物領域から正孔が引抜か
れる。よってこの素子のターンオフ速度を向上させ、タ
ーンオフ損失を低減することができる。
【００５９】この第４不純物領域は、半導体基板の第１
主面に第１不純物領域と溝を介して隣り合うように設け
られている。このため、この第４不純物領域と第１不純
物領域との存在の割合を調整することで、所望のターン
オフ速度および順方向電圧降下Ｖｆを選ぶことができ
る。
【００６０】本発明のさらに他の局面に従う半導体装置
は、真正もしくは第１導電型の半導体基板を挟んで両主
面の間で主電流が流れるダイオード構造を含む半導体装
置であって、第１導電型の第１不純物領域と、第２導電
型の第２不純物領域と、第２導電型の第３不純物領域
と、第１導電型の第４不純物領域と、制御電極層と、第
１電極層と、第２電極層とを備えている。第１導電型の
第１不純物領域は、半導体基板の第１主面に形成され、
半導体基板の濃度より高い不純物濃度を有している。第
２導電型の第２不純物領域は、半導体基板の第２主面に
形成されている。半導体基板は、第１不純物領域を挟む
ように形成された並走する溝を有している。第２導電型
の第３不純物領域は、溝の側壁であって第１主面に形成
されている。第１導電型の第４不純物領域は、第３不純
物領域の直下に溝の側壁と半導体基板の領域に接するよ
うに設けられ、かつ第１不純物領域より低濃度である。
制御電極層は、溝内において絶縁膜を介在して、第３お
よび第４不純物領域および半導体基板の領域と対向する
ように形成されている。第１電極層は、半導体基板の第
１主面上に形成され、第１および第３不純物領域に電気
的に接続されている。第２電極層は、半導体基板の第２
主面上に形成され、第２不純物領域に電気的に接続され
ている。
【００６１】本発明のさらに他の局面に従う半導体装置
では、制御電極層は、絶縁膜を介在して第３および第４
不純物領域および半導体基板の領域と対向している。つ
まり、ゲート制御方式が電圧制御型である。このため、
ターンオフ動作時に制御電極層から大電流を引抜く必要
はない。よって、大電流が流れるときに生じるサージ電
圧や発熱を考慮して保護回路や冷却機構をゲート制御回
路に設ける必要はない。したがって、第１および第２の
従来例に比較してゲート制御回路の簡略化を図ることが
できる。
【００６２】またこの素子はバイポーラデバイスであ
る。このバイポーラデバイスでは、正孔と電子との双方
が動作に寄与する。このため、高耐圧化に対応して基板
の厚みが厚くなり、オン状態での電流経路が長くなって
も、正孔と電子とにより導電率の変調が生じる。よっ
て、抵抗が低く維持される。したがって、発熱量も少な
くでき、定常損失の増大を抑制することができる。
【００６３】また制御電極層は、第３および第４不純物
領域および半導体基板の領域と対向している。このた
め、制御電極層に正の電圧を印加することで、制御電極
層が埋込まれている溝付近の領域すべてを第１不純物領
域と同程度の高電子密度にすることができる。これによ
り、溝付近のすべての領域を第１不純物領域とみなすこ
とができ、第１不純物領域が拡大されたような状態とな
る。この第１不純物領域が拡大されると、半導体基板の
領域と拡大された第１不純物領域との接触面積、いわゆ
る有効カソード面積が増加する。これにより、カソード
側の電子の注入効率が向上し、ダイオードの順方向電圧
降下Ｖｆが低減できる。
【００６４】また、制御電極層に電圧を印加すること
で、溝付近の反対導電型の領域も第１不純物領域と同程
度の高電子密度にできる。このためこの第３不純物領域
のような反対導電型の領域も第４不純物領域とともに第
１不純物領域とみなされる。このように第４不純物領域
に加えて第３不純物領域も第１不純物領域となされるた
め、より一層有効カソード面積が増大する。したがっ
て、カソード側の電子の注入効率がより一層向上し、ダ
イオードの順方向電圧降下Ｖｆをより一層低減すること
ができる。
【００６５】上記局面において好ましくは、半導体基板
の第１主面に形成された分離不純物領域がさらに備えら
れている。互いに並走するように配置された複数の溝の
うち最外列に配置された溝の一方側には他の溝が位置し
ており、他方側には分離不純物領域が最外列に配置され
た溝に接し、かつ溝より深く形成されている。
【００６６】ダイオード構造またはサイリスタ構造の形
成領域を包囲するように分離不純物領域が設けられてい
るため、他の素子からの電気的分離の効果を高めると同
時に素子耐圧の向上と安定化が可能となる。
【００６７】上記局面において好ましくは、溝の第１主
面からの深さが５μｍ以上１５μｍ以下である。
【００６８】溝の深さが５μｍ以上であるため、主電流
導通時に溝の側壁に沿って生じる高電子密度状態の蓄積
領域を広く生じさせることができる。よって、有効カソ
ード面積を第３の従来例と比較して広く確保することが
できる。よって、より一層カソード側の電子の注入効率
が向上し、順方向電圧降下Ｖｆが低減できる。また現状
の装置では微細な幅（０．６μｍ以下）で１５μｍより
深い溝を形成することは困難であるため、溝の深さは１
５μｍ以下である。
【００６９】本発明のさらに他の局面に従う半導体装置
は、真正もしくは第１導電型の半導体基板の両主面の間
で主電流が流れる半導体装置であって、第２導電型の第
１不純物領域と、第２導電型の第２不純物領域と、第１
導電型の第３不純物領域と、制御電極層と、第１および
第２電極層とを備えている。第１不純物領域は、半導体
基板の第１主面側に形成されている。第２不純物領域
は、半導体基板の第２主面に形成され、第１不純物領域
との間で半導体基板の低濃度領域を挟んでいる。半導体
基板は、第１主面から第１不純物領域を貫通して半導体
基板の領域に達する溝を有している。第３不純物領域
は、第１不純物領域上であって半導体基板の第１主面に
溝の側壁に接するように形成されている。制御電極層
は、溝内において絶縁膜を介在して第１および第３不純
物領域と半導体基板の領域とに対向するように形成さ
れ、与えられる制御電圧により第１および第２主面間を
流れる電流を制御するものである。第１電極層は、半導
体基板の第１主面上に形成され第１および第３不純物領
域に電気的に接続されている。第２電極層は、半導体基
板の第２主面上に形成され第２不純物領域に電気的に接
続されている。半導体基板の第１および第２主面間が導
通状態にあるとき、溝の周囲に第３不純物領域に接する
ように第１導電型の蓄積領域が形成される。第３不純物
領域および蓄積領域を含む有効カソード領域が第１不純
物領域および半導体基板の領域と接する面積ｎと、第１
不純物領域の第１主面側の面積ｐとの比率Ｒｎ＝（ｎ／
ｎ＋ｐ）が導通状態において０．４以上１．０以下とな
る。
【００７０】比率Ｒｎが０．４以上１．０以下と第３の
従来例よりも高いため、従来例よりカソード側の電子の
注入効率が向上し、順方向電圧降下Ｖｆが低減できる。
【００７１】上記局面において好ましくは、溝の第１主
面からの深さは５μｍ以上１５μｍ以下である。
【００７２】溝の深さが５μｍ以上であるため、主電流
導通時に溝の側壁に沿って生じる高電子密度状態の蓄積
領域を広く生じさせることができる。よって、有効カソ
ード面積を第３の従来例と比較して広く確保することが
できる。よって、より一層カソード側の電子の注入効率
が向上し、順方向電圧降下Ｖｆが低減できる。また現状
の装置では微細な幅（０．６μｍ以下）で１５μｍより
深い溝を形成することが困難であるため、溝の深さは１
５μｍ以下である。
【００７３】上記局面において好ましくは、溝は、第
１、第２および第３の溝を有するように複数個形成され
ている。第１および第２の溝に挟まれる半導体基板に
は、第１および第３不純物領域が形成されている。第２
および第３の溝に挟まれる半導体基板の第１主面には半
導体基板の領域のみが位置している。第２および第３の
溝に挟まれる半導体基板上には、第２の絶縁層を介在し
て導電層が形成されている。導電層は、第２および第３
の溝内を埋込む制御電極層の各々と電気的に接続されて
いる。
【００７４】導電層は制御電極層と電気的に接続されて
いるため、主電流導通時に制御電極層にたとえば正の電
圧を印加すると導電層にも正の電圧が印加される。この
導電層は第２および第３の溝間の半導体基板の領域に第
２の絶縁層を介在して対向している。このため、導電層
に正の電圧が印加されると、第２および第３の溝に挟ま
れる表面領域を第３不純物領域と同程度の高電子密度状
態にすることができる。よって、第２および第３の溝に
挟まれる基板の表面領域分だけ第３不純物領域が拡大さ
れる。したがって、有効カソード面積が増大し、カソー
ド側の電子の注入効率はより一層向上し、ダイオードの
順方向電圧降下Ｖｆもより一層低減できる。
【００７５】上記局面において好ましくは、溝は、第
１、第２および第３の溝を有するように複数個形成され
ている。第１および第２の溝に挟まれる半導体基板に
は、第１および第３不純物領域が形成されている。第２
および第３の溝に挟まれる半導体基板の第１主面には、
第２不純物領域より低濃度の第２導電型の第４不純物領
域が形成されている。第２および第３の溝に挟まれる半
導体基板上には、第２絶縁層を介在して導電層が形成さ
れている。この導電層は、第２および第３の溝内を埋込
む制御電極層の各々と電気的に接続されている。
【００７６】導電層は制御電極層と電気的に接続されて
いるため、主電流導通時に制御電極層にたとえば正の電
圧を印加すると導電層にも正の電圧が印加される。この
導電層は第２および第３の溝間の第４不純物領域に第２
の絶縁層を介在して対向している。この第４の不純物領
域は、第２不純物領域より低濃度であるため、導電層に
正の電圧が印加されると、第２および第３の溝に挟まれ
る表面領域が第３不純物領域と同程度の高電子密度状態
となる。よって、第２および第３の溝に挟まれる基板の
表面領域分だけ第３不純物領域が拡大される。したがっ
て、有効カソード面積が増大し、カソード側の電子の注
入効率はより一層向上し、ダイオードの順方向電圧降下
Ｖｆもより一層低減できる。
【００７７】また第４不純物領域は第２不純物領域より
低濃度に設定されているため、その動作時にサイリスタ
動作が起きる。その結果、定格電流通電時にＯＮ電圧が
低電圧化するという利点がある。
【００７８】素子のターンオフ時には、制御電極層にた
とえば負の電圧が印加される。この場合、導電層にも負
の電圧が印加されるため、導電層下の第４不純物領域表
面には、第４不純物領域よりも正孔密度の高い領域が生
じる。この正孔密度の高い領域が形成されることによ
り、ターンオフ時において、正孔が引抜かれやすくな
り、素子のターンオフ速度を向上させ、ターンオン損失
を低減することができる。
【００７９】上記局面において好ましくは、第１不純物
領域の下部において溝の側壁に接するように、かつ第２
不純物領域との間で半導体基板の領域を挟むように形成
され、第１不純物領域より低濃度を有する第２導電型の
第４不純物領域がさらに備えられている。
【００８０】第４不純物領域は第１不純物領域よりも低
濃度であるため、主電流遮断時に制御電極層に負の電圧
が印加されると、第４不純物領域には溝の側壁に沿って
第１不純物領域の濃度より正孔密度の高い領域が生じ
る。この正孔密度の高い領域が形成されるため、素子の
ターンオフ時にキャリアであるホールの引抜きがスムー
ズにでき、スイッチング特性が改善できる。
【００８１】本発明のさらに他の局面に従う半導体装置
は、真正もしくは第１導電型の半導体基板の両主面の間
で電流が流れる半導体装置であって、第２導電型の第１
不純物領域と、第２導電型の第２不純物領域と、第１導
電型の第３不純物領域と、第２導電型の第４不純物領域
と、制御電極層と、第１および第２電極層とを備えてい
る。第１不純物領域は、半導体基板の第１主面側に形成
されている。第２不純物領域は、半導体基板の第２主面
に形成され、第１不純物領域との間で半導体基板の低濃
度領域を挟んでいる。半導体基板は、第１主面から第１
不純物領域を貫通して半導体基板の領域に達する溝を有
している。第３不純物領域は、第１不純物領域上であっ
て半導体基板の第１主面に溝の側壁に接するように形成
されている。第４不純物領域は、第１不純物領域上であ
って半導体基板の第１主面に第３不純物領域と隣り合う
ように形成されており、第１不純物領域より高濃度であ
る。制御電極層は、溝内において絶縁膜を介在して第１
および第３不純物領域と半導体基板の低濃度領域とに対
向するように形成され、与えられる制御電圧により第１
および第２主面間を流れる電流を制御するものである。
第１電極層は、半導体基板の第１主面上に形成され第３
および第４不純物領域に電気的に接続されている。第２
電極層は、半導体基板の第２主面上に形成され第２不純
物領域に電気的に接続されている。溝の第１主面からの
深さをＤｔ、前記溝の幅をＷｔ、前記第３不純物領域の
前記第１主面からの深さをＤｅ、前記第３不純物領域の
一方の溝から他方の溝へ向かう方向の幅をＷｅ、隣り合
う溝間のピッチをＰｔとしたときに、
【００８２】
【数２】
【００８３】となる。比率Ｒｎ＝（ｎ／ｎ＋ｐ）は、各
部の寸法により上式のように近似することができる。こ
のように比率Ｒｎが０．４以上となるように各部の寸法
が設定されるため、第３の従来例よりカソード側の電子
の注入効率が向上し、縦方向電圧降下Ｖｆが低減でき
る。
【００８４】本発明の半導体装置の製造方法は、真正も
しくは第１導電型の半導体基板の両主面の間で主電流が
流れる半導体装置の製造方法であって、以下の工程を備
えている。
【００８５】まず半導体基板の第２主面に選択的にイオ
ン注入することにより第２導電型の第１不純物領域が形
成される。そして半導体基板の第２主面に第２導電型の
第２不純物領域が形成される。そして選択的にイオン注
入することにより、第１不純物領域内の第１主面に第１
導電型の第３不純物領域が形成される。そして第１主面
に異方性食刻を行なうことにより、半導体基板に第１、
第２および第３の溝を有する複数の溝が形成される。そ
して第１および第２の溝に挟まれる第１主面には、溝の
側壁に沿うように第１および第３の不純物領域が形成さ
れており、第２および第３の溝に挟まれる第１主面には
半導体基板の低濃度領域のみが位置する。そして絶縁膜
を介在して第１および第２不純物領域に挟まれる半導体
基板の低濃度領域と第１および第３不純物領域とに対向
するように溝の内部に制御電極層が形成される。そして
選択的にイオン注入することにより、第３不純物領域と
隣り合うように第１不純物領域内の第１主面に第１不純
物領域よりも不純物濃度の高い第２導電型の第４不純物
領域が形成される。そして第３および第４不純物領域と
電気的に接続するように第１主面上に第１電極層が形成
される。そして第２不純物領域と電気的に接続するよう
に第２主面上に第２電極層が形成される。
【００８６】本発明の半導体装置の製造方法によれば、
第２および第３の溝に挟まれる第１主面には半導体基板
の低濃度領域のみが位置する。このため、この第２およ
び第３の溝に挟まれる第１主面に第１不純物領域が位置
することはない。このため、比率Ｒｎを大きくすること
で素子特性を改善しようとする目的を果たすことができ
るとともに主耐圧を保持することができる。
【００８７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図に基づいて説明する。
【００８８】なお、以下便宜的に、ｎ+ 高濃度不純物領
域であるカソード領域をｎ+ エミッタ領域と、またｐ+
高濃度不純物領域であるアノード領域をｐ+ コレクタ領
域と呼ぶ場合がある。
【００８９】実施の形態１ 図１は、本発明の請求項１に対応する実施の形態１にお
ける半導体装置の構成を概略的に示す平面図であり、図
２は、図１の状態にカソード電極１７を形成した様子を
示す平面図である。また図３は、図２のＡ−Ａ′線に沿
う概略断面図である。
【００９０】図１〜図３を参照して、本実施の形態はｐ
ｉｎダイオードを有する例を示している。このｐｉｎダ
イオードは、第２主面に形成した第２導電型のｐ+ アノ
ード（コレクタ）領域１と、ｎ型バッファ領域３と、第
１導電型の低不純物濃度の半導体基板であるｎ- 領域５
と、第１主面に形成した第１導電型のｎ+ カソード領域
（ｎ+ エミッタ領域）７と、絶縁膜１１、１５と、制御
電極層であるゲート電極層１３と、第１電極層であるカ
ソード電極１７と、第２電極層であるアノード電極１９
とを有している。
【００９１】このカソード領域７が形成された第１主面
には、溝９が設けられている。この溝９は、ｎ+ カソー
ド領域７を貫通して基板のｎ- 領域５に達している。
【００９２】図１に示したように溝９は、概ね四角形を
取囲む平面形状を有しており、その四角形内に互いに並
走する部分を有している。
【００９３】ｎ+ カソード領域７は、並走する溝９に挟
まれる半導体基板の第１主面全面に形成されている。
【００９４】溝９の幅Ｗはたとえば０．８μｍ以上１．
２μｍ以下であり、深さＤ1 は実用的には５．０μｍ以
上１５．０μｍ以下である。
【００９５】この溝９の内壁面に沿ってゲート絶縁膜１
１（たとえばシリコン熱酸化膜）が設けられている。ま
た溝９を埋込み、かつ上端が溝９内から突出するように
リンドープトポリシリコン膜でゲート電極層１３が形成
されている。このゲート電極層１３は、ゲート絶縁膜１
１を介在してｎ+ カソード領域７の側面とｎ- 領域５の
側面および底面とに対向している。
【００９６】さらにこのゲート電極層１３は、溝の中か
ら第１主面上の絶縁膜のある部分に引上げられている場
合もある（図示せず）。
【００９７】ゲート電極層１３の上端を覆うようにたと
えばＢＰＳＧ（Boro Phospho-Silicate Glass ）膜の絶
縁膜１５が形成されている。
【００９８】また、このＢＰＳＧ絶縁膜１５の一部に開
口部があり、その開口部を通じて金属配線がゲート電極
に接続されている（図示せず）。
【００９９】第１電極層であるカソード電極１７は、カ
ソード領域７と電気的に接続されている。このカソード
電極１７は、溝９によって囲まれた領域上に形成されて
いる。このカソード電極１７が形成された平面領域を、
本願ではダイオード形成領域とする。
【０１００】一方、第２電極層であるアノード電極１９
は、第２主面に形成されたｐ+ コレクタ領域１に電気的
に接続されている。
【０１０１】また各部の不純物濃度については、ｐ+ コ
レクタ領域１が１×１０16ｃｍ-3以上５×１０21ｃｍ-3
以下であり、ｎ型バッファ領域３が１×１０13ｃｍ-3以
上１×１０19ｃｍ-3以下であり、ｎ- 領域５が１×１０
12ｃｍ-3以上１×１０17ｃｍ -3以下であり、カソード領
域７が１×１０17ｃｍ-3以上で、かつｎ- 半導体基板領
域５より高い不純物濃度である。
【０１０２】なお、ｎ型バッファ領域３の不純物濃度
は、ｐ+ コレクタ領域１の不純物濃度より低く、かつｎ
- 領域５の不純物濃度より高ければよい。
【０１０３】なお、ｎ型バッファ領域３は、本来素子の
主耐圧を向上させる目的で用いられるものであるが、本
願ではｐ+ アノード領域１からの正孔の注入を抑制する
目的で用いられている。
【０１０４】次に、本実施の形態の半導体装置の製造方
法について説明する。図４〜図９は、本発明の実施の形
態１における半導体装置の製造方法を工程順に示す概略
断面図である。まず図４を参照して、ｐ+ コレクタ領域
１、ｎ型バッファ領域３およびｎ- 領域５が積層して形
成される。
【０１０５】図５を参照して、ｎ- 領域５の表面からそ
の内部へ延びるように、通常の半導体プロセスで用いる
異方性ドライエッチングなどにより溝９ａが形成され
る。
【０１０６】図６を参照して、たとえば熱酸化法などに
よって溝９の内壁面に沿うようにゲート絶縁膜となるシ
リコン酸化膜からなる絶縁膜１１が形成される。
【０１０７】なお、このゲート酸化膜１１の形成前に犠
牲酸化などの処理を行なうとＭＯＳ特性の向上を図るこ
とができる。
【０１０８】図７を参照して、溝９を埋込み、かつ上端
が溝９から突出するようにゲート電極層１３が形成され
る。このゲート電極層１３は、たとえばリン等のｎ型不
純物がドープされた多結晶シリコン（以下、ドープトポ
リシリコンと称する）の材料により形成される。
【０１０９】図８を参照して、溝９から突出したゲート
電極層１３の上端を被覆するようにたとえばＢＰＳＧ等
のＣＶＤ酸化膜などよりなる絶縁膜１５が形成される。
【０１１０】図９を参照して、溝９に挟まれるｎ- 領域
９の表面に選択的にＳｂ，Ａｓ，Ｐなどのｎ型不純物元
素のイオン注入が施される。この後、熱処理などにより
注入された不純物が拡散され、溝に挟まれるｎ- 領域５
の表面全面にｎ+ カソード領域７が形成される。このカ
ソード領域７は、溝９の深さより浅く形成される。
【０１１１】この後、カソード電極１７がカソード領域
７に電気的に接続するように形成され、アノード電極１
９がｐ+ コレクタ領域１に電気的に接続するように形成
されて、図２および図３に示す半導体装置が完成する。
【０１１２】次に、本実施の形態の半導体装置の主電流
導通状態と主電流遮断状態との制御方法について説明す
る。
【０１１３】図３を参照して、主電流導通（オン）状態
は、ゲート電極層１３に僅かの正の電圧を印加すること
により実現する。この場合、電流はｐ+ コレクタ領域１
からｎ+ カソード領域７へ向かって流れる。この動作は
ｐｉｎダイオードと同じで、ｎ+ カソード領域７からｎ
- 半導体基板５中へ電子が注入され、ｐ+ コレクタ領域
１からは同じく正孔が注入され、ｎ- 基板５中で、導電
率変調が起き、オン状態での電圧、すなわちオン電圧が
低くなる。
【０１１４】次に主電流遮断状態は、ゲート電極層１３
に負の電圧を与えることで実現する。ゲート電極層１３
に負の電圧を印加すると溝９の周囲に空乏層が延び、主
電流の電流経路が遮断され、ターンオフすることができ
る。
【０１１５】本実施の形態の半導体装置では、特に図３
に示すようにゲート電極層１３はｎ - 領域５およびカソ
ード領域７の側壁に絶縁膜１１を介在して対向してい
る。つまり、このゲート電極層１３による制御方式は電
圧制御型である。このため、ターンオフ動作において、
ｐｎ接合を用いてゲートを形成したＳＩＴｈの場合とは
異なりゲート電極層１３が、主電流の一部をゲート電流
として引抜くことはない。よって、ゲート制御回路に大
電流を流す必要はなく、ゲートドライブ回路が簡略化で
きるとともに、ゲート電流が流れるときに生ずるサージ
電圧などを考慮して、保護回路を設ける必要はなく、発
熱を考慮した冷却装置も不要である。したがって、第１
および第２の従来例に比較して、本実施の形態の半導体
装置ではゲート制御回路の簡略化を図ることができ、シ
ステム全体も小型化、簡略化、省エネルギ化できる。
【０１１６】また、ｐｉｎダイオードはバイポーラデバ
イスである。このバイポーラデバイスでは、正孔と電子
との双方が動作に寄与する。このため、高耐圧化に対応
して基板の厚みが厚くなり、特に図３におけるｎ- 領域
５の厚みＴ0 が厚くなり、ｐｉｎダイオード動作時の電
流経路が長くなっても、正孔と電子とによる導電率の変
調が生じるため、オン抵抗（オン電圧）は低く維持でき
る。したがって、定常損失の増大を抑制し、発熱量も少
なくできる。
【０１１７】また、図３に示すようにゲート電極層１３
は、ｎ- 領域５およびカソード領域７に対向している。
このため、主電流導通状態においてゲート電極層１３に
正の電圧を印加すると、図１０に示すように溝９の周囲
に、多数の電子が引き寄せられたｎ+ 蓄積（accumlatio
n ）領域２１が生ずる。これにより、カソード領域７と
なるｎ+ 領域が拡大される。
【０１１８】ここでダイオードの順方向電圧降下Ｖｆを
向上させる方法として、上述したように、有効カソード
面積を増加させる方法がある。ここで言う有効カソード
面積とは、図３におけるｎ- 領域５とｎ+ カソード領域
７との接触面積である。
【０１１９】本実施例の半導体装置では、図１０に示す
ようにｎ+ 蓄積領域２１が生ずることでｎ+ カソード領
域７が拡大された状態となる。これにより、ｎ+ カソー
ド領域７にｎ+ 蓄積領域２１を加えた全有効カソード領
域とｎ- 領域５との接触面積が増大する。よって、カソ
ード側の電子の注入効率が向上し、ダイオードの順方向
電圧降下Ｖｆを低減することができる。このように、第
１主面（カソード側）が全面ｎ+ カソード領域である場
合でも、有効カソード領域を拡げることによって、半導
体チップ全体におけるｎ+ 領域を増大させることでオン
状態の損失を低減できる。すなわち半導体装置の消費電
力を小さくすることができる。
【０１２０】本実施の形態における半導体装置では、カ
ソード側の第１主面全面にｎ+ カソード領域７が形成さ
れているため、この第１主面にｎ領域とｐ領域とが併存
する場合（図１００〜図１０２）に比較して、カソード
側から入る電子電流は、溝９に挟まれる半導体基板の第
１主面に均等に流れる。よって、部分的に電流密度が増
加することは防止され、オン特性が良好となる。
【０１２１】実施の形態２ 図１１は、本発明の請求項１および６に対応する実施の
形態２における半導体装置の構成を概略的に示す平面図
であり、図１２は、図１１の状態にカソード電極１７を
形成した様子を示す平面図である。また図１３は、図１
２のＢ−Ｂ′線に沿う概略断面図である。
【０１２２】図１１〜図１３を参照して、本実施の形態
の半導体装置は、実施の形態１の半導体装置に比較して
ｐ+ 分離不純物領域２３を設けた点で異なる。
【０１２３】このｐ+ 分離不純物領域２３はダイオード
形成領域の平面領域を取囲むように、かつ溝９に接する
ようにｎ- 領域５の表面に形成されている。またこのｐ
+ 分離不純物領域２３は溝９よりも深く形成されてい
る。
【０１２４】なお、これ以外の構成については、実施の
形態１と同様であるため、同一の部材については同一の
符号を付し、その説明を省略する。
【０１２５】次に、本実施の形態の半導体装置の製造方
法について説明する。図１４〜図１６は、本発明の実施
の形態２における半導体装置の製造方法を工程順に示す
概略断面図である。
【０１２６】本実施の形態の半導体装置の製造方法は、
まず図４に示す実施の形態１と同様の工程を経る。この
後、図１４を参照して、ダイオード形成領域を取囲む位
置に、たとえばｐ型不純物となるＢ等の元素のイオン注
入法もしくはデポジション法により選択的にｐ+ 領域２
３ａが形成される。この後、熱処理などが施される。
【０１２７】図１５を参照して、上記の熱処理により、
ｐ型不純物が拡散し、所定の位置にｐ+ 分離不純物領域
２３が形成される。
【０１２８】図１６を参照して、この後、ｎ- 領域５の
表面に互いに並走する部分を有するように溝９ａが形成
される。この後の工程は、実施の形態１の工程とほぼ同
様であるため、その説明は省略する。
【０１２９】またゲートによるオン、オフ状態の制御方
法についても実施の形態１とほぼ同様である。
【０１３０】図１３を参照して、このｐ+ 分離不純物領
域２３はゲート電極層１３に負の電圧を与えると、ゲー
ト電極層１３の周辺に形成された反転層によって電位が
固定される。これによってｐ+ 分離不純物領域２３とｎ
- 領域５で形成されるｐｎ接合が逆バイアス状態にな
る。これにより素子の主耐圧保持能力を高めることがで
きる。
【０１３１】本実施の形態の半導体装置によれば、図１
２、図１３に示すようにｐ型不純物領域２３がダイオー
ド形成領域を取囲むように溝９よりも深く形成されてい
る。このため他の素子とこのダイオードとを電気的に分
離するとともに素子の主耐圧保持能力を高めることがで
きる。
【０１３２】実施の形態３ 図１７は、本発明の請求項２に対応する実施の形態３に
おける半導体装置の構成を概略的に示す平面図であり、
図１８は、図１７の状態にカソード電極１７を形成した
様子を示す平面図である。また図１９は、図１８のＣ−
Ｃ′線に沿う概略断面図である。
【０１３３】図１７〜図１９を参照して、本実施の形態
の半導体装置は、実施の形態１の半導体装置と比較し
て、ｐ+ 高濃度領域３１（以下、ｐ+ コンタクト領域と
称する）が設けられている点で異なる。
【０１３４】このｐ+ コンタクト領域３１は、溝９ｂと
９ｃとを介在してｎ+ カソード領域７と隣り合うよう
に、ダイオード形成領域内の第１主面に形成されてい
る。またこのｐ+ コンタクト領域３１は、図１８に示す
ように並走する溝９ｂ，９ｃに挟まれる表面領域に形成
されている。またｐ+ コンタクト領域３１は、カソード
電極１７と電気的に接続されている。このｐ+ コンタク
ト領域３１は、１×１０17ｃｍ-3以上の不純物濃度を有
している。ｐ+ コンタクト領域３１とｎ+ カソード領域
７とは溝を介在して交互に配置されている。また並走す
る溝９ａ、９ｂ、…の数は任意に選択することができ
る。
【０１３５】なお、これ以外の構成については、実施の
形態１とほぼ同様であるため、同一の部材については同
一の符号を付し、その説明を省略する。
【０１３６】次に、本実施の形態の半導体装置の製造方
法について説明する。図２０と図２１とは、本発明の実
施の形態３の製造方法を工程順に示す概略断面図であ
る。
【０１３７】本実施の形態の半導体装置の製造方法の１
つは、まず図４〜図８に示す実施の形態１と同様の工程
を経る。この後、図２０を参照して、通常の写真製版プ
ロセスを用いることにより、ｐ+ コンタクト領域を形成
したい部分以外をフォトレジストでマスクし、ｐ型不純
物であるホウ素等の元素のイオン注入およびデポジショ
ンなどの方法を用いて、並走する溝９ｂ、９ｃの間など
に挟まれるｎ- 領域５の表面にｐ+ コンタクト領域３１
が形成される。このｐ+ コンタクト領域３１は、０．５
μｍ以上１．０μｍ以下程度の深さで、溝９よりも浅く
形成される。
【０１３８】図２１を参照して、またｐ+ コンタクト領
域３１と、溝９ｂもしくは９ｃを介して隣り合うよう
に、溝９ａと９ｂ，９ｃと９ｄに挟まれるｎ- 領域５の
表面全面にｎ+ カソード領域７が、前述と同様の写真製
版プロセスとイオン注入プロセスとの組合せにより形成
される。この後の工程は、実施の形態１とほぼ同様であ
るためその説明は省略する。
【０１３９】また、ｐ+ コンタクト領域３１とｎ+ カソ
ード領域７との形成順序は逆でもよく、各領域の拡散に
用いる元素や熱処理は、求める拡散深さにより調整され
る。
【０１４０】本実施の形態の半導体装置の主電流導通状
態と主電流遮断状態との制御方法についても実施の形態
１と同様であるため、その説明は省略する。
【０１４１】本実施の形態の半導体装置では、図１９に
示すようにｐ+ コンタクト領域３１は溝９ｂもしくは９
ｃを介してｎ+ カソード領域７と隣り合うように配置さ
れている。このため、順方向電圧降下Ｖｆを低減できる
とともに主電流遮断時のターンオフ時間を短縮すること
ができる。以下、そのことについて詳細に説明する。
【０１４２】図２２は、順方向電圧降下Ｖｆと比率Ｒｎ
との関係を示すグラフであり、一般的なトレンチＩＧＢ
Ｔやトレンチダイオードなどをシミュレーションするこ
とにより得られたものである。ここで比率Ｒｎとは、図
１８，１９に示すように第１主面側（カソード側）にｎ
型不純物領域７とｐ型不純物領域３１とが併存するとき
のｎ型不純物領域の存在比率であり、以下の式で与えら
れる。
【０１４３】但し、ここで言う有効カソード領域は、ゲ
ート電極に正電圧を印加したときにできるｎ+ 蓄積領域
２１（図１０）を含んでいる。
【０１４４】 Ｒｎ＝ｎ+ 領域（有効カソード領域）／（ｎ+ 領域（有効カソード領域）＋ｐ 型領域） …（１） この図２２より明らかなとおり、比率Ｒｎが大きくなる
ほど、すなわちｎ型不純物領域の存在比率が増えるに従
って、順方向電圧降下Ｖｆが低減しているのがわかる。
このため、ｎ- 層に接する領域がすべてカソード領域
（ｎ型不純物領域）で形成されており、ｐ型不純物領域
がない場合（比率Ｒｎ＝１の場合）、最も順方向電圧降
下Ｖｆを低減することができ、半導体装置の消費電力を
小さくすることができる。
【０１４５】一方、図２３は、主電流遮断時における素
子内を流れる電流Ｉと時間との関係を示すグラフであ
る。図２３を参照して、ターンオフに際して、ゲート電
極層に負の電圧を印加（時間ｔ0 ）すると、溝状のゲー
ト電極に挟まれた主電流通路内が空乏化し、ｎ+ カソー
ド領域７からの電子の注入が絶たれるために、ダイオー
ド内を流れる電流Ｉは最初急激に減少し、その後、ｎ-
半導体基板内部に蓄積しているキャリア（ホール）が減
衰する間緩やかに減少する。この緩やかに減少する電流
部分は、いわゆるテール電流と呼ばれるものである。
【０１４６】図１９に示すように本実施の形態の半導体
装置では、ｐ+ コンタクト領域３１がｎ+ カソード領域
７に隣り合うように設けられている。このため、主電流
遮断時にダイオード内を流れる電流Ｉ0 の一部の正孔電
流Ｉ1 がｐ+ コンタクト領域３１からカソード電極１７
に引抜かれることになる。これにより、ダイオード内を
流れる電流Ｉが少なくなり、特にテール電流が速やかに
減少するようになる。このため、ターンオフ時間を短縮
することができる。
【０１４７】これにより、本実施の形態の半導体装置で
はｎ- 領域５の表面におけるカソード領域７とｐ+ コン
タクト領域３１との存在比率を調整することで、上述し
た（１）式より、各種のダイオードの性能に応じた最適
な順方向電圧降下Ｖｆとターンオフ時間とを選択するこ
とが可能となる。
【０１４８】実施の形態４ 図２４は、本発明の請求項２および６に対応する実施の
形態４における半導体装置の構成を概略的に示す平面図
であり、図２５は、図２４の状態にカソード電極１７を
形成した様子を示す平面図である。また図２６は、図２
５のＤ−Ｄ′線に沿う概略断面図である。
【０１４９】図２４〜図２６を参照して、本実施の形態
の半導体装置は、ｐ+ 分離不純物領域２３が設けられて
いる点で実施の形態３と異なる。
【０１５０】このｐ+ 分離不純物領域２３は、ダイオー
ド形成領域の平面領域を取囲むように、かつ溝９に接す
るようにｎ- 領域５の表面に形成されている。またこの
ｐ+分離不純物領域２３は、溝９よりも深く形成されて
いる。
【０１５１】なお、これ以外の構成については、実施の
形態３と同様であるため、同一の部材については同一の
符号を付し、その説明を省略する。
【０１５２】このｐ+ 分離不純物領域２３はゲート電極
層１３に負の電圧を与えると、ゲート電極層１３の周辺
に形成された反転層によって電位が固定される。これに
よってｐ+ 分離不純物領域２３とｎ- 領域５で形成され
るｐｎ接合が逆バイアス状態になる。これにより素子の
主耐圧保持能力を高めることができる。
【０１５３】本実施の形態の半導体装置によれば、図２
５、図２６に示すようにｐ型不純物領域２３がダイオー
ド形成領域を取囲むように溝９よりも深く形成されてい
る。このため他の素子とダイオードとを電気的に分離す
るとともに素子の主耐圧保持能力を高めることができ
る。
【０１５４】実施の形態５ 図２７は、本発明の請求項３に対応する実施の形態５に
おける半導体装置の構成を概略的に示す平面図であり、
図２８は、図２７の状態にカソード電極１７を形成した
様子を示す平面図である。また図２９は、図２８のＥ−
Ｅ′線に沿う概略断面図である。
【０１５５】図２７〜図２９を参照して、本実施の形態
は、４層ｐｎｐｎダイオードを有する例を示している。
この４層ｐｎｐｎダイオードは、ｐ+ コレクタ領域１
と、ｎ型バッファ領域３と、ｎ- 領域５と、ｐ型ベース
領域４１と、ｎ+ カソード領域７とを有している。これ
らのｐ+ コレクタ領域１とｎ型バッファ領域３とｎ- 領
域５とｐ型ベース領域４１とｎ+ カソード領域７とは順
次積層して設けられている。このｎ+ カソード領域７側
の表面から、ｎ+ カソード領域７とｐ型ベース領域４１
とを貫通してｎ- 領域５に達するように、かつ互いに並
走する部分を有するように溝９が形成されている。この
互いに並走する溝９に挟まれる表面全面にはｎ+ カソー
ド領域７が形成されている。
【０１５６】ｐ型ベース領域４１は、１×１０14ｃｍ-3
以上５×１０17ｃｍ-3以下の不純物濃度を有しており、
ｎ+ カソード領域７は１×１０18ｃｍ-3以上の不純物濃
度を有している。
【０１５７】なお、これ以外の構成については、実施の
形態１と同様であるため、同一の部材については同一の
符号を付し、その説明を省略する。
【０１５８】次に、本実施の形態の半導体装置の製造方
法について説明する。図３０と図３１とは、本発明の実
施の形態５における半導体装置の製造方法を工程順に示
す概略断面図である。本実施の形態の製造方法は、まず
図４〜図８に示す実施の形態１と同様の工程を経る。こ
の後、図３０を参照して、イオン注入および拡散などの
方法を用いて、並走する溝９によって挟まれるｎ- 領域
５の第１主面の一部にｐ型ベース領域４１が形成され
る。このｐ型ベース領域４１は、不純物濃度が１×１０
14ｃｍ-3以上５×１０17ｃｍ-3以下となるように、かつ
溝９よりも浅く、また後述のｎ+ カソード領域７よりも
深くなるようにたとえば１．０μｍ以上１５．０μｍ以
下の深さで形成される。
【０１５９】図３１を参照して、互いに並走する溝９に
よって挟まれる第１主面にｎ+ カソード領域７が、イオ
ン注入および拡散などの方法により形成される。このｎ
+ カソード領域７は、そのピーク濃度が１×１０18ｃｍ
-3以上となるように、かつｐ型ベース領域４１よりも浅
くなるように形成される。この後の工程については、実
施の形態１と同様であるためその説明は省略する。
【０１６０】次に、本実施の形態の半導体装置の主電流
導通状態と主電流遮断状態との制御方法について説明す
る。
【０１６１】主電流導通状態は、図２９に示すゲート電
極層１３に正の電圧を印加することで実現する。ゲート
電極層１３に正の電圧を印加すると、ｐ型ベース領域４
１のゲート電極層１３と対向する部分がｎ+ 領域に反転
しチャネルが形成され、電子電流が流れる。次に、この
電子電流に対応して、ｐ+ アノード領域１より正孔がｎ
- 半導体基板５中に注入され導電率変調が起きる。さら
に、この正孔電流がｐベース領域４１に入り込むように
なる。この電流が大きくなるとｐ型ベース領域４１の電
位が上り、この電位が内蔵電位より大きくなると、ｐ型
ベース領域４１とｎ+ カソード領域７とから形成される
ダイオードが導通状態になる。これにより、ｎ+ カソー
ド領域７から電流がｐベース領域４１を貫通して直接、
ｎ- 半導体基板５に注入されるようになるので、４層ｐ
ｎｐｎサイリスタがオン状態になり、本実施の形態の主
電流導通状態となる。
【０１６２】なお、このオン状態におけるオン抵抗（オ
ン電圧）はｐベース領域４１の濃度に大きく依存する
が、オン状態でのｎ- 半導体基板５中の蓄積キャリア数
に比して充分低い濃度である場合には、ｐベース領域４
１のない前述の実施の形態１〜４と殆ど同程度の低いオ
ン電圧が得られる。
【０１６３】次に主電流遮断状態は、図２９に示すゲー
ト電極層１３に負の電圧を印加することで実現する。ゲ
ート電極層１３に負の電圧を印加すると、オン状態で形
成していたｎ+ チャネルが消失し、ｎ+ カソード領域７
からの電子の供給が止まると同時にゲート電極層１３か
らｎ- 領域５に向かって空乏層が延び、主電流の電流経
路が縮小される。これにより導通電流が減少し、保持電
流以下になるとｐ型ベース領域４１とｎ- 領域５とから
形成されるダイオードが逆バイアス状態になり、主電流
遮断状態となる。
【０１６４】なお、主電流遮断後は、上記のｐ型ベース
領域４１によって主耐圧が保持されるため、本実施の形
態では、主電流遮断状態を維持するためにゲート電圧を
印加する必要はないという特徴がある。
【０１６５】本実施の形態では、図２９に示すようにゲ
ート電極層１３ａが、ｎ- 領域５、ｐ型ベース領域４１
およびカソード領域７と絶縁層１１を介在して対向して
いる。つまり、ゲート制御方式が電圧制御型である。こ
のため、実施の形態１で説明したと同様、電流制御型に
比較してゲート制御回路を簡略化することができる。
【０１６６】また溝９に挟まれる第１主面に大面積のカ
ソード領域７が形成されている。このため、実施の形態
１で説明したと同様、順方向電圧降下Ｖｆを低減するこ
とができる。
【０１６７】また本実施の形態の半導体装置は、一旦、
主電流遮断状態にした後は、ゲート電圧を印加する必要
がない、すなわちノーマリオフ型の構造である。このた
め、常にゲート電圧を印加し続ける必要のある構造に比
較して、本実施の形態では、ゲート制御回路を簡略化す
ることができる。
【０１６８】実施の形態６ 図３２は、本発明の請求項３および６に対応する実施の
形態６における半導体装置の構成を概略的に示す平面図
であり、図３３は、図３２の状態にカソード電極１７を
形成した様子を示す平面図である。また図３４は、図３
３のＦ−Ｆ′線に沿う概略断面図である。
【０１６９】図３２〜図３４を参照して、本実施の形態
の半導体装置は、ｐ+ 分離不純物領域２３が設けられて
いる点で実施の形態５と異なる。このｐ+ 分離不純物領
域２３は、ダイオード形成領域の平面領域を取囲むよう
に、かつ溝９に接するように形成されている。またこの
ｐ+ 分離不純物領域２３は溝９より深く形成されてい
る。
【０１７０】これ以外の構成については、実施の形態５
と同様であるため、同一の部材については同一の符号を
付し、その説明を省略する。
【０１７１】このｐ+ 分離不純物領域２３の製造方法に
ついては、図１４〜図１６で説明した工程とほぼ同様で
あるためその説明は省略する。
【０１７２】このｐ+ 分離不純物領域２３はゲート電極
層１３に負の電圧を与えると、ゲート電極層１３の周辺
に形成された反転層によって電位が固定される。これに
よってｐ+ 分離不純物領域２３とｎ- 領域５で形成され
るｐｎ接合が逆バイアス状態になる。これにより素子へ
の主耐圧保持能力を高めることができる。
【０１７３】本実施の形態の半導体装置によれば、図３
３、図３４に示すようにｐ型不純物領域２３がダイオー
ド形成領域を取囲むように溝９よりも深く形成されてい
る。このため他の素子とダイオードを電気的に分離する
とともに、素子の主耐圧保持能力を高めることができ
る。
【０１７４】実施の形態７ 図３５は、本発明の請求項４に対応する実施の形態７に
おける半導体装置の構成を概略的に示す平面図であり、
図３６は、図３５の状態にカソード電極１７を形成した
様子を示す平面図である。また図３７は、図３６のＧ−
Ｇ′線に沿う概略断面図である。
【０１７５】図３５〜図３７を参照して、本実施の形態
の半導体装置は、ｐ+ コンタクト領域３１を設けた点で
実施の形態５と異なる。ｐ+ コンタクト領域３１は、カ
ソード領域７と溝９ｂもしくは９ｄを介して隣り合うよ
うに設けられており、カソード電極１７に電気的に接続
されている。このｐ+ コンタクト領域３１は、１×１０
17ｃｍ-3以上の不純物濃度を有している。ｐ+ コンタク
ト領域３１とｎ+ カソード領域７とは、溝を介在して交
互に配置されている。また並走する溝９ａ、９ｂ…の数
は任意に選択することができる。
【０１７６】なお、これ以外の構成については、実施の
形態５と同様であるため、同一の部材については同一の
符号を付し、その説明を省略する。
【０１７７】次に本実施の形態の半導体装置の製造方法
について説明する。図３８と図３９とは、本発明の実施
の形態７における半導体装置の製造方法を工程順に示す
概略断面図である。
【０１７８】本実施の形態の製造方法は、まず図４〜図
８に示す実施の形態１の製造方法と同様の工程を経る。
この後、図３８を参照して、写真製版プロセスやイオン
注入および拡散などの方法を用いて、並走する溝９ｂと
９ｃに挟まれるｎ- 領域５の表面にｐ+ コンタクト領域
３１が形成される。
【０１７９】図３９を参照して、上述した図３０と図３
１と同様の工程を経ることにより、溝９ｂおよび９ｃを
介在してｐ+ コンタクト領域３１と隣り合うようにｐ型
ベース領域４１とｎ+ カソード領域７とが形成される。
この後の工程については、実施の形態１と同様であるた
めその説明は省略する。
【０１８０】本実施の形態では、溝９を介してｎ+ カソ
ード領域７と隣り合うようにｐ+ コンタクト領域３１が
形成されているため、実施の形態３で説明したのと同
様、ターンオフ時間を短縮することが可能となる。
【０１８１】実施の形態８ 図４０は、本発明の請求項４および６に対応する実施の
形態８における半導体装置の構成を概略的に示す平面図
であり、図４１は、図４０の状態にカソード電極１７を
形成した様子を示す平面図である。また図４２は、図４
１のＨ−Ｈ′線に沿う概略断面図である。
【０１８２】図４０〜図４２を参照して、本実施の形態
の半導体装置は、ｐ+ 分離不純物領域２３が設けられて
いる点で実施の形態７と異なる。このｐ+ 分離不純物領
域２３は、ダイオード形成領域を平面的に取り囲むよう
に、かつ溝９に接するように設けられている。またｐ+
分離不純物領域２３は溝９より深くなるように形成され
ている。
【０１８３】なお、これ以外の構成については、実施の
形態７の構成と同様であるため、同一の部材については
同一の符号を付し、その説明を省略する。
【０１８４】本実施の形態の半導体装置におけるｐ+ 分
離不純物領域２３の製造方法は、上述した図１４〜図１
６に示す工程と同様である。
【０１８５】このｐ+ 分離不純物領域２３はゲート電極
層１３に負の電圧を与えると、ゲート電極層１３の周辺
に形成された反転層によって電位が固定される。これに
よってｐ+ 分離不純物領域２３とｎ- 領域５で形成され
るｐｎ接合が逆バイアス状態になる。これにより素子へ
の主耐圧保持能力を高めることができる。
【０１８６】本実施の形態の半導体装置によれば、図４
１、図４２に示すようにｐ型不純物領域２３がダイオー
ド形成領域を取囲むように溝９よりも深く形成されてい
る。このため他の素子とダイオードとを電気的に分離す
るとともに、素子の主耐圧保持能力を高めることができ
る。
【０１８７】実施の形態９ 図４３は、本発明の請求項５に対応する実施の形態９に
おける半導体装置の構成を概略的に示す平面図であり、
図４４は、図４３の状態にカソード電極１７を設けた様
子を示す平面図である。また図４５は図４４のＩ−Ｉ′
線に沿う概略断面図である。
【０１８８】図４３〜図４５を参照して、本実施の形態
はダイオード構造を含む例を示している。このダイオー
ドは、ｐ+ コレクタ領域１と、ｎ型バッファ領域３と、
ｎ-領域５と、ｎ+ カソード領域７との積層構造を有し
ている。溝９は、このｎ+ カソード領域７側の表面から
ｎ+ カソード領域７を貫通してｎ- 領域５に達するよう
に設けられている。この溝９に接するように、基板表面
にはｐ+ コンタクト領域６２が設けられている。またこ
のｐ+ コンタクト領域６２の真下には、溝９およびｐ+
コンタクト領域６２に接するようにｎ- 領域６１が設け
られている。
【０１８９】ｐ+ コンタクト領域６２は、１×１０17ｃ
ｍ-3以上の不純物濃度を有しており、ｎ- 領域６１は、
たとえば１×１０12ｃｍ-3以上１×１０17ｃｍ-3以下の
ｎ+カソード領域７より低い不純物濃度を有している。
【０１９０】なお、これ以外の構成については、実施の
形態１と同様であるため同一の部材については同一の符
号を付し、その説明を省略する。
【０１９１】次に、本実施の形態の半導体装置の製造方
法について説明する。図４６〜図４９は、本発明の実施
の形態９における半導体装置の製造方法を工程順に示す
概略断面図である。
【０１９２】図４６を参照して、まずｐ+ コレクタ領域
１とｎ型バッファ領域３とｎ- 領域５とが順次積層して
形成される。このｎ- 領域５の表面に、ｎ- 領域６１相
当の低濃度のエピタキシャル成長層を設け、その後選択
的にイオン注入および拡散などを行ない、島状のｎ- 領
域６１が残される。
【０１９３】図４７を参照して、ｎ- 領域６１に挟まれ
る領域に、イオン注入および拡散などによりｎ+ カソー
ド領域７が形成される。このカソード領域７の拡散深さ
は、ｎ- 領域６１の拡散深さとほぼ同じにされる。
【０１９４】図４８を参照して、イオン注入および拡散
などにより、ｎ- 領域６１の上方であって基板表面にｐ
+ コンタクト領域６２が形成される。このｐ+ コンタク
ト領域６２は、望ましくはｎ+ カソード領域７よりも浅
く形成される。
【０１９５】図４９を参照して、基板表面からｐ+ コン
タクト領域６２とｎ- 領域６１とを貫通してｎ- 領域５
に達するように溝９ａが形成される。この後、実施の形
態１と同様の工程を経て図４５に示す半導体装置が完成
する。
【０１９６】なお、ｎ- 領域６１はｎ- 領域５より低い
不純物濃度で形成することが望ましいが、ｎ- 領域５が
十分低い不純物濃度を持つ場合はｎ- 領域６１はｎ- 領
域５を残すことで形成することもできる。
【０１９７】次に、本実施の形態の半導体装置の制御方
法について説明する。まず主電流導通状態は、ゲート電
極層１３に正の電圧を印加することで実現する。この
際、図５０に示すように溝９に沿って電子濃度の高いｎ
型蓄積領域６５が形成される。
【０１９８】主電流遮断状態は、ゲート電極層１３に負
の電圧を印加することで実現することができる。ゲート
電極層１３に負の電圧を印加すると、前述の実施の形態
１〜８と同様に、電子電流通路であるｎ+ 蓄積層（チャ
ネル）が消失し、主電流の電流経路が空乏化され遮断さ
れるとともに、溝９に接するｎ- 領域５、６１がｐ+反
転領域となる。
【０１９９】主電流遮断時のターンオフ時間を短縮化す
るためには、遮断時に素子内に残った少数キャリア（こ
の場合、正孔）をｎ- 半導体基板５内から速やかに引抜
くことが必要である。本実施の形態では、この溝９の周
囲に生じたｐ+ 反転領域とｐ + コンタクト領域６２の経
路でこの少数キャリアである正孔が引抜かれる。このた
め、実施の形態２で説明したように本実施の形態でもタ
ーンオフ時間を短縮化することができる。
【０２００】また、図５０を参照して、主電流導通状態
においては、溝９の周囲に電子密度の高いｎ型蓄積チャ
ネル領域６５が生じ、このｎ型蓄積領域６５がｎ+ カソ
ード領域７の延長領域とみなされる。つまり、ｎ+ カソ
ード領域７が拡張されたとみなされる。これにより、ｎ
+ カソード領域７とｎ- 領域５との接触面積であるカソ
ード面積が増大する。よって、電子の注入効率が高くな
り、順方向電圧降下Ｖｆを低減することが可能となる。
【０２０１】実施の形態１０ 図５１は、本発明の請求項５および６に対応する実施の
形態１０における半導体装置の構成を概略的に示す平面
図であり、図５２は、図５１の状態にカソード電極１７
を形成した様子を示す平面図である。また図５３は、図
５２のＪ−Ｊ′線に沿う概略断面図である。
【０２０２】図５１〜図５３を参照して、本実施の形態
の半導体装置の構成は、ｐ+ 分離不純物領域２３を設け
た点で実施の形態９と異なる。このｐ+ 分離不純物領域
２３は、ダイオード形成領域を平面的に取囲むように、
かつ溝９に接するように設けられている。またこのｐ+
分離不純物領域２３は、溝９よりも深くなるように形成
されている。
【０２０３】次に、本実施の形態の半導体装置の製造方
法について説明する。図５４は、本発明の実施の形態１
０における半導体装置の製造方法を示す概略断面図であ
る。
【０２０４】本実施の形態の半導体装置の製造方法は、
まず図１４と図１５とに示す実施の形態２と同様の工程
を経る。この後、図４６に示した工程を経ることにより
図５４に示す状態となる。この後、さらに実施の形態１
と同様の工程を経ることにより図５３に示す半導体装置
が完成する。
【０２０５】このｐ+ 分離不純物領域２３はゲート電極
層１３に負の電圧を与えると、ゲート電極層１３の周辺
に形成された反転層によって電位が固定される。これに
よってｐ+ 分離不純物領域２３とｎ- 領域５で形成され
るｐｎ接合が逆バイアス状態になる。これにより素子へ
の主耐圧保持能力を高めることができる。
【０２０６】本実施の形態の半導体装置によれば、図５
２、図５３に示すようにｐ型不純物領域２３がダイオー
ド形成領域を取囲むように溝９よりも深く形成されてい
る。このため、他の素子とダイオードを電気的に分離す
るとともに、素子の主耐圧保持能力を高めることができ
る。
【０２０７】なお、各実施の形態において設けられた溝
９は、たとえば図５５〜図５７に示すように同心円状に
配置されていてもよい。
【０２０８】なお、図５５に示す平面構造図は、実施の
形態２および実施の形態６に対応するものであり、図５
５のＬ−Ｌ′線に沿う断面は図１３および図３４に示す
概略断面図に対応する。
【０２０９】また図５６に示す平面構造図は、実施の形
態４および８に対応するものである。また図５６のＭ−
Ｍ′線に沿う断面は図２６および図４２に示す概略断面
図に対応する。なお、図２６および図４２における溝９
の数は、任意に選択できる。
【０２１０】また図５７に示す平面構造図は、実施の形
態１０に対応するものである。また図５７のＮ−Ｎ′線
に沿う断面は図５３に示す概略断面図に対応する。
【０２１１】実施の形態１１ 図５８は、本発明の請求項８に対応する実施の形態１１
における半導体装置の構成を概略的に示す断面図であ
る。図５８を参照して、本実施の形態の半導体装置は、
ＩＧＢＴの例について示したものである。本実施の形態
における半導体装置の構成は、図９８に示す半導体装置
の構成と比較して、特に溝の形状が異なる。つまり、本
実施の形態における溝１１３は、図９８に示す溝４１３
よりも深く形成されている。溝１１３の深さＴ11は、５
〜１５μｍであり、幅Ｗ11は、０．８〜３．０μｍであ
る。また溝１１３間のピッチＰ11は、たとえば４μｍで
ある。
【０２１２】第１導電型の半導体基板として、数百Ｖ級
の耐圧を有する素子の場合には、数十Ωｃｍのｎ型低不
純物濃度のエピタキシャル成長基板がｎ- 基板（ｎ- 領
域）１０５として用いられる。また数千Ｖ級素子の場合
には、ｎ型の低不純物濃度で１００Ωｃｍ以上の高比抵
抗のｎ- 基板１０５、より具体的には３５０Ωｃｍ程度
で６００μｍ程度の厚みのＦＺ（Floating Zone ）方式
で製造されたシリコン多結晶基板に中性子線を照射しか
つ熱処理により抵抗率を調整したものが用いられる。
【０２１３】また、高抵抗基板にはｎ型かｐ型の不純物
が抵抗率制御のためにドーピングされている。しかし、
バイポーラ型素子のオン状態では、電流担体（キャリ
ア）である電子と正孔とが高抵抗層内に十分蓄積され、
導電率変調（conductivity modulation ）を起こすた
め、場合によっては真正半導体（intrinsic semiconduc
tor ）とみなすこともできる。
【０２１４】なお、本実施の形態においてｐ+ コレクタ
領域１０１の厚みＴ101 はたとえば３〜３５０μｍであ
り、ｎ+ バッファ領域１０３の厚みＴ103 はたとえば８
〜３０μｍであり、ｎ- 領域１０５の厚みＴ105 はたと
えば４０〜６００μｍであり、ｐ型ベース領域１０７の
厚みＴ107 はたとえば２．０〜３．５μｍであり、ｎ +
エミッタ領域１０９の厚みＴ109 はたとえば０．５〜
１．５μｍである。
【０２１５】ｐ型ベース領域１０７は溝１１３よりも浅
く形成されていればよく、具体的には３μｍ程度であ
る。
【０２１６】また各部の不純物濃度については、ｐ+ コ
レクタ領域１０１が１×１０16ｃｍ -3以上５×１０21ｃ
ｍ-3以下であり、ｎ+ バッファ領域１０３が１×１０13
ｃｍ -3以上１×１０19ｃｍ-3以下であり、ｎ- 領域１０
５が１×１０12ｃｍ-3以上１×１０14ｃｍ-3以下であ
り、ｐ型ベース領域１０７のピーク濃度が１×１０15ｃ
ｍ-3以上１×１０17ｃｍ-3以下であり、ｐ+ コンタクト
領域１１１は基板表面で１×１０20ｃｍ-3以上であり、
ｎ+ エミッタ領域１０９は基板表面において１×１０19
ｃｍ-3以上１×１０20ｃｍ-3以下である。
【０２１７】これ以外の構成については、図９８に示す
第３の従来例とほぼ同様であるため、同一の部材につい
ては同一の符号を付し、その説明を省略する。
【０２１８】次に本実施の形態における半導体装置の製
造方法について説明する。図５９〜図６３は、本発明の
実施の形態１１における半導体装置の製造方法を工程順
に示す概略断面図である。まず図５９を参照して、ｐ+
コレクタ領域１０１、ｎ+ バッファ領域１０３およびｎ
- 領域１０５が積層して形成される。この後、ｎ- 領域
１０５の表面にｐ型ベース領域１０７とｎ+ エミッタ領
域１０９とが形成される。
【０２１９】図６０を参照して、基板を異方性エッチン
グすることにより、ｎ+ エミッタ領域１０９とｐ型ベー
ス領域１０７とを貫通して、底部がｎ- 領域１０５に達
する溝１１３が形成される。この溝１１３は、エッチン
グを制御することにより、幅が０．８〜３．０μｍ、深
さが５．０〜１５．０μｍとなるように形成される。ま
た溝の深さは１０．０μｍ以上であればより好ましい。
【０２２０】図６１を参照して、たとえば熱酸化法など
によって溝１１３の内壁面に沿うように、かつ表面を覆
うようにシリコン酸化膜よりなるゲート酸化膜１１５が
形成される。
【０２２１】なお、このゲート酸化膜１１５形成前であ
って溝１１３の形成後に、等方性プラズマエッチングを
行ない、その後に犠牲酸化により一旦、溝１１３の内壁
面などにシリコン酸化膜を形成することにより、ＭＯＳ
特性およびゲート酸化膜特性の向上を図ることができ
る。
【０２２２】図６２を参照して、溝１１３を埋込むよう
に、たとえばリンなどのｎ型不純物がドープされたドー
プトポリシリコン層が形成される。このドープトポリシ
リコン層を異方性エッチングすることにより、溝１１３
内を埋込み、かつ上端が溝１１３から突出するゲート電
極層１１７が形成される。
【０２２３】図６３を参照して、溝１１３の間の一部領
域にｐ型イオンの注入および拡散などの方法により、コ
ンタクト抵抗を低減させるためのｐ+ コンタクト領域１
１１が形成される。このｐ+ コンタクト領域１１１は、
１×１０20ｃｍ-3以上の濃度が必要であり、その深さは
ｎ+ エミッタ領域１０９と同程度でよい。溝１１３から
突出したゲート電極層１１７の上端を被覆するようにた
とえばＢＰＳＧなどのＣＶＤ酸化膜などよりなる層間絶
縁層１１９が形成される。
【０２２４】この後、カソード電極１２１がｎ+ エミッ
タ領域１０９およびｐ+ コンタクト領域１１１に電気的
に接続するように形成され、アノード電極１２３がｐ+
コレクタ領域１０１に電気的に接続するように形成され
て、図５８に示す半導体装置が完成する。
【０２２５】本実施の形態の半導体装置におけるゲート
電極層１１７によるオン、オフ状態の制御方法について
は、図９８に示す第３の従来例とほぼ同様であるためそ
の説明は省略する。
【０２２６】本願発明者らは、上述した図２２の結果よ
り、比率Ｒｎが大きいほど順方向電圧降下Ｖｆを低減で
きることを見い出した。特に比率Ｒｎが０．４以上のと
きに順方向電圧降下Ｖｆが低く安定することも見い出し
た。また比率Ｒｎが０．７以上であるとより好ましいこ
とも見い出した。また、第３の従来例（図９８）のＩＧ
ＢＴ構造の比率Ｒｎを評価すると、この比率Ｒｎが０．
４より小さく、カソード面からの電子の供給能力が非常
に貧弱であることがわかった。
【０２２７】本実施の形態の半導体装置によれば、溝１
１３の深さが５μｍ以上で図９８に示す第３の従来例よ
りも深く形成されているため、図９９に示すように主電
流導通状態において生じるｎ+ 蓄積領域４２５ａは、第
３の従来例よりも大きく分布することになる。よって、
このｎ+ 蓄積領域４２５ａとｎ+ エミッタ領域１０９と
よりなる有効カソード領域は、第３の従来例よりも広く
なり、有効カソード面積を大きく確保することができ
る。このように図２２で示す有効カソード面積ｎが大き
くなるため、比率Ｒｎ（＝ｎ／（ｎ＋ｐ））が大きくな
る。具体的には、図２２に示す比率Ｒｎは、図９８に示
す第３の従来例では得られなかった０．４以上とするこ
とができる。したがって、比率Ｒｎを第３の従来例より
も大きくできるため、順方向電圧降下Ｖｆも第３の従来
例よりも低くすることが可能となる。
【０２２８】なお、ここで比率Ｒｎの要素である面積ｐ
は、図５８において太線で示すように、ｐ型ベース領域
１０７とｎ- 領域１０５との接触面積をいう。
【０２２９】なお、溝の深さＴ11が１０μｍ以上であれ
ば、順方向電圧降下Ｖｆをより低くできるためより好ま
しい。
【０２３０】また本実施の形態の半導体装置によれば、
ゲート電極層１１７による制御方式は電圧制御型であ
る。このため、上述したように本実施の形態の半導体装
置では、第１および第２の従来例に比較して、ゲート制
御回路の簡略化を図ることができ、システム全体も小型
化、簡略化、省エネルギー化できる。
【０２３１】実施の形態１２ 図６４は、本発明の請求項１０に対応する実施の形態１
２における半導体装置の構成を概略的に示す断面図であ
る。図６４を参照して、本実施の形態における半導体装
置の構成は、実施の形態１１における半導体装置の構成
と比較して、溝に挟まれる領域の構成およびゲート電極
層の構成において異なる。
【０２３２】溝１１３ａと１１３ｂとに挟まれる領域お
よび溝１１３ｃと１１３ｄとに挟まれる領域には、実施
の形態１１と同様にｐ型ベース領域１０７、ｎ+ エミッ
タ領域１０９およびｐ+ コンタクト領域１１１が形成さ
れている。溝１１３ｂと溝１１３ｃとに挟まれる領域に
は、ｐ型ベース領域１０７などは形成されておらず、ｎ
- 領域１０５のみが位置している。
【０２３３】また溝１１３ｂを埋込むゲート電極層１１
７と溝１１３ｃを埋込むゲート電極層１１７とは導電部
分１１７ａにより一体的に形成されており、電気的に接
続されている。この導電部分１１７ａは、溝１１３ｂと
溝１１３ｃとに挟まれる領域上に絶縁膜１２９を介在し
て形成されている。
【０２３４】なお、これ以外の構成については、実施の
形態１１とほぼ同様であるため、同一の部材については
同一の符号を付し、その説明を省略する。
【０２３５】以下、この構造を、ＭＡＥ（MOS Accumula
ted Emitter ）構造と呼ぶことにする。
【０２３６】本実施の形態の構成は、図６４に示すＲ−
Ｒ′線とＳ−Ｓ′線との両方について線対称な構造とな
っている。このため、単位セルをＲ−Ｒ′線とＳ−Ｓ′
線との間の構造ととる考え方と、Ｒ−Ｒ′線と次のＲ−
Ｒ′線との間の構造ととる考え方の２種類ある。ここで
は、比率Ｒｎの計算の都合上、前者のＲ−Ｒ′線とＳ−
Ｓ′線との間の構造を単位セルとする。
【０２３７】次に本実施の形態の半導体装置の製造方法
について説明する。図６５〜図６８は、本発明の実施の
形態１２における半導体装置の製造方法を工程順に示す
概略断面図である。まず図６５を参照して、ｐ+ コレク
タ領域１０１、ｎ型バッファ領域１０３およびｎ- 領域
１０５が積層して形成される。この後、ｎ- 領域１０５
の表面にｐ型ベース領域１０７とｎ+ エミッタ領域１０
９とが選択的に形成される。
【０２３８】図６６を参照して、通常の半導体プロセス
で用いる異方性ドライエッチングにより、第１主面とな
る基板表面にたとえば溝１１３ａ〜１１３ｄが形成され
る。この各溝は、実施の形態１１と同様、エッチング制
御により、幅が０．８〜３．０μｍ、深さが５〜１５μ
ｍとなるように形成される。溝１１３ａと１１３ｂとに
挟まれる領域および溝１１３ｃと１１３ｄとに挟まれる
領域にｐ型ベース領域１０７とｎ+ エミッタ領域１０９
とが位置するように、かつ溝１１３ｂと１１３ｃとに挟
まれる領域にはｎ- 領域１０５のみが位置するように各
溝が形成される。この状態において、ｎ+ エミッタ領域
１０９は溝の側壁に沿うように位置する。
【０２３９】たとえば熱酸化法などによって溝１１３ａ
〜１１３ｄの内壁面に沿うように、かつ表面を覆うよう
にシリコン酸化膜よりなるゲート酸化膜１１５が形成さ
れる。
【０２４０】なお、ゲート酸化膜１１５形成前であって
各溝の形成後に等方性プラズマエッチングを行ない、そ
の後に犠牲酸化によって各溝の内壁面などにシリコン酸
化膜を形成することにより、ＭＯＳ特性およびゲート酸
化膜１１５の特性の向上を図ることができる。
【０２４１】図６７を参照して、各溝を埋込むようにた
とえばリンなどのｎ型不純物がドープされたドープトポ
リシリコン層が形成される。このドープトポリシリコン
層が異方性エッチングされることにより、各溝を埋込
み、かつ上端が各溝から突出するようにゲート電極層１
１７が形成される。溝１１３ｂと１１３ｃとに埋込まれ
るゲート電極層１１７は、導電部分１１７ａにより一体
的に形成されており、電気的に接続されるように形成さ
れる。また導電部分１１７ａは、溝１１３ｂと１１３ｃ
とに挟まれる表面領域上に絶縁膜を介在して形成され
る。
【０２４２】この後、溝１１３ａと１１３ｂとの間の一
部領域および溝１１３ｃと１１３ｄとの間の一部領域に
選択的にｐ型の不純物注入および拡散などによりコンタ
クト抵抗を低減させるためのｐ+ コンタクト領域１１１
が形成される。
【０２４３】図６８を参照して、各溝から突出したゲー
ト電極層１１７の上端を被覆するようにたとえばＢＰＳ
ＧなどのＣＶＤ酸化膜などよりなる層間絶縁層１１９が
形成される。
【０２４４】この後、カソード電極１２１がｎ+ エミッ
タ領域１０９とｐ+ コンタクト領域１１１とに電気的に
接続するように形成され、アノード電極１２３がｐ+ コ
レクタ領域１０１に電気的に接続するように形成され
て、図６４に示す半導体装置が完成する。
【０２４５】本実施の形態によるゲート電極層１１５に
よるオン、オフ状態の制御方法については、図９８で示
す第３の従来例とほぼ同様であるためその説明は省略す
る。
【０２４６】ただし、主電流導通状態においてゲート電
極層１１７に正の電圧を印加した場合には、図６９に示
すようにｎ+ 蓄積層１２５ｂが生ずる。
【０２４７】本実施の形態の半導体装置では、図６４に
示すように導電部分１１７ａが溝１１３ｂと１１３ｃと
を埋込むゲート電極層１１７と電気的に接続されてい
る。このため、主電流導通状態においてゲート電極層１
１７に正の電圧が印加されると、導電部分１１７ａにも
正の電圧が印加されることになる。この導電部分１１７
ａは、溝１１３ｂと１１３ｃとに挟まれるｎ- 領域１０
５と絶縁膜１２９を介在して対向している。このため、
導電層１１７ａに正の電圧が印加されると、図６９に示
すように溝１１３ｂと１１３ｃとに挟まれる表面領域に
もｎ+ 蓄積領域１２５ｂが生ずる。このように、溝１１
３ｂと１１３ｃとに挟まれる表面領域にもｎ+ 表面領域
１２５ｂを生じさせることができるため、単位セルにお
ける有効カソード面積は、実施の形態１１よりも大きく
なる。したがって、カソード側の電子の注入効率はより
一層向上し、順方向電圧降下Ｖｆもより一層低減でき
る。また、これにより、比率Ｒｎが０．４以上となり１
に近づく。
【０２４８】また本実施の形態の半導体装置によれば、
ゲート電極層１１７による制御方式は電圧制御型であ
る。このため、上述したように本実施の形態の半導体装
置では、第１および第２の従来例に比較して、ゲート制
御回路の簡略化を図ることができ、システム全体も小型
化、簡略化、省エネルギ化できる。
【０２４９】また溝１１３の深さが５μｍ以上であるた
め、実施の形態１１で説明したように、順方向電圧降下
Ｖｆを第３の従来例よりも低くすることが可能となる。
【０２５０】実施の形態１３ 図７０は、本発明の請求項１１に対応する実施の形態１
３における半導体装置の構成を概略的に示す断面図であ
る。図７０を参照して、本実施の形態における半導体装
置は、実施の形態１２の構成と比較して、第２のｐ型ベ
ース領域１３１を有する点で異なる。この第２のｐ型ベ
ース領域１３１は、たとえば溝１１３ｂと１１３ｃとに
挟まれる表面領域に形成されている。またこの第２のｐ
型ベース領域１３１は、たとえば溝間に挟まれる領域の
１つ置きごとに形成されている。またこの第２のｐ型ベ
ース領域１３１は、ｐ型ベース領域１０７よりも低い不
純物濃度を有している。
【０２５１】なお、これ以外の構成については、実施の
形態１２とほぼ同様であるため、同一の部材については
同一の符号を付し、その説明は省略する。
【０２５２】次に、本実施の形態の半導体装置の製造方
法について説明する。図７１は、本発明の実施の形態１
３における半導体装置の製造方法を示す工程図である。
図７１を参照して、ｐ+ コレクタ領域１０１、ｎ+ バッ
ファ領域１０３およびｎ- 領域１０５が積層して形成さ
れる。このｎ- 領域１０５の表面に、ｐ型ベース領域１
０７と第２のｐ型ベース領域１３１とｎ+ エミッタ領域
１０９とが各々イオン注入および拡散により形成され
る。ここで第２のｐ型ベース領域１３１はｐ型ベース領
域１０７よりも低い不純物濃度となるように形成され
る。
【０２５３】この後、写真製版技術およびエッチング技
術（ＲＩＥ）を用いて、ｐ型ベース領域１０７、ｎ+ エ
ミッタ領域１０９および第２のｐ型ベース領域１３１を
貫通して、底部がｎ- 領域１０５に達する溝１１３ａ〜
１１３ｄが形成される。この各溝は、幅が０．８〜３．
０μｍ、深さが５〜１５μｍとなるように形成される。
【０２５４】この後、たとえば熱酸化法などによって各
溝の内壁面に沿うようにシリコン酸化膜よりなるゲート
酸化膜１１５が形成される。
【０２５５】なお、このゲート酸化膜１１５形成前であ
って各溝の形成後に、等方性プラズマエッチングを行な
い、その後に犠牲酸化によって各溝の内壁面などにシリ
コン酸化膜を形成することにより、ＭＯＳ特性およびゲ
ート酸化膜１１５の特性の向上を図ることができる。
【０２５６】この後、上述した図６７と図６８に示す実
施の形態１２と同様の工程を経ることにより、図７０に
示す半導体装置が完成する。
【０２５７】本実施の形態におけるゲート電極１１７に
よるオン、オフ状態の制御方法については、第３の従来
例で説明したのとほぼ同様であるためその説明は省略す
る。
【０２５８】ただし、主電流導通状態においてゲート電
極層１１７に正の電圧が印加されると、図７２に示すよ
うに高電子密度状態のｎ+ 蓄積領域１２５ｃが生ずる。
また溝１１３ｂ、１１３ｃに挟まれる領域ではサイリス
タ動作が生ずる。
【０２５９】本実施の形態の半導体装置では、実施の形
態１２と同様、図７２に示すように溝１１３ｂと１１３
ｃとの間の表面領域にもｎ+ 蓄積領域１２５ｃを生じさ
せることができる。このため、実施の形態１２と同様、
カソード側の電子の注入効率を向上させることができ、
ダイオードの順方向電圧降下Ｖｆも低減できる。またこ
れにより、比率Ｒｎが０．４以上となり１に近づく。
【０２６０】また第２のｐ型ベース領域１３１がｐ型ベ
ース領域１０７より低濃度であるため、溝１１３ｂと１
１３ｃとに挟まれる領域では、サイリスタ動作が起き
る。その結果、定格電流通電時にＯＮ電圧が低電圧化す
るという利点がある。
【０２６１】また主電流遮断時には、ゲート電極層１１
７に負の電圧が印加される。このため、第２のｐ型ベー
ス領域１３１内の溝１１３ｂ、１１３ｃの側壁に沿う部
分および基板表面の領域には、ｐ+ 反転領域が形成され
る。このため図２３を用いて説明したように、キャリア
であるホールがこのｐ+ 反転領域から抜けやすくなり、
ターンオフ時間およびテール電流が小さくなるという利
点がある。ターンオフ時のテール電流が低減できるた
め、ターンオフ損失Ｅoff も低減できる。
【０２６２】また本実施の形態の半導体装置によれば、
ゲート電極層１１７による制御方式は電圧制御型であ
る。このため、上述したように本実施の形態の半導体装
置では、第１および第２の従来例に比較して、ゲート制
御回路の簡略化を図ることができ、システム全体も小型
化、簡略化、省エネルギ化できる。
【０２６３】また本実施の形態の半導体装置によれば、
実施の形態１１と同様、溝７０の深さＴ13は５μｍ以上
である。このため、実施の形態１１で説明したように、
順方向電圧降下Ｖｆを第３の従来例よりも低くすること
が可能となる。
【０２６４】実施の形態１４ 図７３は、本発明の請求項１２に対応する実施の形態１
４における半導体装置の構成を概略的に示す断面図であ
る。図７３を参照して、本実施の形態における半導体装
置の構成は、実施の形態１１の構成と比較して、ｐ- ベ
ース領域１３３を設けた点で異なる。ｐ- ベース領域１
３３は、ｐ型ベース領域１０７の下部に位置し、かつ溝
１１３の側壁に沿って配置されている。このｐ- ベース
領域１３３の不純物濃度は１×１０14ｃｍ-3以上１×１
０16ｃｍ-3以下である。
【０２６５】これ以外の構成については、実施の形態１
１とほぼ同様であるため、同一の部材については同一の
符号を付し、その説明を省略する。
【０２６６】本実施の形態の半導体装置では、主電流遮
断時においてゲート電極層１１７に負の電圧が印加され
ると、ｐ- ベース領域１３３内において溝１１３に沿う
部分にｐ+ 反転層が形成される。このため、デバイスの
ターンオフ時にキャリアであるホールの引抜きがスムー
ズにでき、スイッチング特性が改善できる。
【０２６７】また主電流導通時にゲート電極層１１７に
正の電圧が印加された場合には、ｐ - ベース領域１３３
内の溝１１３に沿う部分には反転ｎ層が形成されるた
め、比率Ｒｎは高く維持される。
【０２６８】このように、比率Ｒｎを高く維持できると
ともに、スイッチング特性を改善することができる。
【０２６９】また本実施の形態の半導体装置によれば、
ゲート電極層１１７による制御方式は電圧制御型であ
る。このため、上述したように本実施の形態の半導体装
置では、第１および第２の従来例に比較して、ゲート制
御回路の簡略化を図ることができ、システム全体も小型
化、簡略化、省エネルギ化できる。
【０２７０】また本実施の形態の半導体装置によれば、
実施の形態１１と同様、溝１１３の深さは５μｍ以上で
ある。このため、実施の形態１１と同様、順方向電圧降
下Ｖｆを第３の従来例よりも低くすることが可能とな
る。
【０２７１】実施の形態１５ 図７４は、本発明の請求項８および１７に対応する実施
の形態１５における半導体装置の構成を概略的に示す断
面図であり、図５８に示す構成の一部を模式的に示す断
面図である。
【０２７２】図７４を参照して、本願発明者らは、比率
Ｒｎを、ＩＧＢＴの各部の寸法において近似できること
を見い出した。比率Ｒｎは、実施の形態３で説明したよ
うに、Ｒｎ＝ｎ／（ｎ＋ｐ）で表わせる。このｎは、上
述したように図７４の太線で示す部分の面積である。具
体的には、面積ｎは、主電流導通状態において、ｎ+蓄
積領域１２５ａがｎ- 領域１０５およびｐ型ベース領域
１０７と接する面積と、ｎ+ エミッタ領域１０９がｐ型
ベース領域１０７と接する面積との和である。一方、ｐ
は、上述したようにｐ型ベース領域１０７とｎ- 領域１
０５との接触面積である。
【０２７３】ここで、ｎ+ 蓄積領域１２５ａの幅は、非
常に微小である。このため、溝１１３の幅をＷｔ、幅１
１３のカソード面（第１主面）からの深さをＤｔ、ｎ+
エミッタ領域のカソード面からの深さをＤｅ、ｎ+ エミ
ッタ領域１０９の一方の溝１１３から他方の溝１１３へ
向かう方向の幅をＷｅ、ｐ型ベース領域１０７の一方の
溝１１３から他方の溝１１３へ向かう方向の幅をＷｐ、
ｐ型ベース領域１０７のカソード面からの深さをＤｐと
した場合、ｎおよびｐは、以下の式により与えられる。
【０２７４】
【数３】
【０２７５】
【数４】
【０２７６】上述の式を比率Ｒｎに代入することによ
り、比率Ｒｎは以下の式により与えられる。
【０２７７】
【数５】
【０２７８】ここで、溝１１３のピッチをＰｔ（図７
４）とすると、
【０２７９】
【数６】
【０２８０】であるため、比率Ｒｎは以下の式のように
書き換えられる。
【０２８１】
【数７】
【０２８２】なお、面積ｎ、ｐを計算するにあたって
は、図７４において、奥行き方向の総長（＝トレンチ長
さＬ×トレンチ本数）を掛けた数値を用いるのが正し
い。しかし、縞状のトレンチが並走する構造では、各項
に等しく奥行き方向の総長がかかるため、これを省略し
て上述の式で近似することができる。
【０２８３】また図７４においては、説明の便宜上、溝
１１３の底面を平面形状のものとしたが、実素子ではゲ
ート耐圧を向上させる目的から溝１１３の底部は図５８
に示すように丸みのある形状にするのが通常である。こ
のため、比率Ｒｎの計算において、トレンチ底部の面積
Ｗｔには１より大きい係数がかかるが、説明を簡略化す
るために省略した。
【０２８４】より具体的に、深いトレンチゲートを形成
する場合、Ｐｔ＝５．５μｍ、Ｄｔ＝１５μｍ、Ｗｔ＝
１μｍ、Ｄｅ＝１μｍ、Ｗｅ＝０．８μｍとすれば、 Ｒｎ＝［１＋（０．８＋１５−１）×２］／［５．５＋
（０．８＋１５−１）×２］＝１５．８／２０．３＝
０．７８ となり大きな比率Ｒｎが実現できる。
【０２８５】実施の形態１６ 図７５は、本発明の請求項８および１７に対応する実施
の形態１６における半導体装置の構成を概略的に示す断
面図である。図７５を参照して、上述の比率Ｒｎの式よ
り、比率Ｒｎを大きくするには溝１１３が浅く（溝１１
３の深さＤｔが小さく）とも、溝１１３の幅Ｗｔを大き
くすることも効果的である。
【０２８６】より具体的には、Ｐｔ＝９μｍ、Ｄｔ＝５
μｍ、Ｗｔ＝６μｍ、Ｄｅ＝１μｍ、Ｗｅ＝０．８μｍ
とすれば、 Ｒｎ＝［６＋（０．８＋５＋１）×２］／［９＋（０．
８＋５＋１）×２］＝１９．６／２２．６＝０．８７ となり大きな比率Ｒｎが実現できる。
【０２８７】実施の形態１７ 本実施の形態の半導体装置の構成は、図６４に示す実施
の形態１２の構成とほぼ同様である。この構造は、前述
の実施の形態１５などと比べて構成が複雑で、最適化す
べき変数が増加し製造工程が複雑化するという不利な面
もあるが、より大きな比率Ｒｎが得られやすく、低オン
電圧化に有効であるという利点がある。
【０２８８】本実施の形態によるゲート電極層１１７に
よるオン、オフ状態の制御方法については、上述した実
施の形態１２とほぼ同様であるためその説明は省略す
る。
【０２８９】特に主電流導通状態においてゲート電極層
１１７に正の電圧を印加した場合には、図６９に示すよ
うにｎ+ 蓄積領域１２５ｂが生ずる。
【０２９０】ここで、Ｒ−Ｒ′線とＳ−Ｓ′線との間の
構造を単位セルとした場合、面積ｎは、 ｎ＝２Ｄｔ−Ｄｅ＋Ｗｅ＋Ｗｎ＋Ｗｔ となる。
【０２９１】この式からも明らかなように、本実施の形
態の半導体装置では、図６９に示すように溝１１３ｂと
１１３ｃとに挟まれる表面領域にもｎ+ 蓄積領域１２５
ｂが生じる。このため、単位セルにおける有効カソード
面積は、実施の形態１５よりも大きくなる。このため、
カソード側の電子の注入効率はより一層向上し、順方向
電圧降下Ｖｆもより一層低減できる。また、これにより
比率Ｒｎが０．４以上となり１に近づく。
【０２９２】次に、本実施の形態の半導体装置の製造方
法について説明する。図７６〜図８５は、本発明の請求
項１８および２０に対応する実施の形態１７における半
導体装置の製造方法を工程順に示す概略断面図である。
特に本実施の形態の製造方法として、４５００Ｖ級の耐
圧を有する素子を製造する場合を例にとって説明する。
【０２９３】まず図７６を参照して、ＦＺ法により２０
０〜４００Ωｃｍ程度の高抵抗率のｎ- シリコン基板１
０５が形成される。このｎ- シリコン基板１０５の第２
主面となるアノード側に、第１導電型であるｎ型高不純
物濃度で１０〜３０μｍ程度の厚みのｎ+ バッファ領域
１０３と、第２導電型であるｐ型高不純物濃度で３〜１
０μｍ程度の厚みのｐ+ コレクタ領域（ｐ+ アノード領
域）１０１が形成される。
【０２９４】ｎ+ バッファ領域１０３の製造方法の１つ
は、拡散係数の大きいリンのイオン注入後に、１２００
〜１２５０℃の高温で２０〜３０時間ドライブ・インを
行ない、最終工程後においてｎ+ バッファ領域１０３の
ピーク濃度が１×１０16〜５×１０17ｃｍ-3程度、深さ
が２０〜３０μｍ程度になるように形成することであ
る。また、リンのイオン注入の代わりにＰＨ3 ガスやＰ
ＯＣｌ3 をバブリングすることによって得られるガスに
よる気相デポジション法が用いられてもよい。
【０２９５】ｎ+ バッファ領域１０３の他の製造方法
は、エピタキシャル成長を用いて、イオン注入法により
形成する場合と同程度のｎ型不純物濃度を有するシリコ
ン結晶層を形成することである。
【０２９６】ｐ+ コレクタ領域１０１の製造方法には、
ｎ+ バッファ領域１０３の製造方法と同様のイオン注入
または気相デポジション後にドライブ・インを行なう方
法と、エピタキシャル成長によりｐ型シリコン結晶層を
形成する方法とがある。ただし、この場合はｐ型不純物
として、ホウ素またはガリウムが用いられる。したがっ
て、気相デポジション法のソースガスは、Ｂ2 Ｈ6 ガス
や固体ソースであるＢＮ（Boron Nitride ）の酸化によ
り生じたボロンガラス（Ｂ2 Ｏ3 など）の昇華したガス
である。ｐ+ コレクタ領域１０１は、最終工程後におい
て、深さが３〜１０μｍ、ピーク濃度がｎ+ バッファ領
域１０３のピーク濃度より高くなるように形成される。
【０２９７】図７７を参照して、後工程で形成される溝
（図中点線）に挟まれる領域に、レジストパターン１５
１をマスクとして選択的にホウ素のイオン注入が行なわ
れる。これにより、第２導電型のｐ型ベース領域１０７
ａがｎ- シリコン基板１０５の第１主面に形成される。
溝を３〜５μｍ程度の短い繰返し間隔（ピッチ）で縞状
に形成する場合には、ｐ型ベース領域１０７ａの拡散の
ための長い熱処理（たとえば１１００℃〜１１５０℃の
比較的高温で長時間３０分〜７時間程度）をかけること
で、ＩＧＢＴ構造を形成しない領域にまでｐ型ベース領
域１０７ａが侵入するのを防ぐ必要がある。このため、
溝の繰返し間隔（Tr-pitch）より小さい寸法のｐベース
注入幅ｗｐ（ｉｍｐ）でホウ素イオンを注入する必要が
ある。
【０２９８】図７８を参照して、通常の写真製版技術に
より第１主面上にレジストパターン１５２が形成され
る。このレジストパターン１５２をマスクとして、リ
ン、砒素もしくはアンチモンなどのｎ型不純物がイオン
注入されることにより、第１導電型のｎ+ エミッタ領域
１０９ａが形成される。この後、レジストパターン１５
２が除去される。
【０２９９】図７９を参照して、通常の写真製版技術に
より第１主面上にレジストパターン１５３が形成され
る。このレジストパターン１５３をマスクとしてＲＩＥ
法やその他のシリコン異方性エッチングにより、所定の
繰返し間隔で縞状に溝１１３ａ〜１１３ｄが形成され
る。この後、上述したようなｐ型ベース領域１０７拡散
のために、１１００℃〜１１５０℃の比較的高温で長時
間３０〜７時間程度の長い熱処理が施される。この熱処
理により、ｐ型ベース領域１０７ａとｎ+ エミッタ領域
１０９ａとが拡散される。この後、レジストパターン１
５３が除去される。
【０３００】上記熱処理の温度および時間などの条件
は、製造された素子に要求される主耐圧に合せてｐ型ベ
ース領域１０７が十分深く形成できるように決定され
る。具体的には、４５００Ｖ級の耐圧を有する素子で
は、ｎ+ エミッタ領域１０９の下部に２μｍ程度以上の
ｐ型ベース領域１０７が必要である。このため、基板表
面からのｐ型ベース領域１０７の拡散深さは、ｎ+ エミ
ッタ領域１０９の拡散深さに２μｍ程度以上を加えた深
さである。それゆえ、上述のような高温で長時間の熱処
理が必要となる。
【０３０１】またこのような高温で長時間の熱処理を避
けるために、図７７に示すイオン注入の工程で、高エネ
ルギイオン注入を用いて選択的に深くイオンを注入する
方法もある。この場合マスクとして用いられるレジスト
パターン１５１は、通常の粘度（数十ｃｐ（センチポア
ズ；粘度の単位））より高粘度の３００〜５００ｃｐ程
度のものが用いられる。またこのレジストパターン１５
１は、数μｍの厚みに形成されるため、３〜５ＭｅＶ程
度の高エネルギで注入されるイオンを遮蔽することがで
きる。また、この程度の高エネルギでイオンを注入した
ときのシリコン中でのホウ素イオンの飛程は、２〜４μ
ｍ程度である。このため、ほとんど熱処理を加えること
なく、所望のｐ型ベース領域１０７ａの拡散深さを得る
ことができる。
【０３０２】このｐ型ベース領域１０７の拡散のための
熱処理が過剰に施されたり、選択注入（拡散）のための
レジストのホールパターンが大きすぎたりすると、図８
６および図８７に示すように、本来、ＩＧＢＴ構造を形
成しない領域にまでｐ型ベース領域１０７がはみ出して
しまう。この場合、比率Ｒｎを大きくすることで素子特
性を改善しようとした目的が果たせなくなってしまう。
【０３０３】一方、ｐ型ベース領域１０７の拡散のため
の熱処理が小さすぎたり、選択注入（拡散）のためのレ
ジストのホールパターンが小さすぎたりすると、図８８
および図８９に示すように、ＩＧＢＴ構造部分でｎ+ エ
ミッタ領域１０９がｐ型ベース領域１０７に覆われない
部分が生じ、主耐圧を保持することができなくなってし
まう。
【０３０４】図８０に示すように、犠牲酸化（Sacrifac
ial Oxidation ）により溝１１３ａ〜１１３ｄの内壁に
酸化膜１１５が形成される。この後、図８１に示すよう
にウェットエッチングが行なわれて、酸化膜１１５が除
去される。
【０３０５】図８２を参照して、熱酸化により、溝１１
３ａ〜１１３ｄの内壁および第１主面上にシリコン酸化
膜１１５が形成される。このシリコン酸化膜１１５は、
素子に要求されるゲート耐圧、ゲート入力容量およびゲ
ートしきい値電圧に合せて形成される。
【０３０６】この溝１１３ａ〜１１３ｄを埋め込むよう
に第１主面上にリンドープト多結晶シリコンよりなる導
電性膜１１７ｃが形成される。この導電性膜１１７ｃ
は、溝１１３ａ〜１１３ｄの開口幅と同じかもしくはそ
れ以上の膜厚で、減圧ＣＶＤ等の装置により形成され
る。この後、導電性膜１１７ｃは、後工程で加工しやす
い程度の比較的薄い膜厚にまで全面エッチング（通常エ
ッチバックと呼ぶ）される。
【０３０７】さらにこの後、導電性膜１１７ｃは、制御
電極（ゲート）の表面配線によるひきまとめ部分を残す
ように、通常の写真製版技術およびドライエッチング技
術により選択的に除去される。
【０３０８】図８３を参照して、この選択的除去によ
り、溝１１３ａ〜１１３ｄを埋め込み、かつＩＧＢＴ構
造が形成されない領域上に絶縁膜１２９を介在して延在
する部分１１７ａを有する制御電極層（ゲート電極層）
１１７が形成される。
【０３０９】図８４を参照して、通常の写真製版技術
と、ホウ素等のｐ型不純物のイオン注入技術とを組合せ
ることにより、第２導電型のｐ+ コンタクト領域１１１
が、ｎ + エミッタ領域１０９と隣り合うように第１主面
に形成される。
【０３１０】図８５を参照して、ＢＰＳＧ等のＣＶＤシ
リコン酸化膜やシリコン窒化膜が層間絶縁膜１１９ａと
してゲート電極層１１７を覆うように形成される。この
層間絶縁膜１１９ａに、コンタクトホールもくしはライ
ン状のコンタクト部分が形成される。この後、第１主面
上にアルミニウムなどの金属配線がスパッタ法により形
成され、図６４に示す半導体装置が完成する。
【０３１１】なお、ｎ+ エミッタ領域１０９は、図７８
および図７９に示すプロセスで形成されなくとも、図８
３に示す制御電極層１１７が形成された後に形成されて
もよい。また図８３に示すゲート電極層１１７が形成さ
れた後にｎ+ エミッタ領域１０９が形成される場合に
は、このｎ+ エミッタ領域１０９は、図８４に示すｐ+
コンタクト領域１１１が形成された後に形成されてもよ
い。
【０３１２】また図７９の工程で溝１１３ａ〜１１３ｄ
が形成された後、例えば特願平６−０１２５５９号及び
特願平７−００１３４７号に示すように等方性乾式食刻
（Chemical Dry Etching）が行なわれてもよい。
【０３１３】具体的には図７９の工程で溝１１３ａ〜１
１３ｄが形成された後、図９０に示すように等方性エッ
チングが行なわれ、溝１１３ａ〜１１３ｄの開口部の角
が落とされ、各溝のボトムが丸められる。その後、エッ
チング時に形成されるデポ膜がウエットエッチングで除
去される。この後に、図８０と図８１とに示すように犠
牲酸化により溝１１３ａ〜１１３ｄの内壁に酸化膜１１
５が形成され、ウエットエッチングでその酸化膜１１５
が除去される。
【０３１４】これにより溝１１３ａ〜１１３ｄの内部と
開口部分の形状が整えられると同時に、異方性食刻によ
り生じた汚染層や損傷層（damage layer）が除去され
る。
【０３１５】なお、この図８０に示す犠牲酸化と低損傷
の等方性乾式食刻は少なくとも一方が行なわれればよ
い。
【０３１６】本実施の形態の半導体装置は、実施の形態
１５と比較して製造工程は複雑である。しかし、溝１１
３ａ〜１１３ｄを極端に深くしたり幅広くしたりする必
要がない。このため、溝形成のエッチング工程そのもの
や、ドープトポリシリコン膜のＣＶＤ法によるトレンチ
埋め込みの工程自体の処理時間が短くてすみ、製造装置
の負担が軽減できる。したがって、総合的な費用対性能
が実施の形態１５と同程度になる。
【０３１７】実施の形態１８ 図９１は、本発明の実施の形態１８における半導体装置
の構成を概略的に示す断面図である。図９１を参照し
て、本実施の形態の構成は、図６４に示す実施の形態１
２および１７の構成と比較して、ゲート電極層１１７の
構成において異なる。つまり、ゲート電極層１１７は、
ＩＧＢＴ構造が形成されない領域（以下、ＩＧＢＴ非形
成領域と称する）上には延在していない。つまり、ＩＧ
ＢＴ非形成領域上には、絶縁層（絶縁層１２９および層
間絶縁膜１１９）のみを介在してカソード電極１２１が
形成されている。
【０３１８】これ以外の構成については、実施の形態１
２および１７と同様であるため、同一の部材については
同一の符号を付し、その説明を省略する。
【０３１９】次に、本実施の形態の半導体装置の製造方
法について説明する。図９２は、本発明の請求項１８お
よび２１に対応する実施の形態１８における半導体装置
の製造方法を示す工程図である。本実施の形態の製造方
法は、まず図７６〜図８２に示す実施の形態１７と同様
の工程を経る。この後、図９２を参照して、通常の写真
製版技術およびドライエッチング技術を用いてゲート電
極層が、ＩＧＢＴ非形成領域上に延在しないように、か
つ第１主面上に突出するようにパターニングされる。
【０３２０】この後、実施の形態１７と同様の工程を経
ることにより、図９１に示す半導体装置が完成する。
【０３２１】このように、ＩＧＢＴ非形成領域上にゲー
ト電極層１１７を延在させないようにする場合、その製
造工程の簡便さは、実施の形態１７においてゲート電極
層をＩＧＢＴ形成領域上に延在させた場合とほとんど変
わらない。
【０３２２】本実施の形態の半導体装置では、実施の形
態１７と比較して、ＩＧＢＴ非形成領域上にゲート電極
層が延在していない。このため、オン状態では、ＩＧＢ
Ｔ非形成領域の第１主面に拡張したｎ+ エミッタ領域
（蓄積領域）が形成されず、オン状態における比率Ｒｎ
値が小さくなる。しかし、ＩＧＢＴ形成領域を挟む溝の
ピッチに比較してＩＧＢＴ非形成領域を挟む溝間のピッ
チを小さくすることにより、比率Ｒｎ値に占める拡張し
たｎ+ エミッタ領域（蓄積領域）の割合が小さくなるた
め、実施の形態１７とほぼ同様の比率Ｒｎを得ることが
できる。
【０３２３】また、第１主面上にゲート電極層が延在し
ている部分では、層間絶縁膜１１９の膜厚が薄くなる。
このため、ゲート電極層１１７とエミッタ電極１２１と
の間の耐圧不良が生じやすく、製造歩留りが劣化する。
この製造歩留りの観点からは、第１主面上にゲート電極
が延在する部分が少ない方が望ましい。したがって、本
実施の形態の半導体装置は、実施の形態１７の構成と比
較して工業的に有効である。
【０３２４】実施の形態１９ 図９３は、本発明の請求項１３および１７に対応する実
施の形態１９における半導体装置の構成を概略的に示す
断面図である。図９３を参照して、本実施の形態の構成
では、図６４に示す実施の形態１２および１７に示す構
成と比較して、２つのＩＧＢＴ形成領域に挟まれる領域
に複数個のＩＧＢＴ非形成領域が配置されている。
【０３２５】本実施の形態の構造は、図９３においてＲ
−Ｒ′線とＳ−Ｓ′線の両方について線対称な構造とな
っている。このため、単位セルを、Ｒ−Ｒ′線とＳ−
Ｓ′線との間の構造ととる考え方と、Ｒ−Ｒ′線と次の
Ｒ−Ｒ′線との間の構造ととる考え方との２種類があ
る。ここでは後者のＲ−Ｒ′線と次のＲ−Ｒ′線との間
の構造を単位セルとする。したがって、単位セル内にお
いて、２つのＩＧＢＴ形成領域に挟まれるＩＧＢＴ非形
成領域の個数は３個である。言い換えれば、２つのＩＧ
ＢＴ形成領域の間には各ＩＧＢＴ非形成領域を挟む４本
の溝１１７が配置されている。
【０３２６】２つのＩＧＢＴに挟まれるＩＧＢＴ非形成
領域の個数が多ければ多いほど比率Ｒｎ値は１に近づ
く。しかし、溝間のピッチや溝の深さにより多少状況は
異なるが、２つのＩＧＢＴ形成領域に挟まれるＩＧＢＴ
非形成領域の個数が２ないし４程度を超えると、比率Ｒ
ｎ値が飽和し始める。またオン状態で拡張したｎ+ エミ
ッタ領域（ｎ+ 蓄積領域）は、シリコン基板とゲート酸
化膜の界面の極近傍（１００Å程度の範囲）にしか形成
されない。このため、拡張したｎ+ エミッタ領域（蓄積
領域）が長くなりすぎると、この蓄積領域の抵抗も無視
できない程度に大きくなってしまう。それゆえ、２つの
ＩＧＢＴ形成領域に挟まれるＩＧＢＴ非形成領域の数は
４以下であることが好ましい。言い換えれば、２つのＩ
ＧＢＴ形成領域の間に位置する溝１１７の本数は５以下
であることが好ましい。
【０３２７】なお、本実施の形態の半導体装置は実施の
形態１７とほぼ同じ製造方法により製造できる。
【０３２８】実施の形態２０ 図９４は本発明の請求項１５および１７に対応する実施
の形態２０における半導体装置の構成を概略的に示す断
面図である。図９４を参照して、本実施の形態は、図９
３に示す実施の形態１９と比較して、ゲート電極層１１
７の構成が異なる。本実施の形態では、ゲート電極層１
１７は、ＩＧＢＴ非形成領域上には延在していない。
【０３２９】それ以外の構成については、実施の形態１
９とほぼ同様であるため、同一の部材については同一の
符号を付し、その説明を省略する。
【０３３０】なお、本実施の形態の半導体装置は実施の
形態１８とほぼ同じ製造方法により製造できる。
【０３３１】本実施の形態の半導体装置では、ゲート電
極層１１７が、ＩＧＢＴ非形成領域上に延在していない
ため、オン状態における比率Ｒｎ値が小さくなる。しか
し、ＩＧＢＴ形成領域を挟む溝のピッチに比べて、ＩＧ
ＢＴ非形成領域を挟む溝のピッチを小さくすることによ
り、比率Ｒｎ値に示す拡張したｎ+ エミッタ領域（ｎ +
蓄積領域）の割合が小さくなり、実施の形態１９とほぼ
同様の比率Ｒｎを得ることができる。
【０３３２】一方、ゲート電極層１１７が第１主面上に
延在している部分では、ゲート電極層上の層間絶縁膜１
１９の膜厚が薄くなる。このため、ゲート電極層１１７
が第１主面上に延在する部分が多いほど、ゲート電極層
１１７とエミッタ領域１２１との間の耐圧不良が生じや
すくなり、製造歩留りが劣化する。このため、製造歩留
りの観点からは、ゲート電極層１１７がＩＧＢＴ非形成
領域上に延在せず、第１主面上に延在する部分が少ない
ほど望ましいため、本実施の形態は、実施の形態１９と
比較して工業的に有効である。
【０３３３】実施の形態２１ 図９５は、本発明の請求項１４および１７に対応する実
施の形態２１における半導体装置の構成を概略的に示す
断面図である。図９５を参照して、本実施の形態の構成
は、図９３に示す実施の形態１９と比較して、ｐ+ ダイ
バータ構造１４１が第１主面に設けられている点におい
て異なる。このｐ+ ダイバータ領域１４１とＩＧＢＴ形
成領域との間には、ＩＧＢＴ非形成領域が複数個配置さ
れている。
【０３３４】本実施の形態の構成は、図９５のＲ−Ｒ′
線とＵ−Ｕ′線との両方について線対称な構造となって
いる。このため、単位セルをＲ−Ｒ′線とＵ−Ｕ′線と
の間の構造ととる考え方と、Ｒ−Ｒ′線と次のＲ−Ｒ′
線との間の構造ととる考え方の２種類がある。ここで
は、後者のＲ−Ｒ′線と次のＲ−Ｒ′線との間の構造を
単位セルとする。したがって、ｐ+ ダイバータ領域１４
１とＩＧＢＴ形成領域とに挟まれる領域には、たとえば
３つのＩＧＢＴ非形成領域が配置されている。言い換え
れば、ｐ+ ダイバータ領域１４１とＩＧＢＴ形成領域と
の間には４本の溝１１７が配置されている。
【０３３５】また、実施の形態１９と同様、ｐ+ ダイバ
ータ領域１１とＩＧＢＴ形成領域とに挟まれるＩＧＢＴ
非形成領域の数を大きくすればするほど、比率Ｒｎ値は
１に近づく。しかし、溝のピッチや溝の深さによって多
少状況は異なるが、ｐ+ ダイバータ領域１４１とＩＧＢ
Ｔ形成領域とに挟まれるＩＧＢＴ非形成領域の個数が２
ないし４程度を超えると比率Ｒｎ値が飽和し始める。
【０３３６】また、オン状態で拡張したｎ+ エミッタ領
域（ｎ+ 蓄積領域）は、このｎ- 領域であるシリコン基
板１０５とゲート酸化膜１１５との界面の極近傍（１０
０Å程度の範囲）にしか形成されない。このため、拡張
したｎ+ エミッタ領域（ｎ+蓄積領域）が長くなりすぎ
ると、この蓄積領域の抵抗も無視できない程度に大きく
なってしまう。それゆえ、ｐ+ ダイバータ領域１４１と
ＩＧＢＴ形成領域に挟まれるＩＧＢＴ非形成領域の実用
的な個数は４以下である。言い換えれば、ｐ+ダイバー
タ領域１４１とＩＧＢＴ形成領域との間に挟まれる溝１
１７の本数は５以下である。
【０３３７】本実施の形態の半導体装置では、ＩＧＢＴ
形成領域間に挟まれる溝の本数が多く、ＩＧＢＴ非形成
領域の個数が多い場合に、ターンオフ機能を補助するた
めにｐ+ ダイバータ領域１４１が設けられている。この
ｐ+ ダイバータ領域１４１は、ターンオフ時の主電流の
一部をＩＧＢＴ構造部分より転流する働きを有してい
る。以下、このことについてさらに詳しく説明する。
【０３３８】通常、ＩＧＢＴのターンオフは、前述のよ
うに、ゲート負バイアス状態でｎチャネルが消失した
後、最終的にはｐ+ コンタクト領域１１１から正孔電流
がｐｎｐトランジスタのコレクタ電流として抜け出す。
このとき、ＭＡＥ構造により、ｎ+ エミッタ領域が大き
く拡張されている場合には、カソード側でのＩＧＢＴ構
造に含まれるｐ+ コンタクト領域１１１の単位セルに占
める割合が小さくなる。このため、ターンオフ時にｐ+
コレクタ領域１１１に正孔が集中してしまう。よって、
ｐ+ コレクタ領域１１１から正孔が抜けきらず、ターン
オフ時間が長くなってしまう。
【０３３９】ｐ+ ダイバータ領域１４１は、単位セルに
占めるｐ型領域の割合を増加させる目的で設けられてい
る。つまり、ｐ+ ダイバータ領域１４１を設けたことに
より、ターンオフ時にｐ+ コレクタ領域１１１のみなら
ずｐ+ ダイバータ領域１４１からも、正孔電流がｐｎｐ
トランジスタのコレクタ電流として抜け出す。これによ
り、ｐ+ コレクタ領域１１１に正孔が集中してターンオ
フ時間が長くなるという問題が解消される。
【０３４０】また、このｐ+ ダイバータ領域１４１は、
オフ時の電流の偏りを低減する働きもある。このため、
ｐ+ ダイバータ領域１４１は、ＩＧＢＴ形成領域から比
較的遠く離れた部分に形成することがより有効である。
【０３４１】実施の形態２２ 図９６は、本発明の請求項１６および１７に対応する実
施の形態２２における半導体装置の構成を概略的に示す
断面図である。図９６を参照して、本実施の形態の構成
は、図９５に示す実施の形態２１の構成と比較して、ゲ
ート電極層１１７がＩＧＢＴ非形成領域上に延在してい
ない点において異なる。
【０３４２】なお、これ以外の構成については実施の形
態２１の構成とほぼ同様であるため、同一の部材につい
ては同一の符号を付し、その説明を省略する。
【０３４３】本実施の形態の半導体装置では、実施の形
態２１と比較して、ＩＧＢＴ非形成領域上にゲート電極
層１１７が延在していないため、オン状態で拡張したｎ
+ エミッタ領域（ｎ+ 蓄積領域）がなく、オン状態にお
ける比率Ｒｎ値が小さくなる。しかし、ＩＧＢＴ形成領
域を挟む溝のピッチに比べ、ＩＧＢＴ非形成領域を挟む
溝のピッチを小さくすることにより、比率Ｒｎ値に占め
る拡張したｎ+ エミッタ領域（ｎ+ 蓄積領域）の割合が
小さくなり、実施の形態２１とほぼ同等の比率Ｒｎを得
ることができる。
【０３４４】一方、第１主面上にゲート電極層１１７が
延在している部分では、層間絶縁膜１１９の膜厚が薄く
なる。このため、ＩＧＢＴ非形成領域上にゲート電極層
１１７が延在しており、第１主面上に延在するゲート電
極層１１７の割合が多いと、ゲート電極層１１７とエミ
ッタ電極１２１との耐圧不良が生じやすく、製造歩留り
が劣化する。そのため、製造歩留りの観点からは、第１
主面上を覆うゲート電極層１１７の部分ができるだけ少
ないことが望ましいため、本実施の形態の構成は、実施
の形態２１の構成と比較して工業的に有効である。
【０３４５】上述した実施の形態１１〜２２では、図２
２と図２３を用いて説明したように、ｎ+ エミッタ領域
１０９の割合を増加させれば、比率Ｒｎが増加するた
め、主電流導通状態での順方向電圧降下Ｖｆが低減でき
る。一方、ｐ+ コンタクト領域１１１の割合を増加させ
れば、ターンオフ時のテール電流が低減できるため、タ
ーンオフ損失Ｅoff を低減することができる。
【０３４６】上記実施の形態１１〜２２では、ｎ+ エミ
ッタ領域１０９の幅とｐ+ コンタクト領域１１１との幅
を略同一で形成しているが、順方向電圧降下Ｖｆとター
ンオフ損失Ｅoff への要求に応じて、ｎ+ エミッタ領域
１０９とｐ+ コンタクト領域１１１とのそれぞれの幅を
変えることもできる。
【０３４７】また実施の形態１１〜２２のｎ+ エミッタ
領域１０９とｐ+ コンタクト領域１１１とは、直線状に
交互に配置されているが、図５５〜図５７を用いて説明
したように同心円上に配置されていてもよい。ｐ+ コン
タクト領域１１１を同心円上に適切に配置すれば、均一
性良く少数キャリアを引抜くことが可能となり、より高
速で安定なターンオフが可能となる。
【０３４８】なお、上記すべての実施の形態において
は、ｐ型およびｎ型の各導電型は、各々逆の導電型であ
ってもよい。
【０３４９】また、上記すべての実施の形態において
は、ｎ型バッファ領域３、１０３が形成された例につい
て示してあるが、素子の定格や所有の性能によりｎ型バ
ッファ領域３、１０３を形成しなくてもよい。またこの
ｎ型バッファ領域３、１０３の厚みおよび不純物濃度を
変えることにより、各素子の必要な主耐圧、オン電圧、
スイッチング特性等を得ることができる。
【０３５０】また各実施の形態では、ｐ+ コレクタ領域
１、１０１の表面全面がアノード電極１９、１２３に接
している例について示したが、半導体基板５もしくはｎ
- 領域１０５の一部をこのアノード電極１９、１２３の
一部にショートする目的でｎ型の高濃度領域が電気的に
接続されていてもよい。またこのｎ型の領域がアノード
電極１９、１２３に接続されることにより、各ダイオー
ドの電気特性を変えることが可能となる。
【０３５１】また、実施の形態１〜１０では溝９底部の
断面形状は平坦となっているが、実施の形態１１〜１４
に示すように溝９の底部の断面形状は丸みを帯びていて
もよい。逆に、実施の形態１１〜２２に示す溝１１３な
どの底部の断面形状は、実施の形態１〜１０に示すよう
に平坦であってもよい。
【０３５２】実施の形態１〜１０でも、実施の形態１１
〜１４と同様、溝９の深さを５μｍ以上１５μｍ以下と
することにより、より順方向電圧降下Ｖｆに優れた半導
体装置を得ることができる。
【０３５３】また各実施の形態において、溝９、１１３
の深さが１０μｍ以上であれば、より一層順方向電圧降
下Ｖｆを低減できるため好ましい。
【０３５４】なお、前述のすべての実施の形態に共通し
ているが、各ゲート電極層１３、１１７は、図示してい
ない領域で電気的に接続されている。
【０３５５】また各実施の形態においてゲート電極層１
３、１１７は、半導体基板の第１主面（カソード面）か
ら上方へ突出するように形成されている。このため、ゲ
ート電極層形成のためのエッチングの制御性が容易であ
るとともに素子の安定した動作を得ることができる。以
下、このことについて詳細に説明する。
【０３５６】図１０１〜図１０３に示した素子の構造で
は、ゲート電極層５０７が溝５０５内に埋め込まれてい
る。この場合、ゲート電極層５０７は、一旦、溝５０５
を埋め込むように半導体基板の第１主面全面に導電層が
形成された後、この導電層に全面エッチバックを施すこ
とにより得られる。しかし、このエッチング量が多すぎ
ると、ゲート電極層５０７が、ｎ型ターンオフチャネル
層５０８の一部もしくは全部と対向しないようになる。
このような場合には、ゲート電極層５０７に電圧を印加
しても、ｎ型ターンオフチャネル層５０８にチャネルは
生成されず、素子が動作しなくなる。
【０３５７】一方、本発明の各実施の形態では、ゲート
電極層１３、１１７は単に半導体基板の第１主面上方に
突出するよう形成されればよいため、エッチング制御は
容易である。また、この場合、必ずゲート電極層１３、
１１７は溝内を完全に埋め込んでいるため、チャネルが
生成されないことにより動作が不安定になることはな
い。
【０３５８】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０３５９】
【発明の効果】本発明の１の局面に従う半導体装置で
は、制御電極層は絶縁膜を介在して第１不純物領域およ
び半導体基板の低不純物濃度領域と対向して配置された
電圧制御型の素子であるので、従来の電流制御型の素子
に比べてゲート制御回路の簡略化を図ることができる。
【０３６０】また本発明に係るダイオード構造を含む素
子はバイポーラデバイスであるため低い定常損失を得る
ことができる。
【０３６１】またゲート電極層は、正バイアス印加によ
りｎ+ 蓄積層を形成し、有効カソード面積を増大させら
れるので、ダイオードの順方向電圧降下Ｖｆを低減する
ことができる。
【０３６２】また溝間に挟まれる半導体基板の第１主面
には第１不純物領域のみが形成されているため、良好な
オン特性が得られる。
【０３６３】上記局面における好ましくは、半導体装置
の第１主面に第１不純物領域とは異なる導電型の第３不
純物領域が、第１不純物領域の隣に溝を挟んで設けられ
ている。このため、ターンオフ速度を向上させ、ターン
オフ損失を低減し、スイッチング耐量、短絡耐量を向上
することができる。
【０３６４】またこの第１不純物領域と第３不純物領域
との存在割合を調整することにより、所望のターンオフ
速度および順方向電圧降下Ｖｆを選択することができ
る。
【０３６５】本発明の他の局面に従う半導体装置では、
上記１の局面で述べた如く、ゲート制御方式が電圧制御
型である。このため、ゲート制御回路の簡略化を図るこ
とができる。
【０３６６】またこの素子はバイポーラデバイスである
ため、低い定常損失を得ることができる。
【０３６７】また、上記１の局面で述べた如く制御電極
層は、正バイアス印加により、ｐ型領域にｎ+ の反転層
を、ｎ- 領域にはｎ+ 蓄積層を形成し、有効カソード面
積を増大させられるので、ダイオードの順方向電圧降下
Ｖｆが低減できる。
【０３６８】また半導体基板の第１主面に、第１不純物
領域とは異なる導電型の第４不純物領域が、第１不純物
領域の隣に溝を挟んで設けられている。このため、ター
ンオフ速度を向上させ、ターンオフ損失を低減すること
ができる。
【０３６９】またこの第１不純物領域と第４不純物領域
との存在割合を調整することにより、所望のターンオフ
速度および順方向電圧降下Ｖｆを選択することができ
る。
【０３７０】本発明のさらに他の局面に従う半導体装置
では、ゲート制御方式が電圧制御型である。このため、
ゲート制御回路の簡略化を図ることができる。
【０３７１】またこの素子はバイポーラデバイスである
ため、低い定常損失を得ることができる。
【０３７２】また、上記局面の効果と同様、ゲート電位
による有効カソード面積を増大させ、ダイオードの順方
向電圧降下Ｖｆを低減することができる。
【０３７３】また第３不純物領域も第１不純物領域とと
もに有効カソード領域とみなされる。このため、主電流
導通状態におけるカソード面積がより一層増大され、ダ
イオードの順方向電圧降下Ｖｆをより一層低減すること
ができる。
【０３７４】上記局面において好ましくはダイオードま
たはサイリスタの形成領域を包囲するように分離不純物
領域が設けられているため、他の領域からダイオードや
サイリスタを電気的に分離する能力を向上させ、また素
子耐圧や安定性を高められる。
【０３７５】上記局面において好ましくは溝の第１主面
からの深さが５μｍ以上１５μｍ以下であるため、より
一層順方向電圧降下Ｖｆを低減できるとともに、現状の
装置でも容易に溝を形成することができる。
【０３７６】本発明のさらに他の局面に従う半導体装置
では、比率Ｒｎが０．４以上１．０以下と高いため、従
来例よりもカソード側の電子の注入効率が向上し、順方
向電圧降下Ｖｆが低減できる。
【０３７７】上記局面において好ましくは溝の深さが５
μｍ以上１５μｍ以下であるため、より一層順方向電圧
降下Ｖｆが低減できるとともに、現状の装置でも溝を容
易に形成することができる。
【０３７８】上記局面において好ましくは導電層は制御
電極層と電気的に接続されており、この制御電極層は、
第２および第３の溝間の半導体基板表面の領域に対向し
ているため、有効カソード面積をより増加させることが
可能となり、ダイオードの順方向電圧降下Ｖｆをより一
層低減することが可能となる。
【０３７９】上記局面において好ましくは、第２および
第３の溝に挟まれる半導体基板表面の領域に低濃度の第
２イオン不純物領域が形成されているため、動作時にサ
イリスタ動作が生じ、その結果定格電流通電時にＯＮ電
圧が低電圧化する利点がある。
【０３８０】上記局面において好ましくは、第１不純物
領域の下部に形成される第４不純物領域が第１不純物領
域よりも低濃度であるため、主電流遮断時に制御電極層
に負の電圧が印加されると、溝の側壁に沿ってｐ+ 反転
層が形成され、ホールの引抜きがスムーズにでき、スイ
ッチング特性、スイッチング耐量および短絡耐量が改善
できる。
【０３８１】本発明のさらに他の局面に従う半導体装置
では、比率Ｒｎを各部の寸法で近似することができ、そ
の近似された比率Ｒｎが０．４以上と高くなるため、従
来例よりもカソード側の電子の注入効率が向上し、順方
向電圧降下Ｖｆが低減できる。
【０３８２】本発明の半導体装置の製造方法では、第２
および第３の溝に挟まれる半導体基板には半導体基板の
低濃度領域のみが位置し、第１不純物領域は形成されな
い。このため、比率Ｒｎを大きくすることで素子特性を
改善しようとした目的を果たすことができるとともに、
主耐圧を保持することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体装置の
構成を概略的に示す平面図である。
【図２】 図１にカソード電極を設けた様子を示す概略
平面図である。
【図３】 図２のＡ−Ａ′線に沿う概略断面図である。
【図４】 本発明の実施の形態１における半導体装置の
製造方法の第１工程を示す概略断面図である。
【図５】 本発明の実施の形態１における半導体装置の
製造方法の第２工程を示す概略断面図である。
【図６】 本発明の実施の形態１における半導体装置の
製造方法の第３工程を示す概略断面図である。
【図７】 本発明の実施の形態１における半導体装置の
製造方法の第４工程を示す概略断面図である。
【図８】 本発明の実施の形態１における半導体装置の
製造方法の第５工程を示す概略断面図である。
【図９】 本発明の実施の形態１における半導体装置の
製造方法の第６工程を示す概略断面図である。
【図１０】 本発明の実施の形態１における半導体装置
の主電流導通状態を示す概略断面図である。
【図１１】 本発明の実施の形態２における半導体装置
の構成を概略的に示す平面図である。
【図１２】 図１１にカソード電極を設けた様子を示す
概略平面図である。
【図１３】 図１２のＢ−Ｂ′線に沿う概略断面図であ
る。
【図１４】 本発明の実施の形態２における半導体装置
の製造方法の第１工程を示す概略断面図である。
【図１５】 本発明の実施の形態２における半導体装置
の製造方法の第２工程を示す概略断面図である。
【図１６】 本発明の実施の形態２における半導体装置
の製造方法の第３工程を示す概略断面図である。
【図１７】 本発明の実施の形態３における半導体装置
の構成を概略的に示す平面図である。
【図１８】 図１７にカソード電極を設けた様子を示す
概略平面図である。
【図１９】 図１８のＣ−Ｃ′線に沿う概略断面図であ
る。
【図２０】 本発明の実施の形態３における半導体装置
の製造方法の第１工程を示す概略断面図である。
【図２１】 本発明の実施の形態３における半導体装置
の製造方法の第２工程を示す概略断面図である。
【図２２】 順方向電圧降下Ｖｆと比率Ｒｎとの関係を
示すグラフである。
【図２３】 デバイス内を流れる電流Ｉと時間との関係
を示すグラフである。
【図２４】 本発明の実施の形態４における半導体装置
の構成を概略的に示す平面図である。
【図２５】 図２４にカソード電極を設けた様子を示す
概略平面図である。
【図２６】 図２５のＤ−Ｄ′線に沿う概略断面図であ
る。
【図２７】 本発明の実施の形態５における半導体装置
の構成を概略的に示す平面図である。
【図２８】 図２７にカソード電極を設けた様子を示す
概略平面図である。
【図２９】 図２８のＥ−Ｅ′線に沿う概略断面図であ
る。
【図３０】 本発明の実施の形態５における半導体装置
の製造方法の第１工程を示す概略断面図である。
【図３１】 本発明の実施の形態５における半導体装置
の製造方法の第２工程を示す概略断面図である。
【図３２】 本発明の実施の形態６における半導体装置
の構成を概略的に示す平面図である。
【図３３】 図３２にカソード電極を設けた様子を示す
概略平面図である。
【図３４】 図３３のＦ−Ｆ′線に沿う概略断面図であ
る。
【図３５】 本発明の実施の形態７における半導体装置
の構成を概略的に示す平面図である。
【図３６】 図３５にカソード電極を設けた様子を示す
概略平面図である。
【図３７】 図３６のＧ−Ｇ′線に沿う概略断面図であ
る。
【図３８】 本発明の実施の形態７における半導体装置
の製造方法の第１工程を示す概略断面図である。
【図３９】 本発明の実施の形態７における半導体装置
の製造方法の第２工程を示す概略断面図である。
【図４０】 本発明の実施の形態８における半導体装置
の構成を概略的に示す平面図である。
【図４１】 図４０にカソード電極を設けた様子を示す
概略平面図である。
【図４２】 図４１のＨ−Ｈ′線に沿う概略断面図であ
る。
【図４３】 本発明の実施の形態９における半導体装置
の構成を概略的に示す平面図である。
【図４４】 図４３にカソード電極を設けた様子を示す
概略平面図である。
【図４５】 図４４のＩ−Ｉ′線に沿う概略断面図であ
る。
【図４６】 本発明の実施の形態９における半導体装置
の製造方法の第１工程を示す概略断面図である。
【図４７】 本発明の実施の形態９における半導体装置
の製造方法の第２工程を示す概略断面図である。
【図４８】 本発明の実施の形態９における半導体装置
の製造方法の第３工程を示す概略断面図である。
【図４９】 本発明の実施の形態９における半導体装置
の製造方法の第４工程を示す概略断面図である。
【図５０】 本発明の実施の形態９における半導体装置
の主電流導通状態の様子を示す概略断面図である。
【図５１】 本発明の実施の形態１０における半導体装
置の構成を概略的に示す平面図である。
【図５２】 図５１にカソード電極を設けた様子を示す
概略平面図である。
【図５３】 図５２のＪ−Ｊ′線に沿う概略断面図であ
る。
【図５４】 本発明の実施の形態１０における半導体装
置の製造方法を示す概略断面図である。
【図５５】 溝が同心円状に配置された様子を示す概略
平面図である。
【図５６】 溝が同心円状に配置された様子を示す概略
平面図である。
【図５７】 溝が同心円状に配置された様子を示す概略
平面図である。
【図５８】 本発明の実施の形態１１における半導体装
置の構成を概略的に示す断面図である。
【図５９】 本発明の実施の形態１１における半導体装
置の製造方法の第１工程を示す概略断面図である。
【図６０】 本発明の実施の形態１１における半導体装
置の製造方法の第２工程を示す概略断面図である。
【図６１】 本発明の実施の形態１１における半導体装
置の製造方法の第３工程を示す概略断面図である。
【図６２】 本発明の実施の形態１１における半導体装
置の製造方法の第４工程を示す概略断面図である。
【図６３】 本発明の実施の形態１１における半導体装
置の製造方法の第５工程を示す概略断面図である。
【図６４】 本発明の実施の形態１２における半導体装
置の構成を概略的に示す断面図である。
【図６５】 本発明の実施の形態１２における半導体装
置の製造方法の第１工程を示す概略断面図である。
【図６６】 本発明の実施の形態１２における半導体装
置の製造方法の第２工程を示す概略断面図である。
【図６７】 本発明の実施の形態１２における半導体装
置の製造方法の第３工程を示す概略断面図である。
【図６８】 本発明の実施の形態１２における半導体装
置の製造方法の第４工程を示す概略断面図である。
【図６９】 本発明の実施の形態１２における半導体装
置の主電流導通状態を示す概略断面図である。
【図７０】 本発明の実施の形態１３における半導体装
置の構成を概略的に示す断面図である。
【図７１】 本発明の実施の形態１３における半導体装
置の製造方法の工程図である。
【図７２】 本発明の実施の形態１３における半導体装
置の主電流導通状態の様子を示す概略断面図である。
【図７３】 本発明の実施の形態１４における半導体装
置の構成を概略的に示す断面図である。
【図７４】 本発明の実施の形態１５における半導体装
置の構成を概略的に示す部分断面図である。
【図７５】 本発明の実施の形態１６における半導体装
置の構成を概略的に示す断面図である。
【図７６】 本発明の実施の形態１７における半導体装
置の製造方法の第１工程を示す概略断面図である。
【図７７】 本発明の実施の形態１７における半導体装
置の製造方法の第２工程を示す概略断面図である。
【図７８】 本発明の実施の形態１７における半導体装
置の製造方法の第３工程を示す概略断面図である。
【図７９】 本発明の実施の形態１７における半導体装
置の製造方法の第４工程を示す概略断面図である。
【図８０】 本発明の実施の形態１７における半導体装
置の製造方法の第５工程を示す概略断面図である。
【図８１】 本発明の実施の形態１７における半導体装
置の製造方法の第６工程を示す概略断面図である。
【図８２】 本発明の実施の形態１７における半導体装
置の製造方法の第７工程を示す概略断面図である。
【図８３】 本発明の実施の形態１７における半導体装
置の製造方法の第８工程を示す概略断面図である。
【図８４】 本発明の実施の形態１７における半導体装
置の製造方法の第９工程を示す概略断面図である。
【図８５】 本発明の実施の形態１７における半導体装
置の製造方法の第１０工程を示す概略断面図である。
【図８６】 ｐ型ベース領域がはみ出した場合の第１工
程図である。
【図８７】 ｐ型ベース領域がはみ出した場合の第２工
程図である。
【図８８】 ｐ型ベース領域が小さい場合の第１工程図
である。
【図８９】 ｐ型ベース領域が小さい場合の第２工程図
である。
【図９０】 溝形成後に等方性乾式食刻を行なった様子
を示す工程図である。
【図９１】 本発明の実施の形態１８における半導体装
置の構成を概略的に示す断面図である。
【図９２】 本発明の実施の形態１８における半導体装
置の製造方法を示す工程図である。
【図９３】 本発明の実施の形態１９における半導体装
置の構成を概略的に示す断面図である。
【図９４】 本発明の実施の形態２０における半導体装
置の構成を概略的に示す断面図である。
【図９５】 本発明の実施の形態２１における半導体装
置の構成を概略的に示す断面図である。
【図９６】 本発明の実施の形態２２における半導体装
置の構成を概略的に示す断面図である。
【図９７】 第１の従来例における半導体装置の構成を
概略的に示す概略断面図である。
【図９８】 第２の従来例における半導体装置の構成を
概略的に示す断面図である。
【図９９】 第３の従来例における半導体装置の構成を
概略的に示す断面図である。
【図１００】 第３の従来例におけるｎ+ 蓄積層が生じ
た様子を示す概略断面図である。
【図１０１】 第４の従来例における半導体装置の構成
を概略的に示す平面図である。
【図１０２】 図１０１のＰ−Ｐ′線に沿う概略断面図
である。
【図１０３】 図１０１のＱ−Ｑ′線に沿う概略断面図
である。
【符号の説明】
１，１０１ ｐ+ コレクタ領域、３，１０３ ｎ型バッ
ファ領域、５，１０５ｎ- 領域、７，１０９ カソード
領域（ｎ+ エミッタ領域）、９，９ａ〜９ｄ，１１３，
１１３ａ〜１１３ｄ 溝、１１ 絶縁膜、１３，１１７
ゲート電極層、１５ 絶縁膜、１７，１２１ カソー
ド電極、１９，１２３ アノード電極、２３ ｐ+ 分離
不純物領域、３１ ｐ+ コンタクト領域、４１ ｐ型ベ
ース領域、６１ ｎ- 領域、６２ ｐ+ コンタクト領
域。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9055−4Ｍ Ｈ０１Ｌ 29/78 ６５５Ｇ 9055−4Ｍ ６５５Ｅ (72)発明者 原田 真名 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 真正もしくは第１導電型の半導体基板を
    挟んで両主面の間で主電流が流れるダイオード構造を含
    む半導体装置であって、 前記半導体基板の第１主面に形成され、前記半導体基板
    の濃度より高い不純物濃度を有する第１導電型の第１不
    純物領域と、 前記半導体基板の第２主面に形成され、前記第１不純物
    領域との間で前記半導体基板の低不純物濃度領域を挟む
    第２導電型の第２不純物領域とを備え、 前記半導体基板は、並走する複数の溝を前記第１主面に
    有し、前記溝の各々は前記第１主面から前記第１不純物
    領域を貫通して前記半導体基板の前記低不純物濃度領域
    に達するよう形成されており、 前記第１不純物領域は、並走する前記溝に挟まれる前記
    半導体基板の前記第１主面全面に形成されており、さら
    に、 前記溝内において絶縁膜を介在して、前記第１不純物領
    域および前記半導体基板の前記低不純物濃度領域と対向
    するように形成された制御電極層と、 前記半導体基板の前記第１主面上に形成され、前記第１
    不純物領域に電気的に接続された第１電極層と、 前記半導体基板の前記第２主面上に形成され、前記第２
    不純物領域に電気的に接続された第２電極層とを備え
    た、半導体装置。
  2. 【請求項２】 複数の前記溝は、互いに並走する第１、
    第２および第３の溝を有し、 前記第１および第２の溝に挟まれる前記半導体基板の前
    記第１主面全面には、前記第１不純物領域が形成されて
    おり、 前記第２および第３の溝に挟まれる前記半導体基板の前
    記第１主面には、第２導電型の第３不純物領域が形成さ
    れており、 前記第３不純物領域は、前記溝より浅く形成されてお
    り、前記第１電極層と電気的に接続されている、請求項
    １に記載の半導体装置。
  3. 【請求項３】 真正もしくは第１導電型の半導体基板を
    挟んで両主面の間を主電流が流れるｐｎｐｎ構造を含む
    半導体装置であって、 前記半導体基板の第１主面に形成された第１導電型の第
    １不純物領域と、 前記半導体基板の第２主面に形成された第２導電型の第
    ２不純物領域と、 前記第１不純物領域の下部に形成され、前記第２不純物
    領域との間で前記半導体基板の領域を挟む第２導電型の
    第３不純物領域とを備え、 前記半導体基板は、並走する複数の溝を前記第１主面に
    有し、前記溝の各々は、前記第１主面から前記第１およ
    び第３不純物領域を貫通して前記半導体基板の前記領域
    内に達するよう形成されており、 前記第１不純物領域は、並走する前記溝に挟まれる前記
    半導体基板の前記第１主面全面に形成されており、さら
    に、 前記溝内において絶縁膜を介在して、前記第１および第
    ３不純物領域および前記半導体基板の前記領域と対向す
    るように形成された制御電極層と、 前記半導体基板の前記第１主面上に形成され、前記第１
    不純物領域に電気的に接続された第１電極層と、 前記半導体基板の前記第２主面上に形成され、前記第２
    不純物領域に電気的に接続された第２電極層とを備え
    た、半導体装置。
  4. 【請求項４】 複数の前記溝は、互いに並走する第１、
    第２および第３の溝を有し、 前記第１および第２の溝に挟まれる前記半導体基板の前
    記第１主面全面には、前記第１不純物領域が形成されて
    おり、 前記第２および第３の溝に挟まれる前記半導体基板の前
    記第１主面には、第２導電型の第４不純物領域が形成さ
    れており、 前記第４不純物領域は、前記溝より浅く形成されてお
    り、前記第１電極層と電気的に接続されている、請求項
    ３に記載の半導体装置。
  5. 【請求項５】 真正もしくは第１導電型の半導体基板を
    挟んで両主面の間で主電流が流れるダイオード構造を含
    む半導体装置であって、 前記半導体基板の第１主面に形成され、前記半導体基板
    の濃度より高い不純物濃度を有する第１導電型の第１不
    純物領域と、 前記半導体基板の第２主面に形成された第２導電型の第
    ２不純物領域とを備え、 前記半導体基板は、前記第１不純物領域を挟むように前
    記第１主面に形成された並走する溝を有し、さらに、 溝の側壁であって前記第１主面に前記第１不純物領域と
    隣り合うように形成された第２導電型の第３不純物領域
    と、 前記第３不純物領域の直下に前記溝の側壁と前記半導体
    基板の領域に接するように、かつ前記第１不純物領域と
    隣り合うように設けられた、前記第１不純物領域より低
    濃度の第１導電型の第４不純物領域と、 前記溝内において絶縁膜を介在して、前記第３および第
    ４不純物領域および前記半導体基板の前記領域と対向す
    るように形成された制御電極層と、 前記半導体基板の前記第１主面上に形成され、前記第１
    および第３不純物領域に電気的に接続された第１電極層
    と、 前記半導体基板の前記第２主面上に形成され、前記第２
    不純物領域に電気的に接続された第２電極層とを備え
    た、半導体装置。
  6. 【請求項６】 前記半導体基板の前記第１主面に形成さ
    れた分離不純物領域をさらに備え、 互いに並走するように配置された複数の前記溝のうち最
    外列に配置された前記溝の一方側には他の前記溝が位置
    しており、他方側には前記分離不純物領域が最外列に配
    置された前記溝に接し、かつ前記溝より深く形成されて
    いる、請求項１〜５のいずれかに記載の半導体装置。
  7. 【請求項７】 前記溝の前記第１主面からの深さは５μ
    ｍ以上１５μｍ以下である、請求項１、３および５のい
    ずれかに記載の半導体装置。
  8. 【請求項８】 真正もしくは第１導電型の半導体基板の
    両主面の間で電流が流れる半導体装置であって、 前記半導体基板の第１主面側に形成された第２導電型の
    第１不純物領域と、 前記半導体基板の第２主面に形成され、前記第１不純物
    領域との間で前記半導体基板の低濃度領域を挟む第２導
    電型の第２不純物領域とを備え、 前記半導体基板は、前記第１主面から前記第１不純物領
    域を貫通して前記半導体基板の前記低濃度領域に達する
    溝を有し、さらに、 前記第１不純物領域上であって前記半導体基板の前記第
    １主面に前記溝の側壁に接するように形成された第１導
    電型の第３不純物領域と、 前記第１不純物領域上であって前記半導体基板の前記第
    １主面に前記第３不純物領域と隣り合うように形成され
    た、前記第１不純物領域より高濃度の第２導電型の第４
    不純物領域と、 前記溝内において絶縁膜を介在して前記第１および第３
    不純物領域と前記半導体基板の前記低濃度領域とに対向
    するように形成され、与えられる制御電圧により前記第
    １および第２主面間を流れる電流を制御するための制御
    電極層と、 前記半導体基板の前記第１主面上に形成され前記第３お
    よび第４不純物領域に電気的に接続された第１電極層
    と、 前記半導体基板の前記第２主面上に形成され前記第２不
    純物領域に電気的に接続された第２電極層とを備え、 前記半導体基板の前記第１および第２主面間が導通状態
    にあるとき、前記第３不純物領域と接し、かつ前記溝の
    周囲に沿う第１導電型の蓄積領域が形成され、 前記第３不純物領域および前記蓄積領域を含む有効カソ
    ード領域が、前記第１不純物領域および前記半導体基板
    の前記低濃度領域と接する面積ｎと、前記第１不純物領
    域が前記半導体基板の前記低濃度領域と接する面積ｐと
    の比率Ｒｎ＝（ｎ／ｎ＋ｐ）が、前記導通状態において
    ０．４以上１．０以下となることを特徴とする、半導体
    装置。
  9. 【請求項９】 前記溝の前記第１主面からの深さは５μ
    ｍ以上１５μｍ以下である、請求項８に記載の半導体装
    置。
  10. 【請求項１０】 前記溝は、第１、第２および第３の溝
    を有するように複数個形成されており、 前記第１および第２の溝に挟まれる前記半導体基板に
    は、前記第１、第３および第４不純物領域が形成されて
    おり、 前記第２および第３の溝に挟まれる前記半導体基板の前
    記第１主面には前記半導体基板の前記低濃度領域のみが
    位置しており、 前記第２および第３の溝に挟まれる前記半導体基板上に
    は、第２の絶縁膜を介在して、導電層が形成されてお
    り、 前記導電層は、前記第２および第３の溝内を埋込む前記
    制御電極層の各々と電気的に接続されている、請求項８
    に記載の半導体装置。
  11. 【請求項１１】 前記溝は、第１、第２および第３の溝
    を有するように複数個形成されており、 前記第１および第２の溝に挟まれる前記半導体基板に
    は、前記第１、第３および第４不純物領域が形成されて
    おり、 前記第２および第３の溝に挟まれる前記半導体基板の前
    記第１主面には、第２導電型の第５不純物領域が形成さ
    れており、 前記第２および第３の溝に挟まれる前記半導体基板上に
    は、第２の絶縁膜を介在して、導電層が形成されてお
    り、 前記導電層は、前記第２および第３の溝内を埋込む前記
    制御電極層の各々と電気的に接続されている、請求項８
    に記載の半導体装置。
  12. 【請求項１２】 前記第１不純物領域の下部において前
    記溝の側壁に接するように、かつ前記第２不純物領域と
    の間で前記半導体基板の前記低濃度領域を挟むように形
    成され、前記第１不純物領域より低濃度を有する第２導
    電型の第５不純物領域をさらに備えた、請求項８に記載
    の半導体装置。
  13. 【請求項１３】 前記溝は、第１、第２、第３および第
    ４の溝を有するように複数個形成されており、 前記第１および第２の溝は互いに隣り合うように配置さ
    れており、前記第１および第２の溝に挟まれる前記半導
    体基板の領域は、前記第１、第３および第４不純物領域
    が形成された第１の領域となっており、 前記第３および第４の溝は互いに隣り合うように配置さ
    れており、前記第３および第４の溝に挟まれる前記半導
    体基板の領域は、前記第１主面に前記半導体基板の前記
    低濃度領域のみが位置する第２の領域となっており、 ２つの前記第１の領域の間には複数個の前記第２の領域
    が配置されており、 前記第１の領域の間に挟まれる複数個の前記第２の領域
    では、前記第１主面上に第２の絶縁膜を介在して導電層
    が形成されており、 前記導電層は、前記第２の領域の各々を挟む前記第３お
    よび第４の溝内を埋め込む前記制御電極層の各々と電気
    的に接続されている、請求項８に記載の半導体装置。
  14. 【請求項１４】 前記溝は、第１、第２、第３、第４、
    第５および第６の溝を有するように複数個形成されてお
    り、 前記第１および第２の溝は互いに隣り合うように配置さ
    れており、前記第１および第２の溝に挟まれる前記半導
    体基板の領域は前記第１、第３および第４不純物領域が
    形成された第１の領域となっており、 前記第３および第４の溝は互いに隣り合うように配置さ
    れており、前記第３および第４の溝に挟まれる前記半導
    体基板の領域は、前記第１主面に前記半導体基板の前記
    低濃度領域のみが位置する第２の領域となっており、 前記第５および第６の溝は互いに隣り合うように配置さ
    れており、前記第５および第６の溝に挟まれる前記半導
    体基板の領域は、前記第１主面に第２導電型の第５不純
    物領域が形成された第３の領域となっており、 前記第１の領域と前記第３の領域との間には複数個の前
    記第２の領域が配置されており、 前記第５不純物領域には前記第１の電極層が電気的に接
    続されており、 前記第１の領域と前記第３の領域との間に挟まれる複数
    個の前記第２の領域では、前記第１主面上に第２の絶縁
    膜を介在して導電層が形成されており、 前記導電層は、前記第２の領域の各々を挟む前記第３お
    よび第４の溝内を埋め込む前記制御電極層の各々と電気
    的に接続されている、請求項８に記載の半導体装置。
  15. 【請求項１５】 前記溝は、第１、第２、第３および第
    ４の溝を有するように複数個形成されており、 前記第１および第２の溝は互いに隣り合うように配置さ
    れており、前記第１および第２の溝に挟まれる前記半導
    体基板の領域は、前記第１、第３および第４不純物領域
    が形成された第１の領域となっており、 前記第３および第４の溝は互いに隣り合うように配置さ
    れており、前記第３および第４の溝に挟まれる前記半導
    体基板の領域は、前記第１主面に前記半導体基板の前記
    低濃度領域のみが位置する第２の領域となっており、 ２つの前記第１の領域の間には複数個の前記第２の領域
    が配置されており、 前記第１の領域の間に挟まれる複数個の前記第２の領域
    では、前記第１主面上に第２の絶縁膜のみを介在して前
    記第１の電極層が形成されており、 前記制御電極層は前記第１主面から上方へ突出してい
    る、請求項８に記載の半導体装置。
  16. 【請求項１６】 前記溝は、第１、第２、第３、第４、
    第５および第６の溝を有するように複数個形成されてお
    り、 前記第１および第２の溝は互いに隣り合うように配置さ
    れており、前記第１および第２の溝に挟まれる前記半導
    体基板の領域は、前記第１、第３および第４不純物領域
    が形成された第１の領域となっており、 前記第３および第４の溝は互いに隣り合うように配置さ
    れており、前記第３および第４の溝に挟まれる前記半導
    体基板の領域は、前記第１主面に前記半導体基板の前記
    低濃度領域のみが位置する第２の領域となっており、 前記第５および第６の溝は互いに隣り合うように配置さ
    れており、前記第５および第６の溝に挟まれる前記半導
    体基板の領域は、前記第１主面に第２導電型の第５不純
    物領域が形成された第３の領域となっており、 前記第１の領域と前記第３の領域との間には複数個の前
    記第２の領域が配置されており、 前記第５不純物領域には前記第１の電極層が電気的に接
    続されており、 前記第１の領域と前記第３の領域との間に挟まれる複数
    個の前記第２の領域では、前記第１主面上に第２の絶縁
    膜のみを介在して前記第１の電極層が形成されており、 前記制御電極層は前記第１主面から上方へ突出してい
    る、請求項８に記載の半導体装置。
  17. 【請求項１７】 真正もしくは第１導電型の半導体基板
    の両主面の間で電流が流れる半導体装置であって、 前記半導体基板の第１主面側に形成された第２導電型の
    第１不純物領域と、 前記半導体基板の第２主面に形成され、前記第１不純物
    領域との間で前記半導体基板の低濃度領域を挟む第２導
    電型の第２不純物領域とを備え、 前記半導体基板は、前記第１主面から前記第１不純物領
    域を貫通して前記半導体基板の前記低濃度領域に達する
    溝を有し、さらに、 前記第１不純物領域上であって前記半導体基板の前記第
    １主面に前記溝の側壁に接するように形成された第１導
    電型の第３不純物領域と、 前記第１不純物領域上であって前記半導体基板の前記第
    １主面に前記第３不純物領域と隣り合うように形成され
    た、前記第１不純物領域より高濃度の第２導電型の第４
    不純物領域と、 前記溝内において絶縁膜を介在して前記第１および第３
    不純物領域と前記半導体基板の前記低濃度領域とに対向
    するように形成され、与えられる制御電圧により前記第
    １および第２主面間を流れる電流を制御するための制御
    電極層と、 前記半導体基板の前記第１主面上に形成され前記第１お
    よび第３不純物領域に電気的に接続された第１電極層
    と、 前記半導体基板の前記第２主面上に形成され前記第２不
    純物領域に電気的に接続された第２電極層とを備え、 前記溝の前記第１主面からの深さをＤｔ、前記溝の幅を
    Ｗｔ、前記第３不純物領域の前記第１主面からの深さを
    Ｄｅ、前記第３不純物領域の一方の前記溝から他方の前
    記溝へ向かう方向の幅をＷｅ、隣り合う前記溝間のピッ
    チをＰｔとしたときに、 【数１】 を満たすことを特徴とする、半導体装置。
  18. 【請求項１８】 真正もしくは第１導電型の半導体基板
    の両主面の間で電流が流れる半導体装置の製造方法であ
    って、 第１導電型の半導体基板の第１主面に選択的にイオン注
    入することにより第２導電型の第１不純物領域を形成す
    る工程と、 前記半導体基板の第２主面に第２導電型の第２不純物領
    域を形成する工程と、 選択的にイオン注入することにより前記第１不純物領域
    内の前記第１主面に第１導電型の第３不純物領域を形成
    する工程と、 前記第１主面に異方性食刻を行なうことにより前記半導
    体基板に第１、第２および第３の溝を有する複数の溝を
    形成する工程とを備え、 前記第１および第２の溝に挟まれる前記第１主面には第
    １および第３の不純物領域が形成されており、前記第２
    および第３の溝に挟まれる前記第１主面には前記半導体
    基板の前記低濃度領域のみが位置しており、さらに、 絶縁膜を介在して前記第１および第２不純物領域に挟ま
    れる前記半導体基板の低濃度領域と前記第１および第３
    不純物領域とに対向するように前記溝の内部に制御電極
    層を形成する工程と、 選択的にイオン注入することにより前記第３不純物領域
    と隣り合うように前記第１不純物領域内の前記第１主面
    に前記第１不純物領域よりも不純物濃度の高い第２導電
    型の第４不純物領域を形成する工程と、 前記第１および第４不純物領域と電気的に接続するよう
    に前記第１主面上に第１電極層を形成する工程と、 前記第２不純物領域と電気的に接続するように前記第２
    主面上に第２電極層を形成する工程とを備えた、半導体
    装置の製造方法。
  19. 【請求項１９】 前記溝を形成した後、前記溝の内壁を
    酸化して酸化膜を形成して、前記酸化膜を除去する工程
    をさらに備えた、請求項１８に記載の半導体装置の製造
    方法。
  20. 【請求項２０】 前記制御電極層を形成する工程は、 前記溝内を埋め込むように前記第１主面上に導電性膜を
    形成する工程と、 前記導電性膜をパターニングすることにより、前記溝内
    の導電性膜を残存させるとともに前記第１および第２の
    溝に挟まれる前記第１主面上の前記導電性膜を除去し、
    かつ前記第２および第３の溝に挟まれる前記第１主面上
    には第２絶縁膜を介在して前記導電性膜を残存させる工
    程とを有する、請求項１８に記載の半導体装置の製造方
    法。
  21. 【請求項２１】 前記制御電極層を形成する工程は、 前記溝内を埋め込むように前記第１主面上に導電性膜を
    形成する工程と、 前記導電性膜をパターニングすることにより、前記第１
    および第２の溝に挟まれる前記第１主面上と前記第２お
    よび第３の溝に挟まれる前記第１主面上との前記導電性
    膜を除去することで前記溝内を埋め込み、かつ前記第１
    主面より上方に突出する制御電極層を形成する工程とを
    有する、請求項１８に記載の半導体装置の製造方法。
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