CN113066865A - 降低开关损耗的半导体器件及其制作方法 - Google Patents

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Abstract

本发明提供一种降低开关损耗的半导体器件，包括漏极金属，在漏极金属上设有第一导电类型硅衬底，在第一导电类型硅衬底上设有第一导电类型外延层，在第一导电类型外延层内设有互相间隔的第一导电类型柱与第二导电类型柱，在第一导电类型柱和第二导电类型柱的表面设有第二导电类型体区，在第二导电类型体区内设有重掺杂第一导电类型源区和第二导电类型源区，第一导电类型源区和衬底金属电连接，第二导电类型源区和源极金属电连接，在第一导电类型柱内设有栅极沟槽；栅极沟槽内部设有分离的栅极多晶硅，第一栅极多晶硅位于沟槽表面，第二栅极多晶硅位于沟槽底部，第一栅极多晶硅和第二栅极多晶硅之间被氧化层隔离，第一栅极多晶硅和第二栅极多晶硅绝缘。器件开启、关断速度快。

Description

降低开关损耗的半导体器件及其制作方法
技术领域
本发明涉及一种半导体器件及其制作方法，尤其是一种能够减少栅极电荷，提高开关速度，降低开关损耗的功率半导体器件及其制造方法。
背景技术
MOSFET器件作为新一代功率半导体器件，在新能源、汽车电子、电力电子等系统应用中具有广泛应用。MOSFET器件在工作过程中，其功率损耗主要由导通损耗和开关损耗两部分组成，特别在高频条件下，MOSFET器件的总损耗主要由开关损耗决定。
MOSFET器件的输入电容Ciss对于器件的开关损耗具有较大影响，而器件的输入电容Ciss=Cgs+Cgd，其中，Cgs主要由多晶硅和第二导电类型体区的交叠区域面积决定，而Cgd主要由多晶硅和第一导电类型柱的交叠区域面积决定。因此，当多晶硅和第二导电类型体区及第一导电类型柱的交叠面积增加时，Ciss增加，器件的开启时间和关断时间增加，器件的开关损耗也会增加，降低系统的效率。
发明内容
本发明的目的是克服现有技术中存在的栅极电荷过大，器件开关损耗过大的问题，提供一种降低开关损耗的半导体器件及其制造方法，该器件制造方法与现有半导体工艺兼容。为实现以上技术目的，本发明采用的技术方案是：
第一方面，本发明的实施例提出一种降低开关损耗的半导体器件，包括漏极金属，在所述漏极金属上设有第一导电类型硅衬底，所述漏极金属与第一导电类型硅衬底的接触面为下表面，在所述第一导电类型硅衬底上设有第一导电类型外延层，在第一导电类型外延层内设有互相间隔的第一导电类型柱与第二导电类型柱，在所述第一导电类型柱和所述第二导电类型柱的表面设有第二导电类型体区，在所述第二导电类型体区内设有重掺杂第一导电类型源区和第二导电类型源区，所述第一导电类型源区和衬底金属电连接，所述第二导电类型源区和源极金属电连接，在所述第一导电类型柱内设有栅极沟槽，在栅极沟槽上方被绝缘介质层覆盖；
所述栅极沟槽内部设有分离的栅极多晶硅，第一栅极多晶硅位于沟槽表面，第二栅极多晶硅位于沟槽底部，第一栅极多晶硅和第二栅极多晶硅之间被氧化层隔离，第一栅极多晶硅和第二栅极多晶硅绝缘。
进一步地，在所述第二导电类型柱中设有高浓度的第二导电类型埋层。
进一步地，对于N型功率半导体器件，所述第一导电类型为N型，所述第二导电类型为P型；对于P型功率半导体器件，所述第一导电类型为P型，所述第二导电类型为N型。
进一步地，所述栅极沟槽的开口宽度为0.3μm～2μm。
进一步地，栅极沟槽的深度为0.5μm～5μm。
进一步地，第二栅极多晶硅的长度为0.3μm～4μm。
第二方面，本发明的实施例提出一种降低开关损耗的半导体器件的制作方法，其特征在于，包括如下步骤：
步骤一：选取第一导电类型硅衬底材料并外延生长第一导电类型外延层；
步骤二：在所述第一导电类型外延层上选择性刻蚀出深沟槽；
步骤三：淀积第二导电类型硅，将上述深沟槽填满，在第一导电类型外延层中形成互相间隔的第一导电类型柱与第二导电类型柱，然后去除上表面上方的结构；
步骤四：在所述第一导电类型外延层上选择性刻蚀出栅极沟槽，在所述栅极沟槽中生长氧化层，淀积多晶硅后并回刻至一定深度，形成第二栅极多晶硅，生长第一栅极多晶硅和第二栅极多晶硅之间的氧化层，再次淀积多晶硅形成第一栅极多晶硅，最后去除上表面上方的结构；
步骤五：利用掩膜窗口，借助高能离子注入的方式，在第二导电类型柱中注入高浓度的第二导电类型的杂质，激活后形成第二导电类型埋层；
步骤六：在上表面注入第二导电类型杂质并热退火，形成第二导电类型体区；
步骤七：利用掩膜窗口在第二导电类型体区中注入第二导电类型的杂质，激活后形成第二导电类型源区；
步骤八：利用掩膜窗口在栅极沟槽两侧注入第一导电类型的杂质，激活后形成第一导电类型源区；
步骤九：在正面淀积绝缘介质层，然后在绝缘介质层上选择性刻蚀出通孔，接着淀积金属并选择性刻蚀金属，形成源极金属、衬底金属、漏极金属、第一栅极金属和第二栅极金属。
第三方面，本发明的实施例提出一种降低开关损耗的半导体器件的制作方法，其特征在于，包括如下步骤：
步骤一：选取第一导电类型硅衬底材料并外延生长第一导电类型外延层；
步骤二：利用掩膜窗口在第一导电类型外延层表面分别注入第二导电类型的低扩散系数杂质和高扩散系数杂质，形成第二导电类型柱和第二导电类型埋层；
步骤三：在上表面进行第二次外延生长，继续生长第一导电类型外延层，第二导电类型埋层在外延层生长过程中扩散较少，而第二导电类型柱在外延层生长过程中扩散较多；
步骤四：利用步骤二中的掩膜窗口，在上表面注入第二导电类型的高扩散系数杂质，经过热退火激活后，杂质进一步扩散进而与步骤三中的第二导电类型柱衔接并形成最终的第二导电类型柱；
步骤五：在所述第一导电类型外延层上选择性刻蚀出栅极沟槽，在所述栅极沟槽中生长氧化层，淀积多晶硅后并回刻至一定深度，形成第二栅极多晶硅，生长第一栅极多晶硅和第二栅极多晶硅之间的氧化层，再次淀积多晶硅形成第一栅极多晶硅，最后去除上表面上方的结构；
步骤六：在上表面注入第二导电类型杂质并热退火，形成第二导电类型体区；
步骤七：利用掩膜窗口在第二导电类型体区中注入第二导电类型的杂质，激活后形成第二导电类型源区；
步骤八：利用掩膜窗口在栅极沟槽两侧注入第一导电类型的杂质，激活后形成第一导电类型源区；
步骤九：在正面淀积绝缘介质层，然后在绝缘介质层上选择性刻蚀出通孔，接着淀积金属并选择性刻蚀金属，形成源极金属、衬底金属、漏极金属、第一栅极金属和第二栅极金属。
与现有技术相比，本发明具有如下优点：
1）如附图3所示为传统的沟槽型超结功率MOSFET，器件只存在第一栅极多晶硅，第一栅极多晶硅底部与第一导电类型柱交叠，因此会产生较大的Cgd，即米勒电容，由米勒电容引起的米勒效应电荷会在MOSFET器件的栅压上升期间产生平台电压，进而影响器件的开启时间及开启损耗。对于本发明所提出的一种降低开关损耗的半导体器件而言，如图1所示，在第一栅极多晶硅下方还设有与之绝缘的第二栅极多晶硅，因此第一栅极多晶硅与第一导电类型柱的交叠区域较小，进而其Cgd也就较小，在器件开关时其栅平台电压维持的时间也就较短，甚至能消除栅平台电压，本发明结构的开启波形如图11所示，因此，本发明结构的开启速度明显优于传统结构的开启速度，而开启损耗则是器件开启过程中漏极电压和漏极电流对于时间的积分，当开启速度更快，器件开启损耗自然也就得到降低。
2）对于传统的沟槽型超结功率MOSFET，器件在耐压时仅通过第二导电类型体区及第二导电类型柱，与第一导电类型柱耗尽来承担漏极高压。本发明结构在工作时，第二栅极多晶硅和衬底金属接地或接负压，器件的第二导电类型体区、第二导电类型柱和第二栅极多晶硅会同时对第一导电类型柱即器件漂移区进行耗尽来将导电通道夹断并承担漏端高压，因此本发明结构在关断时的耗尽效率优于传统结构，进而带来了关断速度的提升与关断损耗的降低。本发明结构与传统结构的关断波形对比如图12所示，由图可知，本发明结构的关断速度会比传统结构的关断速度更快。
附图说明
附图1为本发明实施例一的剖视结构示意图。
附图2为本发明实施例二的剖视结构示意图。
附图3为传统的沟槽型超结功率MOSFET的剖视结构示意图。
附图4为形成外延层的剖视结构示意图。
附图5为形成深沟槽的剖视结构示意图。
附图6为形成第二导电类型柱的剖视结构示意图。
附图7为形成第一栅极多晶硅和第二栅极多晶硅的剖视结构示意图。
附图8为形成第二导电类型埋层的剖视结构示意图。
附图9为形成第二导电类型体区的剖视结构示意图。
附图10为形成第二导电类型源区的剖视结构示意图。
附图11为形成第一导电类型源区的剖视结构示意图。
附图12为实施例四中注入第二类型的低扩散系数杂质和高扩散系数杂质的剖视结构示意图。
附图13为实施例四中生长第二次外延层的剖视结构示意图。
附图14为实施例四中形成最终的第二导电类型柱的剖视结构示意图。
附图15为实施例四中形成第一栅极多晶硅和第二栅极多晶硅的剖视结构示意图。
附图16为本发明结构与传统结构进行阻性开关测试时的开启波形对比图。
附图17为本发明结构与传统结构进行阻性开关测试时的关断波形对比图。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互结合。下面将参考附图并结合实施例来详细说明本发明。
为了使本领域技术人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包括，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
作为本发明的第一实施例，提供了一种以N型沟槽型超结功率半导体器件为例的一种降低开关损耗的半导体器件，图1是根据本发明实施例提供的结构示意图，如图1所示，包括：
漏极金属01，在所述漏极金属01上设有N型硅衬底02，所述漏极金属01与N型硅衬底02的接触面为下表面102，在所述N型硅衬底02上设有N型外延层3，在N型外延层3内设有互相间隔的N型柱03与P型柱04，在所述P型柱中设有高浓度的P型埋层15，在所述N型柱03和所述P型柱04的表面设有P型体区08，在所述P型体区08内设有重掺杂N型源区10和P型源区11，所述N型源区10和衬底金属12电连接，所述P型源区11和源极金属14电连接，在所述N型柱03内设有栅极沟槽06，在栅极沟槽上方被绝缘介质层9覆盖；
所述栅极沟槽06内部设有分离的栅极多晶硅，第一栅极多晶硅07位于沟槽表面，第二栅极多晶硅05位于沟槽底部，第一栅极多晶硅07和第二栅极多晶硅05之间被氧化层13隔离，第一栅极多晶硅07和第二栅极多晶硅05绝缘；
优选地，所述栅极沟槽06的开口宽度为0.3μm～2μm，栅极沟槽06的深度为0.5μm～5μm，第二栅极多晶硅05的长度为0.3μm～4μm；
所述半导体器件是超结MOSFET。
作为本发明的第二实施例，如图2所示，提供了一种以N型沟槽型超结功率半导体器件为例的一种降低开关损耗的半导体器件，包括漏极金属01，在所述漏极金属01上设有N型硅衬底02，所述漏极金属01与N型硅衬底02的接触面为下表面102，在所述N型硅衬底02上设有N型外延层3，在N型外延层3内设有互相间隔的N型柱03与P型柱04，在所述N型柱03和P型柱04的表面设有P型体区08，在所述P型体区08内设有重掺杂N型源区10和P型源区11，所述N型源区10和衬底金属12电连接，所述P型源区11和源极金属14电连接，在所述N型柱03内设有栅极沟槽06，在栅极沟槽上方被绝缘介质层9覆盖；
所述栅极沟槽06内部设有分离的栅极多晶硅，第一栅极多晶硅07位于沟槽表面，第二栅极多晶硅05位于沟槽底部，第一栅极多晶硅07和第二栅极多晶硅05之间被氧化层13隔离，第一栅极多晶硅07和第二栅极多晶硅05绝缘；
优选地，所述栅极沟槽06的开口宽度为0.3μm～2μm，栅极沟槽06的深度为0.5μm～5μm，第二栅极多晶硅05的长度为0.3μm～4μm；
所述半导体器件是超结MOSFET。
作为本发明的第三实施例，提供了以N型沟槽型超结功率半导体器件为例的一种降低开关损耗的半导体器件的制作方法，包括以下步骤：
如附图4所示，步骤一：选取N型硅衬底02材料并外延生长N型外延层3；
如附图5所示，步骤二：在所述N型外延层3上选择性刻蚀出深沟槽401；
如附图6所示，步骤三：淀积P型硅，将上述深沟槽401填满，在N型外延层3中形成互相间隔的N型柱03与P型柱04，然后去除上表面101上方的结构；
如附图7所示，步骤四：在所述N型外延层3上选择性刻蚀出栅极沟槽06，在所述栅极沟槽06中生长氧化层，淀积多晶硅后并回刻至一定深度，形成第二栅极多晶硅05，生长第一栅极多晶硅07和第二栅极多晶硅05之间的氧化层13，再次淀积多晶硅形成第一栅极多晶硅07，最后去除上表面101上方的结构；
如附图8所示，步骤五：利用掩膜窗口，借助高能离子注入的方式，在P型柱04中注入高浓度的P型杂质，激活后形成P型埋层15；
如附图9所示，步骤六：在上表面101注入P型杂质并热退火，形成P型体区08；
如附图10所示，步骤七：利用掩膜窗口在P型体区中注入P型杂质，激活后形成P型源区11；
如附图11所示，步骤八：利用掩膜窗口在栅极沟槽两侧注入N型杂质，激活后形成N型源区10；
如附图1所示，步骤九：在正面淀积绝缘介质层09，然后在绝缘介质层09上选择性刻蚀出通孔，接着淀积金属并选择性刻蚀金属，形成源极金属14、衬底金属12、漏极金属01、第一栅极金属和第二栅极金属。其中第一栅极金属和第二栅极金属在图中未示出，分别与第一栅极多晶硅07和第二栅极多晶硅05连接。
作为本发明的第四实施例，提供了以N型沟槽型超结功率半导体器件为例的一种降低开关损耗的半导体器件的制作方法，包括以下步骤：
如附图4所示，步骤一：选取N型硅衬底02材料并外延生长N型外延层3；
如附图12所示，步骤二：利用掩膜窗口在N型外延层3表面分别注入P型的低扩散系数杂质和高扩散系数杂质，形成P型柱04和P型埋层15；
如附图13所示，步骤三：在上表面101进行第二次外延生长，继续生长N型外延层3，P型埋层15在外延层生长过程中扩散较少，而P型柱04在外延层生长过程中扩散较多；
如附图14所示，步骤四：利用步骤二中的掩膜窗口，在上表面101注入P型的高扩散系数杂质，经过热退火激活后，杂质进一步扩散进而与步骤三中的P型柱衔接并形成最终的P型柱04；
如附图15所示，步骤五：在所述N型外延层3上选择性刻蚀出栅极沟槽06，在所述栅极沟槽06中生长氧化层，淀积多晶硅后并回刻至一定深度，形成第二栅极多晶硅05，生长第一栅极多晶硅07和第二栅极多晶硅05之间的氧化层13，再次淀积多晶硅形成第一栅极多晶硅07，最后去除上表面101上方的结构；
如附图10所示，步骤六：在上表面101注入P型杂质并热退火，形成P型体区08；
如附图11所示，步骤七：利用掩膜窗口在P型体区08中注入P型的杂质，激活后形成P型源区11；
如附图12所示，步骤八：利用掩膜窗口在栅极沟槽06两侧注入N型的杂质，激活后形成N型源区10；
如附图1所示，步骤九：在正面淀积绝缘介质层09，然后在绝缘介质层09上选择性刻蚀出通孔，接着淀积金属并选择性刻蚀金属，形成源极金属14、衬底金属12、漏极金属01、第一栅极金属和第二栅极金属。其中第一栅极金属和第二栅极金属在图中未示出，分别与第一栅极多晶硅07和第二栅极多晶硅05连接。
本发明的工作原理：
在器件工作过程中，衬底金属12、源极金属14和第二栅极多晶硅05接地或者接负压。在器件开启时，第一栅极多晶硅07上的电压逐渐升高，本发明结构的第一栅极多晶硅与N型柱具有较少的交叠面积，其Cgs也就较小，在栅平台电压器件，栅电流用于Cgs充电，当Cgs较小时，充电时间也就更快，最终使得器件的开启时间更短，降低了器件的开启损耗。在器件关断时，第一栅极多晶硅07上的电压逐渐降低，得益于第二栅极多晶硅05对N型柱即漂移区的辅助耗尽和Cgs的减小，本发明器件能比传统器件更快关断，为了增强第二栅极多晶硅05对N型柱的辅助耗尽效果，第二栅极多晶硅05和衬底金属可以接负压。总而言之，本发明器件更快的关断速度以及更短的开启时间有利于器件开关损耗的降低。
最后所应说明的是，以上具体实施方式仅用以说明本发明的技术方案而非限制，尽管参照实例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。

Claims (8)

1.一种降低开关损耗的半导体器件，包括漏极金属（01），在所述漏极金属（01）上设有第一导电类型硅衬底（02），所述漏极金属（01）与第一导电类型硅衬底（02）的接触面为下表面（102），在所述第一导电类型硅衬底（02）上设有第一导电类型外延层（3），在第一导电类型外延层（3）内设有互相间隔的第一导电类型柱（03）与第二导电类型柱（04），在所述第一导电类型柱（03）和所述第二导电类型柱（04）的表面设有第二导电类型体区（08），在所述第二导电类型体区（08）内设有重掺杂第一导电类型源区（10）和第二导电类型源区（11），所述第一导电类型源区（10）和衬底金属（12）电连接，所述第二导电类型源区（11）和源极金属（14）电连接，在所述第一导电类型柱（03）内设有栅极沟槽（06），在栅极沟槽上方被绝缘介质层（09）覆盖，其特征在于：
所述栅极沟槽内部设有分离的栅极多晶硅，第一栅极多晶硅（07）位于沟槽表面，第二栅极多晶硅（05）位于沟槽底部，第一栅极多晶硅（07）和第二栅极多晶硅（05）之间被氧化层（13）隔离，第一栅极多晶硅（07）和第二栅极多晶硅（05）绝缘。
2.如权利要求1所述的降低开关损耗的半导体器件，其特征在于，
在所述第二导电类型柱（04）中设有高浓度的第二导电类型埋层（15）。
3.如权利要求1所述的降低开关损耗的半导体器件，其特征在于，
对于N型功率半导体器件，所述第一导电类型为N型，所述第二导电类型为P型；对于P型功率半导体器件，所述第一导电类型为P型，所述第二导电类型为N型。
4.如权利要求1所述的降低开关损耗的半导体器件，其特征在于，
所述栅极沟槽（06）的开口宽度为0.3μm～2μm。
5.如权利要求1所述的降低开关损耗的半导体器件，其特征在于，
栅极沟槽（06）的深度为0.5μm～5μm。
6.如权利要求1所述的降低开关损耗的半导体器件，其特征在于，
第二栅极多晶硅（05）的长度为0.3μm～4μm。
7.一种降低开关损耗的半导体器件的制作方法，其特征在于，包括如下步骤：
步骤一：选取第一导电类型硅衬底（02）材料并外延生长第一导电类型外延层（3）；
步骤二：在所述第一导电类型外延层（3）上选择性刻蚀出深沟槽（401）；
步骤三：淀积第二导电类型硅，将上述深沟槽（401）填满，在第一导电类型外延层（3）中形成互相间隔的第一导电类型柱（03）与第二导电类型柱（04），然后去除上表面（101）上方的结构；
步骤四：在所述第一导电类型外延层（3）上选择性刻蚀出栅极沟槽（06），在所述栅极沟槽（06）中生长氧化层，淀积多晶硅后并回刻至一定深度，形成第二栅极多晶硅（05），生长第一栅极多晶硅（07）和第二栅极多晶硅（05）之间的氧化层（13），再次淀积多晶硅形成第一栅极多晶硅（07），最后去除上表面（101）上方的结构；
步骤五：利用掩膜窗口，借助高能离子注入的方式，在第二导电类型柱（04）中注入高浓度的第二导电类型的杂质，激活后形成第二导电类型埋层（15）；
步骤六：在上表面（101）注入第二导电类型杂质并热退火，形成第二导电类型体区（08）；
步骤七：利用掩膜窗口在第二导电类型体区（08）中注入第二导电类型的杂质，激活后形成第二导电类型源区（11）；
步骤八：利用掩膜窗口在栅极沟槽（06）两侧注入第一导电类型的杂质，激活后形成第一导电类型源区（10）；
步骤九：在正面淀积绝缘介质层（09），然后在绝缘介质层（09）上选择性刻蚀出通孔，接着淀积金属并选择性刻蚀金属，形成源极金属（12）、衬底金属（12）、漏极金属（01）、第一栅极金属和第二栅极金属。
8.一种降低开关损耗的半导体器件的制作方法，其特征在于，包括如下步骤：
步骤一：选取第一导电类型硅衬底（02）材料并外延生长第一导电类型外延层（3）；
步骤二：利用掩膜窗口在第一导电类型外延层（3）表面分别注入第二导电类型的低扩散系数杂质和高扩散系数杂质，形成第二导电类型柱（04）和第二导电类型埋层（15）；
步骤三：在上表面（101）进行第二次外延生长，继续生长第一导电类型外延层（3），第二导电类型埋层（15）在外延层生长过程中扩散较少，而第二导电类型柱（04）在外延层生长过程中扩散较多；
步骤四：利用步骤二中的掩膜窗口，在上表面（101）注入第二导电类型的高扩散系数杂质，经过热退火激活后，杂质进一步扩散进而与步骤三中的第二导电类型柱衔接并形成最终的第二导电类型柱（04）；
步骤五：在所述第一导电类型外延层（3）上选择性刻蚀出栅极沟槽（06），在所述栅极沟槽（06）中生长氧化层，淀积多晶硅后并回刻至一定深度，形成第二栅极多晶硅（05），生长第一栅极多晶硅（07）和第二栅极多晶硅（05）之间的氧化层（13），再次淀积多晶硅形成第一栅极多晶硅（07），最后去除上表面（101）上方的结构；
步骤六：在上表面（101）注入第二导电类型杂质并热退火，形成第二导电类型体区（08）；
步骤七：利用掩膜窗口在第二导电类型体区（08）中注入第二导电类型的杂质，激活后形成第二导电类型源区（11）；
步骤八：利用掩膜窗口在栅极沟槽（06）两侧注入第一导电类型的杂质，激活后形成第一导电类型源区（10）；
步骤九：在正面淀积绝缘介质层（09），然后在绝缘介质层（09）上选择性刻蚀出通孔，接着淀积金属并选择性刻蚀金属，形成源极金属（12）、衬底金属（12）、漏极金属（01）、第一栅极金属和第二栅极金属。
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