CN111415867A - 一种半导体功率器件结构及其制造方法 - Google Patents

一种半导体功率器件结构及其制造方法 Download PDF

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孙闫涛
陈则瑞
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宋跃桦
吴平丽
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张丽娜
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Abstract

本发明公开了一种半导体功率器件结构及其制造方法，第一导电类型的衬底及位于衬底上的第一导电类型的外延层，在外延层的上部设有第二导电类型的阱区，在阱区间设有控制栅沟槽，控制栅沟槽底部设有分离栅沟槽，分离栅沟槽内填充有分离栅多晶硅以及包裹分离栅多晶硅侧面和底面的分离栅氧化层，分离栅多晶硅与控制栅沟槽连通，控制栅沟槽的侧壁和底壁上设置有栅氧化层，栅氧化层覆盖分离栅氧化层的顶部，由栅氧化层形成的控制栅沟槽的侧壁处设置有栅极多晶硅；栅极多晶硅的内侧位于分离栅多晶硅侧壁以外的区域。本发明的栅极多晶硅和分离栅多晶硅之间没有重叠区域，源极与栅极之间的寄生电容极小，大幅降低了源极与栅极之间漏电流的风险。

Description

一种半导体功率器件结构及其制造方法
技术领域
本发明涉及半导体技术领域，具体为一种半导体功率器件结构及其制造方法。
背景技术
沟槽功率MOSFET是继平面VDMOS之后新发展起来的一种高效开关器件，由于其有输入阻抗高，驱动电流小，开关速度快，高温特性好等优点被广泛应用于电力电子领域。高击穿电压，大电流，低导通电阻是功率MOSFET最为关键的指标，击穿电压和导通电阻值相关，在MOSFET设计过程中，不能同时获得高击穿电压和低导通电阻，需要在两者之间相互平衡。
为了尽可能的获得较高的击穿电压和较低的导通电阻，一种新型分离栅结构MOSFET 器件应运而生，其相比普通沟槽MOSFET结构，主要特点是增加了一个与源极短接的深沟槽分离栅，然后利用分离栅之间的横向电场起到提高器件耐压的作用。
目前，主要分离栅MOSFET器件以上下型分离栅和左右型分离栅两种结构为主，如图1 和图2所示，在上述两种类型的分离栅器件中，栅极多晶硅和分离栅多晶硅之间总是存在多晶硅间隔离氧化层(IPO，inner-polyoxide)，而现在的制造工艺容易造成多晶硅间隔离氧化层很薄，导致源极和栅极绝缘不良，增加漏电流，并且容易造成栅极多晶硅和分离栅多晶硅之间的重叠面积过大，导致源极和栅极之间的寄生电容大幅增加。
发明内容
本发明的目的在于提供一种新的半导体功率器件结构及其制造方法，本发明的栅极多晶硅和分离栅多晶硅之间没有重叠区域，因此源极与栅极之间的寄生电容极小，也大幅降低了源极与栅极之间漏电流的风险，解决了传统分离栅MOSFET会产生的问题，除了改善器件特性也提升了器件的可靠性。
为实现上述目的，本发明一方面提供了一种半导体功率器件结构的制造方法，半导体功率器件结构的制造方法，包括如下步骤：
步骤一、选取第一导电类型的衬底，在所述衬底上形成第一导电类型的外延层，所述外延层的上表面为第一主面，所述衬底的下表面为第二主面。
步骤二、在所述第一主面上依次淀积第一氧化层、第一氮化硅层和第二氧化层，采用光刻工艺，对所述第二氧化层、第一氮化硅层、第一氧化层及外延层进行刻蚀，形成控制栅沟槽；所述第二氧化层的厚度可根据控制栅沟槽的深度进行调整。
步骤三、以热氧化方式在所述控制栅沟槽内形成第三氧化层，热氧化方式不会在第一氮化硅层表面形成氧化层，因此所述第三氧化层不会延伸至第一氮化硅层及以上的区域。
步骤四、在所述控制栅沟槽内淀积第二氮化硅层；较佳地，以化学气相沉积(CVD)方式淀积第二氮化硅层，所述第二氮化硅层覆盖所述第三氧化层，并与所述第一氮化硅层连接，所述第二氮化硅层延伸至位于第一主面的第二氧化层表面。
步骤五、刻蚀位于第一主面上的第二氮化硅层及第二氧化层，以使第一氮化硅层外露；刻蚀位于控制栅沟槽内的第二氮化硅层和第三氧化层，保留位于控制栅沟槽侧壁的第二氮化硅层。具体地，沿着位于控制栅沟槽侧壁的第二氮化硅层的侧壁边沿刻蚀位于控制栅沟槽底壁的第二氮化硅层和第三氧化层，使得控制栅沟槽的底壁外露，同时也保留了位于控制栅沟槽侧壁的第二氮化硅层底部的第三氧化层。
步骤六、刻蚀外露的所述控制栅沟槽底部的外延层，在所述外延层内部形成分离栅沟槽。
步骤七、在所述分离栅沟槽内形成分离栅氧化层。具体地，以热氧化方式在所述分离栅沟槽内形成一层厚的分离栅氧化层，由于控制栅沟槽侧壁保留了第二氮化硅层，有氮化硅覆盖的部分不会生长氧化层，因此在控制栅沟槽的侧壁不会形成分离栅氧化层，有效节约了工艺步骤，简化了工艺。
步骤八、以湿法腐蚀方式去除第一氮化硅层、第二氮化硅层、第一氧化层和第三氧化层，仅保留分离栅氧化层，分离栅氧化层也会因湿法腐蚀而被减薄。
步骤九、在所述控制栅沟槽内生长氧化层，在控制栅沟槽的内表面形成栅氧化层。
步骤十、在所述控制栅沟槽和分离栅沟槽内沉积第一多晶硅。
步骤十一、对所述第一多晶硅进行回刻，于控制栅沟槽内形成栅极多晶硅，于分离栅沟槽内形成分离栅多晶硅，所述栅极多晶硅不与分离栅多晶硅连接。
优选的，步骤九还包括：在所述分离栅沟槽内生长氧化层，增厚所述分离栅氧化层，以弥补在步骤七中因湿法腐蚀而被减薄的厚度。
优选的，步骤十具体为：以低压力化学气相沉积方式(LPCVD)在所述控制栅沟槽和分离栅沟槽内沉积第一多晶硅，第一多晶硅填充满分离栅沟槽，所述第一多晶硅延伸至第一主面，所述第一多晶硅的表面形成有凹型缺口，所述凹型缺口的侧壁位于分离栅氧化层的内壁之外，也可以理解为，凹型缺口的侧壁处于位于分离栅沟槽内的第一多晶硅的侧壁以外的区域。保证了在步骤十刻蚀后，栅极多晶硅与分离栅多晶硅断开连接。
优选的，步骤十一具体为：以干法刻蚀方式对所述第一多晶硅进行回刻，去除位于第一主面的第一多晶硅，沿着位于控制栅沟槽侧壁的第一多晶硅的侧壁边沿进行刻蚀直到栅氧化层外露，形成位于控制栅沟槽侧壁的栅极多晶硅，并形成与栅极多晶硅断开连接的分离栅多晶硅。
优选的，步骤十一还包括：对所述第一多晶硅进行回刻，以使分离栅多晶硅表面低于栅极多晶硅底部，形成与栅极多晶硅断开连接的分离栅多晶硅。
优选的，在步骤十一之后，还包括：在所述控制栅沟槽和分离栅沟槽内形成掩蔽氧化层，所述掩蔽氧化层覆盖所述分离栅多晶硅的顶面。
优选的，以热氧化方式形成所述掩蔽氧化层，所述掩蔽氧化层还覆盖所述栅极多晶硅的表面。
优选的，在步骤十一之后，还包括：
步骤十二、在所述第一主面上，注入第二导电类型离子，并推阱，形成第二导电类型的阱区，所述控制栅沟槽的深度不小于所述阱区的结深；
步骤十三、在所述第一主面上，注入第一导电类型离子，并退火，形成第一导电类型的源极区，所述栅极多晶硅从侧面覆盖所述源极区；
步骤十四、覆盖所形成的结构淀积绝缘介质层，之后采用光刻工艺，对所述绝缘介质层进行刻蚀以形成接触孔，其中穿通源极区的接触孔延伸至阱区内；
步骤十五、在所述绝缘介质层上及接触孔内淀积金属层，对金属层进行刻蚀，得到源极金属；
步骤十六、在所述第二主面上淀积金属，得到漏极金属。
优选的，所述步骤十四中的接触孔，还包括栅极多晶硅接触孔和分离栅多晶硅接触孔；
步骤十五中对金属层进行刻蚀，还得到栅极金属，所述栅极金属通过栅极多晶硅接触孔与栅极多晶硅电连接，所述源极金属通过分离栅多晶硅接触孔与分离栅多晶硅电连接。
优选的，所述第一氧化层的厚度为
Figure RE-GDA0002527303450000041
和/或，所述第一氮化硅层的厚度为
Figure RE-GDA0002527303450000042
和/或，所述第二氧化层的厚度为
Figure RE-GDA0002527303450000043
优选的，所述控制栅沟槽的深度为0.5-1.5μm。
优选的，所述分离栅沟槽的深度为2-6μm。
优选的，所述第三氧化层的厚度为
Figure RE-GDA0002527303450000045
所述第二氮化硅层的厚度为
Figure RE-GDA0002527303450000044
本发明另一方面提供了一种半导体功率器件结构，包括有源区，所述有源区内包括若干个相互并联的器件元胞单元，所述器件元胞单元包括第一导电类型的衬底及位于所述衬底上的第一导电类型的外延层，在所述外延层的上部设有第二导电类型的阱区，
在所述阱区间设有控制栅沟槽，所述控制栅沟槽从所述外延层表面延伸到其内部，所述控制栅沟槽底部设有分离栅沟槽，所述分离栅沟槽内填充有分离栅多晶硅以及包裹所述分离栅多晶硅侧面和底面的分离栅氧化层，所述控制栅沟槽的侧壁和底壁上设置有栅氧化层，所述栅氧化层覆盖所述分离栅氧化层的顶部，由所述栅氧化层形成的所述控制栅沟槽的侧壁处设置有栅极多晶硅，所述分离栅多晶硅的顶面低于所述栅极多晶硅的底面；
所述栅极多晶硅的内侧位于分离栅多晶硅侧壁以外的区域。
优选的，所述栅极多晶硅表面及所述分离栅沟槽顶部设有掩蔽氧化层，所述掩蔽氧化层覆盖所述分离栅多晶硅的顶面。
优选的，所述控制栅沟槽上覆盖有绝缘介质层，所述绝缘介质层上覆盖有源极金属，在所述阱区内的上部设有第一导电类型的源极区，所述源极金属填充在所述源极区间的接触孔内，所述源极金属与所述分离栅沟槽内的分离栅多晶硅电连接。
优选的，还包括栅极金属，所述栅极金属通过栅极多晶硅接触孔与所述栅极多晶硅电连接。
优选的，所述源极区与所述控制栅沟槽邻接，所述源极金属通过绝缘介质层与控制栅沟槽内的栅极多晶硅隔离。
优选的，所述分离栅沟槽的深度大于控制栅沟槽的深度，所述控制栅沟槽的深度不小于所述阱区的结深。
优选的，在所述衬底的下表面设置漏极金属，所述漏极金属与所述衬底欧姆接触。
与现有技术相比，本发明具有如下有益效果：
(1)本发明的栅极多晶硅和分离栅多晶硅之间没有重叠区域，源极与栅极之间的寄生电容极小，也大幅降低了源极与栅极之间漏电流的风险，解决了传统分离栅MOSFET会产生的问题，除了改善器件特性也提升了器件的可靠性。
(2)传统分离栅MOSFET中，对于上下型分离栅MOSFET，其分离栅沟槽和控制栅沟槽均是制作在同一个大沟槽中，因此限制了控制栅沟槽的宽度；对于左右型分离栅MOSFET，其栅极多晶硅的横向宽度较窄，增加了控制栅接触孔的刻蚀难度。本发明结构中，控制栅沟槽相比现有结构更快，由于栅极多晶硅和分离栅多晶硅之间没有重叠区域，在制作过程中，可通过增加第二氧化层的厚度来增加栅极多晶硅的宽度，这样栅极多晶硅和分离栅多晶硅都可以直接从对应沟槽内做引出孔，且控制栅沟槽的宽度可任意设置。
(3)本发明只需要填充一次多晶硅，就可以形成栅极多晶硅和分离栅多晶硅，简化了工艺步骤。
(4)通过在控制栅沟槽侧壁形成第二氮化硅层，使得可以直接以热氧化方式在分离栅沟槽内形成分离栅氧化层，显著地简化了工艺流程。
附图说明
图1为现有技术中的上下型分离栅MOSFET的剖面示意图；
图2为现有技术中的左右型分离栅MOSFET的剖面示意图；
图3A至图3Q为本发明的制造方法的剖面示意图；
图4为本发明的一实施例的器件结构的剖面示意图；
图5为本发明的另一实施例的器件结构的剖面示意图。
图中：1、衬底；2、外延层；3、阱区；4、控制栅沟槽；5、分离栅沟槽；6、分离栅多晶硅；7、分离栅氧化层；8、栅氧化层；9、栅极多晶硅；10、绝缘介质层；11、源极金属；12、源极区；13、漏极金属；14、第一氧化层；15、第一氮化硅层；16、第二氧化层；17、第三氧化层；18、第二氮化硅层；19、凹型缺口；20、多晶硅间间隔氧化层；21、掩蔽氧化层；001、第一主面；002、第二主面。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图3A至图3Q示出了本发明实施例的半导体功率器件结构的制造方法，包括如下步骤：
步骤一、如图3A所示，选取重掺杂的N+型衬底1，在所述N+型衬底1上形成轻掺杂的N-型外延层2，所述N-型外延层2的上表面为第一主面001，所述N+型衬底1的下表面为第二主面002。
步骤二、如图3B所示，在所述第一主面001上依次淀积第一氧化层14、第一氮化硅层15和第二氧化层16，采用光刻工艺，对所述第二氧化层16、第一氮化硅层15、第一氧化层14及N-型外延层2进行刻蚀，形成控制栅沟槽4，所述第二氧化层16的厚度可根据控制栅沟槽4的深度进行调整；较佳地，所述第一氧化层14的厚度为
Figure RE-GDA0002527303450000061
所述第一氮化硅层15的厚度为
Figure RE-GDA0002527303450000062
所述第二氧化层16的厚度为
Figure RE-GDA0002527303450000063
所述控制栅沟槽4的深度为0.5-1.5μm；较佳地，所述第一氧化层14和第二氧化层16为氧化硅。
步骤三、如图3C所示，以热氧化方式在所述控制栅沟槽4内依次淀积第三氧化层17，热氧化方式不会在第一氮化硅层15表面形成氧化层，因此所述第三氧化层17不会延伸至第一氮化硅层15及以上的区域。
步骤四、如图3D所示，所述控制栅沟槽4内淀积第二氮化硅层18；较佳地，以化学气相沉积(CVD)方式淀积第二氮化硅层18，所述第二氮化硅层18覆盖所述第三氧化层 17，并与所述第一氮化硅层15连接，所述第二氮化硅层18延伸至位于第一主面001的第二氧化层16表面；较佳地，所述第三氧化层17为氧化硅，所述第三氧化层17的厚度为
Figure RE-GDA0002527303450000071
所述第二氮化硅层18的厚度为
Figure RE-GDA0002527303450000072
步骤五、如图3E所示，刻蚀位于第一主面001上的第二氮化硅层18及第二氧化层16，以使第一氮化硅层15外露；
刻蚀位于控制栅沟槽4内的第二氮化硅层18和第三氧化层17，保留位于控制栅沟槽 4侧壁的第二氮化硅层18。具体地，沿着位于控制栅沟槽4侧壁的第二氮化硅18的侧壁边沿刻蚀位于控制栅沟槽4底壁的第二氮化硅层18和第三氧化层17，使得控制栅沟槽4 的底壁外露，同时也保留了位于控制栅沟槽4侧壁的第二氮化硅层18底部的第三氧化层 17。
步骤六、如图3F所示，刻蚀外露的所述控制栅沟槽4底部的N-型外延层2，在所述N-型外延层2内部形成分离栅沟槽5，分离栅沟槽5与控制栅沟槽4连通；较佳地，所述分离栅沟槽5的深度为2-6微米。在本实施例中，分离栅沟槽5的顶部即为控制栅沟槽4 的底部。
步骤七、如图3G所示，在所述分离栅沟槽5内形成分离栅氧化层7；较佳地，以热氧化方式在所述分离栅沟槽5内形成一层厚的分离栅氧化层7，热氧化方式会消耗掉部分分离栅沟槽5侧壁的硅，使得分离栅沟槽5的宽度稍微增大。传统工艺想要在分离栅沟槽5 内形成分离栅氧化层7，则需要先刻蚀掉控制栅沟槽4内壁的氧化层，再在控制栅沟槽4 和分离栅沟槽5内同时生长氧化层，再以湿法腐蚀方式去除位于控制栅沟槽4内的氧化层，工艺过程繁琐。本发明实施例中，由于控制栅沟槽4侧壁保留了第二氮化硅层18，有氮化硅覆盖的部分不会生长氧化层，因此在控制栅沟槽4的侧壁不会形成分离栅氧化层7，有效简化了工艺步骤。
步骤八、如图3H所示，以湿法腐蚀方式去除第一氮化硅层15、第二氮化硅层18、第一氧化层14和第三氧化层17，仅保留分离栅氧化层7，分离栅氧化层7也会因湿法腐蚀而被减薄。
步骤九、如图3I所示，在所述控制栅沟槽4内生长氧化层，在控制栅沟槽4的内表面形成栅氧化层8。在一较佳地实施例中，同时也在所述分离栅沟槽5内生长氧化层，增厚所述分离栅氧化层7，以形成满足工艺要求的分离栅氧化层7。
步骤十、如图3J所示，在所述控制栅沟槽4和分离栅沟槽5内沉积第一多晶硅。具体为：以LPCVD在所述控制栅沟槽4和分离栅沟槽5内沉积第一多晶硅，第一多晶硅填充满分离栅沟槽5并延伸至第一主面001，第一多晶硅的表面形成有凹型缺口20，如图3J 的虚线部分所示，所述凹型缺口20的侧壁位于分离栅氧化层7的内壁之外，也可以理解为，凹型缺口20的侧壁处于位于分离栅沟槽5内的第一多晶硅的侧壁以外的区域。保证了在步骤十一刻蚀后，栅极多晶硅9与分离栅多晶硅6断开连接。
步骤十一、如图3K所示，对所述第一多晶硅进行回刻，于控制栅沟槽4内形成栅极多晶硅9，于分离栅沟槽5内形成分离栅多晶硅6，所述栅极多晶硅9不与分离栅多晶硅6 连接。具体为：对所述第一多晶硅进行回刻，去除位于第一主面001的第一多晶硅，沿着位于控制栅沟槽4侧壁的第一多晶硅的侧壁边沿进行刻蚀直到栅氧化层8外露，形成位于控制栅沟槽4侧壁的栅极多晶硅9，继续对位于分离栅沟槽5内的第一多晶硅刻蚀，使其与分离栅沟槽5顶部齐平，形成分离栅多晶硅6。
优选的，在步骤十一之后，还包括：
步骤十二、如图3M所示，在所述第一主面001上，注入P型离子，并推阱，形成P- 型的阱区3，所述控制栅沟槽4的深度不小于所述阱区3的结深，可以理解为所述栅极多晶硅9从侧面覆盖所述阱区3。
步骤十三、如图3N所示，在所述第一主面001上，注入N型离子，并退火，形成N+ 型的源极区12，N+型的源极区12位于P-型的阱区3的表面，所述栅极多晶硅9从侧面覆盖所述源极区12。
步骤十四、如图3O所示，覆盖所形成的结构淀积绝缘介质层10，之后采用光刻工艺，对所述绝缘介质层10进行刻蚀以形成接触孔，其中穿通源极区12的接触孔延伸至阱区3内，接触孔还包括栅极多晶硅接触孔和分离栅多晶硅接触孔。
步骤十五、如图3P所示，在所述绝缘介质层10上及接触孔内淀积金属层，对金属层进行刻蚀，得到源极金属11和栅极金属，源极金属11与N+型的源极区12欧姆接触，并且源极金属11通过分离栅多晶硅接触孔与分离栅多晶硅6电连接，栅极金属通过栅极多晶硅接触孔与栅极多晶硅9电连接。本实施例中栅极金属、栅极多晶硅接触孔和分离栅多晶硅接触孔均未画出，这为本领域技术人员所熟知的，此处不再赘述。
步骤十六、如图3Q所示，在所述第二主面002上淀积金属，得到漏极金属13，漏极金属13与N+型衬底1欧姆接触，以制作完成本发明实施例的半导体功率器件。
在一较佳地实施例中，如图3L所示，在步骤十一之后还包括，在所述控制栅沟槽4和分离栅沟槽5内形成一层掩蔽氧化层21，所述掩蔽氧化层21覆盖所述分离栅多晶硅6的顶面；较佳地，以热氧化方式在控制栅沟槽4和分离栅沟槽5内形成所述掩蔽氧化层21，所述掩蔽氧化层21覆盖栅极多晶硅9的表面及分离栅多晶硅6的顶面。其中，栅极多晶硅9表面是指栅极多晶硅9外露的顶面及侧面。需要注意的是，上述形成掩蔽氧化层21 的步骤只需要在步骤十四之前进行即可。
图4示出了本实施例的半导体功率器件结构的剖面图，以N型器件为例，以N型器件为例，包括有源区12，所述有源区12内包括若干个相互并联的器件元胞单元，所述器件元胞单元包括重掺杂的N+型衬底1及位于所述N+型衬底1上的轻掺杂的N-型外延层2，在所述N-型外延层2的上部设有P-型的阱区3，
在所述阱区3间设有控制栅沟槽4，所述控制栅沟槽4从所述N-型外延层2表面延伸到其内部，所述控制栅沟槽4底部设有分离栅沟槽5，所述分离栅沟槽5内填充有分离栅多晶硅6以及包裹所述分离栅多晶硅6侧面和底面的分离栅氧化层7，所述控制栅沟槽4 的侧壁和底壁上设置有栅氧化层8，所述栅氧化层8覆盖所述分离栅氧化层7的顶部，所述栅氧化层8不覆盖所述分离栅多晶硅6的顶部，由所述栅氧化层8形成的所述控制栅沟槽4的侧壁处设置有栅极多晶硅9，分离栅多晶硅6的顶面低于栅极多晶硅9的底部；
栅极多晶硅9的内侧位于分离栅多晶硅6外侧以外的区域，可以理解为所述栅极多晶硅9与所述分离栅多晶硅6没有重叠区域。所述栅极多晶硅9设置在所述分离栅多晶硅6的外侧，因此在水平方向上没有重叠区域；所述栅极多晶硅9设置在所述分离栅多晶硅6 上方，因此在竖直方向上也没有重叠区域，因此，在水平方向上和竖直方向上，本发明实施例中的栅极多晶硅9和分离栅多晶硅6之间均没有重叠区域，因此不会产生源极与栅极之间的寄生电容，也大幅降低了源极与栅极之间漏电流的风险，解决了传统分离栅MOSFET 会产生的问题，除了改善器件特性也提升了器件的可靠性。
在一较佳地实施例中，如图5所示，栅极多晶硅9表面及分离栅沟槽5顶部设置有掩蔽氧化层21，掩蔽氧化层21覆盖分离栅多晶硅6的顶面。其中，栅极多晶硅9表面是指栅极多晶硅9的顶面和侧面。
在所述控制栅沟槽4上覆盖有绝缘介质层10，所述绝缘介质层10上覆盖有源极金属11，在所述阱区3内的上部设有N+型的源极区12，所述源极金属11填充在所述源极区12间的接触孔内，所述源极金属11与所述分离栅沟槽5内的分离栅多晶硅6电连接；在所述N+型衬底1的下表面设置漏极金属13，所述漏极金属13与所述N+型衬底1欧姆接触。
所述N+型源极区12与所述控制栅沟槽4邻接，所述源极金属11通过绝缘介质层10与控制栅沟槽4内的栅极多晶硅9隔离。
本发明实施例中的所述分离栅沟槽5的深度大于控制栅沟槽4的深度，所述控制栅沟槽4的深度不小于所述阱区3的结深。
本发明实施例还包括栅极金属(图中未示出)，所述栅极金属通过栅极多晶硅接触孔与所述栅极多晶硅9电连接。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (8)

1.一种半导体功率器件结构的制造方法，其特征在于，包括如下步骤：
步骤一、选取第一导电类型的衬底，在所述衬底上形成第一导电类型的外延层，所述外延层的上表面为第一主面，所述衬底的下表面为第二主面；
步骤二、在所述第一主面上依次淀积第一氧化层、第一氮化硅层和第二氧化层，采用光刻工艺，对所述第二氧化层、第一氮化硅层、第一氧化层及外延层进行刻蚀，形成控制栅沟槽；
步骤三、以热氧化方式在所述控制栅沟槽内形成第三氧化层；
步骤四、在所述控制栅沟槽内淀积第二氮化硅层；
步骤五、刻蚀位于第一主面上的第二氮化硅层及第二氧化层，以使第一氮化硅层外露；刻蚀位于控制栅沟槽内的第二氮化硅层和第三氧化层，保留位于控制栅沟槽侧壁的第二氮化硅层。
步骤六、刻蚀外露的所述控制栅沟槽底部的外延层，在所述外延层内部形成分离栅沟槽；
步骤七、以热氧化方式在所述分离栅沟槽内形成分离栅氧化层；
步骤八、以湿法腐蚀方式去除第一氮化硅层、第二氮化硅层、第一氧化层和第三氧化层；
步骤九、在所述控制栅沟槽内生长氧化层，在控制栅沟槽的内表面形成栅氧化层；
步骤十、在所述控制栅沟槽和分离栅沟槽内沉积第一多晶硅；
步骤十一、对所述第一多晶硅进行回刻，于控制栅沟槽内形成栅极多晶硅，于分离栅沟槽内形成分离栅多晶硅，所述栅极多晶硅不与分离栅多晶硅连接。
2.一种半导体功率器件结构，包括有源区，所述有源区内包括若干个相互并联的器件元胞单元，所述器件元胞单元包括第一导电类型的衬底及位于所述衬底上的第一导电类型的外延层，在所述外延层的上部设有第二导电类型的阱区，其特征在于：
在所述阱区间设有控制栅沟槽，所述控制栅沟槽从所述外延层表面延伸到其内部，所述控制栅沟槽底部设有分离栅沟槽，所述分离栅沟槽内填充有分离栅多晶硅以及包裹所述分离栅多晶硅侧面和底面的分离栅氧化层，所述控制栅沟槽的侧壁和底壁上设置有栅氧化层，所述栅氧化层覆盖所述分离栅氧化层的顶部，由所述栅氧化层形成的所述控制栅沟槽的侧壁处设置有栅极多晶硅，所述分离栅多晶硅的顶面低于所述栅极多晶硅的底面；
所述栅极多晶硅的内侧位于分离栅多晶硅侧壁以外的区域。
3.根据权利要求2所述的半导体功率器件结构，其特征在于，所述栅极多晶硅表面及所述分离栅沟槽顶部设有掩蔽氧化层，所述掩蔽氧化层覆盖所述分离栅多晶硅的顶面。
4.根据权利要求2所述的半导体功率器件结构，其特征在于，所述控制栅沟槽上覆盖有绝缘介质层，所述绝缘介质层上覆盖有源极金属，在所述阱区内的上部设有第一导电类型的源极区，所述源极金属填充在所述源极区间的接触孔内，所述源极金属与所述分离栅沟槽内的分离栅多晶硅电连接。
5.根据权利要求4所述的半导体功率器件结构，其特征在于，还包括栅极金属，所述栅极金属通过栅极多晶硅接触孔与所述栅极多晶硅电连接。
6.根据权利要求4所述的半导体功率器件结构，其特征在于，所述源极区与所述控制栅沟槽邻接，所述源极金属通过绝缘介质层与控制栅沟槽内的栅极多晶硅隔离。
7.根据权利要求2所述的半导体功率器件结构，其特征在于，所述分离栅沟槽的深度大于控制栅沟槽的深度，所述控制栅沟槽的深度不小于所述阱区的结深。
8.根据权利要求2所述的半导体功率器件结构，其特征在于，在所述衬底的下表面设置漏极金属，所述漏极金属与所述衬底欧姆接触。
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