CN100421233C - 一种集成电路的制作方法及结构 - Google Patents

Abstract

本申请是为一种集成电路的制作方法及结构，其使用一次多晶硅层的沉积及蚀刻即可同时形成渠沟式元件的栅极及平面式元件的多晶硅层。本申请的方法及结构克服了栅极氧化物层漏电的问题，并且有效提升耐压、降低生产成本及提升良率。本申请于功率元件的技术领域中具有突出的技术特征。

Description

一种集成电路的制作方法及结构

技术领域

本申请是为一种集成电路的制作方法及结构，特别是一种同时制造渠沟式元件和平面式元件的方法及所获得的结构。

背景技术

功率元件金氧半场效电晶体(MOSFET、MOS)具有高输入阻抗(inputimpedance)，因此特别容易受到静电放电脉冲(ESD pulse)的损害。另外，现今的集成电路制程中为了可获得具有较低起始电压(Vt)的MOS，其栅极氧化物层(gate oxide)的厚度多需变的较薄，在这样的需求下，只要在制程中使用15-20V左右的电压，那么栅极氧化物层就容易受到伤害，进而造成漏电等情形。因此，在功率元件MOS的应用上，加上一静电放电(ESD)防护电路是必要的。

既有的技术中，在集成电路的制作中，常是先制造功率元件MOS后，才加上一ESD防护电路。以NMOS为例，在传统渠沟式双扩散电晶体(trench-DMOS)的制作上，首先于具有渠沟的多晶硅半导体材质表面上形成氧化物层，在氧化物层形成之后，以一层具有掺杂的多晶硅层(dopedpolysilicon)填满渠沟，接着蚀刻露出渠沟表面的多晶硅层以形成功率元件MOS的栅极。在完成MOS栅极的制造后，进行第二次的多晶硅层沉积，即在渠沟表面沉积一层未掺杂的多晶硅并全面性注入P型离子(P⁺)，接下来以光阻把周边及ESD防护电路所需要的多晶硅层保留，再进行第二次多晶硅层的蚀刻以形成ESD防护电路所需要的多晶硅层。

请参考图1，其为一具有ESD防护电路的传统渠沟式双扩散电晶体(trench-DMOS)示意图。多晶硅epi的半导体材质上具有渠沟14，半导体材质表面上是氧化物层12，氧化物层12可同时作为栅极氧化物层以及ESD保护电路的介电层，氧化物层12之上分别是渠沟式MOS 15及ESD保护电路17。其中，渠沟式MOS 15的栅极11及ESD保护电路17的多晶硅层13分别于第一次及第二次蚀刻后形成。上述的两次蚀刻，以及蚀刻后在酸槽中的清洗，会使渠沟上方的角落氧化物层121容易受到离子及氢氟酸(HF)的侵蚀，造成栅极氧化物层漏电。此外，为了因应电性需求而要将栅极氧化物层变薄时，势必也会让漏电情况变得更加严重。

由于既有的技术或知识中，是在制造功率元件MOS之后，才加上一ESD防护电路，其使用了两次多晶硅层的沉积及蚀刻的制程，极易造成栅极氧化物层漏电，因此，本申请提供一种同时制造渠沟式元件和平面式元件的方法及所得的结构，其可解决漏电的问题、降低生产成本以及提升良率。

发明内容

本申请是为一种集成电路的制作方法及所得的结构，用于同时制造渠沟式元件和平面式元件，其显然的进步包括只使用一次多晶硅层的沉积及蚀刻的制程即可同时形成渠沟式元件的栅极和平面式元件的多晶硅层，由于对于渠沟上方的栅极氧化物层只经过一次离子蚀刻，所以本申请的栅极氧化物层可耐更高的电压、并减少漏电问题的发生，尤其在薄栅极氧化物层的产品应用上，可提升耐压。

根据本发明，提供一种具有静电放电防护元件的集成电路制作方法，包括：(a)在一具有渠沟的半导体材质上形成一第一氧化物层；(b)形成一多晶硅层于该第一氧化物层之上，其中该多晶硅层区分为一渠沟区域的多晶硅层及一平面区域的多晶硅层，该多晶硅层具有一第二掺质；(c)利用一掩膜层覆盖该多晶硅层，并且仅在该渠沟区域的多晶硅层注入一第一掺质；以及(d)蚀刻部分该多晶硅层，以同时形成一渠沟式元件的一栅极及一静电放电防护元件的一多晶硅层。本申请的内容将叙述于实施例，包括同时制造渠沟式元件和平面式元件的方法及结构。本申请是由权利要求范围所定义。

附图说明

图1：习知具有ESD防护电路的传统渠沟式双扩散电晶体(trench-DMOS)示意图。

图2(a)至(e)：本申请集成电路的制作方法的流程示意图。

图3：根据本申请方法所得其中的一具有ESD防护电路的渠沟式双扩散电晶体(trench-DMOS)示意图。

元件符号说明

11：     栅极                     12：    氧化物层

121：    角落氧化物层

13：     ESD保护电路的多晶硅层    14：    渠沟

15：     渠沟式MOS

17：     ESD保护电路              21：    渠沟式MOS的栅极

22：     氧化物层                 221：   角落氧化物层

23：     多晶硅层

231：    渠沟区域的多晶硅层

233：    平面区域的多晶硅层

23’：   ESD保护电路的多晶硅层

24：     渠沟                     25：    渠沟区域

251：    单元区域                 252：   栅极总线区域

26：     平面区域

31：     栅极                     32：    绝缘层

321：    角落氧化物层

33’：   ESD保护电路的多晶硅层

34：     半导体材质的渠沟区域

35：     渠沟式双扩散电晶体

36：     半导体材质的平面区域

37：     ESD防护电路             epi：   多晶硅

ox：     氧化物层

SiN(Si₃N₄)：氮化硅层

PR：    光阻                      P⁺：   P型离子

N⁺：    N型离子                   D：    漏极

S：源极

具体实施方式

为了有效改善既有技术中使用两次多晶硅层的沉积及蚀刻的制程，以及此既有制程所易造成的栅极氧化物层漏电问题，本申请提出一种新颖的集成电路制作方法及结构来解决上述问题。

根据本申请的一实施例，本申请集成电路的制作方法是可以图2(a)至(e)所示的流程作说明。

请参考图2(a)，多晶硅epi的半导体材质上具有渠沟24，半导体材质表面上是氧化物层22，氧化物层22上沉积未掺杂的多晶硅层23，此多晶硅层23区分为渠沟区域25的多晶硅层231及平面区域26的多晶硅层233，其中渠沟区域25又进一步区分成单元区域251(cell area)与栅极总线区域252(gate bus area)，栅极总线区域252的渠沟功用在于，其渠沟可将单元区域251渠沟中的多晶硅拉出集中至栅极衬垫(gate pad)处。本申请的流程图是为一横切剖面示意图，因而会随着不同的横切位置存有不同的差异，例如，本申请可由另一横切剖面位置，仅示出单元区域251的渠沟。

同样参考本申请图2(a)，首先于多晶硅层23注入P型离子(P⁺)，并藉由加温多晶硅层23的表面，形成氧化物层ox。进一步地，在氧化物层ox之上沉积氮化硅层SiN(Si₃N₄)，并在氮化硅层SiN上形成一光阻PR。此光阻PR覆盖至栅极总线区域252的渠沟开口近一半处，目的在于防止多晶硅蚀刻时微渠沟效应(micro trenching effect)的产生。此效应即是在光阻完成显影之后，对多晶硅层进行离子蚀刻时，于光阻覆盖及光阻未覆盖的界面处会有垂直往下及由侧壁反弹的离子，这些离子会对界面下方的栅极氧化物层产生不预期的过度蚀刻，进而伤及栅极氧化物层。

请接着参考图2(b)，在光阻PR形成后，进行氮化硅层的蚀刻以去掉未被光阻PR保护的氮化硅层SiN。此氮化硅层蚀刻，停止于氧化物层ox，目的在形成一掩膜层M。此掩膜层M是由未被蚀刻的氮化硅层SiN及平面区域26的氧化物层ox所组成，并且用以保留平面区域26的多晶硅层233。图2(b)中，未被掩膜层M覆盖的渠沟区域25的多晶硅层231的表面是被注入掺质。

根据本实施例，注入掺质的方式为离子注入，此掺质子为N型离子(N⁺)，例如磷离子。尽管本实施例以NMOS作为说明，本实施方式也同样适用于其他功率元件MOS的制作。

注入掺质之后，将光阻PR移除，藉由高温扩散方式将N型离子均匀驱入渠沟区域25的多晶硅层231。至此，如图2(c)所示，渠沟区域25的多晶硅层231已呈现具有N型的多晶硅层，换言之，多晶硅层231的电性已由P型转成N型。

为了同时获得渠沟式MOS的栅极以及ESD防护电路的多晶硅层，本申请利用前述形成的掩膜层M作为硬式罩幕，进行多晶硅干式蚀刻，其结果如图2(d)所示，该掩膜层M保留了ESD防护电路所需要的多晶硅层23’。此外，由于本制程仅需进行一次的多晶硅层蚀刻，因此，角落氧化物层221不会一再地被侵蚀、损失，因而容易维持均匀的厚度。

接着，将掩膜层M移除，则渠沟式MOS的栅极21以及ESD保护电路的多晶硅层23’便分别形成。如图2(e)所示，形成的渠沟式MOS的栅极21为N型多晶硅，而形成的ESD保护电路的多晶硅层23’则为P型多晶硅，而当然此ESD防护电路的多晶硅层23’可依所需要的ESD防护电路需求，进一步定义其P型多晶硅层中的N型区域，例如定义成NPN或NPNPN等的多晶硅层。另外，由于掩膜层M是由氮化硅层及氧化物层组成，因此可分别利用磷酸及氢氟酸将之移除。

根据上述图2(a)至(e)的流程示意图，依顺序可实行本申请的方法，并据以获得一结构。请参考图3，其是根据本申请方法所得其中之一具有ESD防护电路的渠沟式双扩散电晶体(trench-DMOS)示意图。

本申请的集成电路制作方法及结构是以NMOS为例作说明，然而，本申请的方法及结构也同样适用于PMOS及CMOS的制程。

请参考图3的结构，本申请的集成电路结构具有半导体材质的多晶硅epi，该半导体材质具有渠沟区域34及平面区域36，半导体材质的表面覆盖以绝缘层32。渠沟区域34的绝缘层上为渠沟式双扩散电晶体35，其具有源极S、漏极D及栅极31。平面区域36的绝缘层上为ESD防护电路37，其中ESD保护电路的多晶硅层23’定义成NPN的多晶硅层。其中，绝缘层32具有一均匀的厚度，且其位于渠沟区域34的绝缘层可作为渠沟式双扩散电晶体35的栅极氧化物层，而位于该平面区域36的绝缘层32可作为ESD防护电路37的介电层。

根据本申请方法所得的上述结构，同样参考图3，因其具有厚度均匀的绝缘层32、来源相同的渠沟式双扩散电晶体的栅极31以及ESD保护电路的多晶硅层33’，使得本申请的方法具有显然的进步。该栅极31及多晶硅层33’是来自同一多晶硅层的一次沉积及一次蚀刻，可大为简化功率元件的制程、降低生产成本。也因为绝缘层32只经过一次蚀刻，特别是在渠沟上方的角落绝缘层321可维持均匀厚度，当其作为栅极氧化物层时，可以有效解决漏电的问题，提升功率元件的合格率。

综上所述，使用本申请的集成电路制作方法及结构，可同时制造渠沟式元件和平面式元件，具体改善了使用两次多晶硅层的沉积及蚀刻的制程，也因为渠沟上方的角落绝缘层只经过一次蚀刻，所以可以减少栅极氧化物层漏电的问题，并提升功率元件的合格率。因此，本申请具有突出的技术特征及显然的进步，且因达成发展本申请的目的，而具有产业利用价值。

本申请实施例所叙述的方法或结构仅是举例，而不应限制本申请的发明思想，本申请得由熟悉本技艺的人士任施匠思而为诸般修饰，然皆不脱如附的权利要求所欲保护者。

Claims (8)

1. 一种具有静电放电防护元件的集成电路制作方法，其特征在于，包括：

(a)在一具有渠沟的半导体材质上形成一第一氧化物层；

(b)形成一多晶硅层于该第一氧化物层之上，其中该多晶硅层区分为一渠沟区域的多晶硅层及一平面区域的多晶硅层，该多晶硅层具有一第二掺质；

(c)利用一掩膜层覆盖该多晶硅层，并且仅在该渠沟区域的多晶硅层注入一第一掺质；以及

(d)蚀刻部分该多晶硅层，以同时形成一渠沟式元件的一栅极及一静电放电防护元件的一多晶硅层。

2. 如权利要求1所述的集成电路制作方法，其特征在于，(d)蚀刻部分该多晶硅层之后，更包括：

移除该掩膜层；以及

定义该静电放电防护元件的该多晶硅层。

3. 如权利要求1所述的集成电路制作方法，其特征在于，是利用一离子注入的方式注入该第一掺质，而该离子注入的方式是藉由高温扩散来趋入。

4. 如权利要求1或2所述的集成电路制作方法，其特征在于，该掩膜层包含一第二氧化物层及一氮化硅层。

5. 如权利要求1所述的集成电路制作方法，其特征在于，该第一氧化物层具有一均匀的厚度。

6. 如权利要求1所述的集成电路制作方法，其特征在于，该第一掺质与该第二掺质具有相反的电性。

7. 如权利要求1所述的集成电路制作方法，其特征在于：

该渠沟式元件为一渠沟式双扩散电晶体。

8. 一种具有静电放电防护元件集成电路结构，其特征在于，包括：

一半导体材质，其具有一渠沟区域及一平面区域；

一绝缘层覆盖于该半导体材质之上，且该绝缘层具有一均匀的厚度；

一渠沟式元件，设置于该渠沟区域的绝缘层上；以及

一静电放电防护元件，设置于该平面区域的绝缘层上，

其中位于该渠沟区域的绝缘层可作为该渠沟式元件的一栅极氧化物层；及/或

位于该平面区域的绝缘层可作为该静电放电防护元件的一介电层。

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