CN102042997B - 判断等离子体损伤来源的电路结构及方法 - Google Patents

Abstract

本发明公开了一种判断等离子体损伤来源的电路结构，当金属互连层为N层时，每组电路结构包括N+1套测试电路图案，N为大于等于1的整数。本发明还公开了一种根据所述电路结构判断等离子体损伤来源的方法，采用本发明的结构和方法，能够判断等离子体损伤来源于哪一道工艺。

Description

判断等离子体损伤来源的电路结构及方法

技术领域

本发明涉及集成电路可靠性测试领域，特别涉及一种判断等离子体损伤来源的电路结构及方法。

背景技术

目前，随着半导体制造进入到深亚微米阶段，晶圆上半导体器件的特征尺寸进一步缩小，集成电路的集成度不断增加，对半导体制造工艺提出了更高的要求，栅极多晶硅层的特征尺寸、栅氧化层的厚度等参数都不断减小。

在半导体制造工艺中，无论离子注入、化学气相沉积、光刻胶的去除，还是干法刻蚀工序中，都可能利用等离子体工艺，在反应腔内产生的等离子体带有电荷，很容易在晶圆表面形成电荷的积累，造成半导体器件电学性能的退化。当对金属氧化物半导体场效应管(MOSFET)上方的介质层或金属层进行蚀刻时，由于等离子体异常放电而产生的电流会沿着栅极上方的金属互连线流向栅极而对栅极造成损伤，特别是对于较薄的栅氧化层，等离子体电荷在栅极积累，在栅极表面产生表面电势，与晶圆衬底之间出现电势差，驱动产生遂穿栅氧化层的电流，损伤栅氧化层，使半导体器件的可靠性和寿命严重地降低。其中，金属互连线是在介质层中刻蚀形成沟槽和连接孔，并在沟槽和连接孔内填充金属，组成的金属连接通路。等离子体异常放电产生的电流对栅极的损伤现象称为天线效应，又称之为等离子体损伤(PlasmaInduced Damage，PID)。所以说，等离子体损伤测试也是晶圆可靠性(reliability)测试的项目之一，避免等离子体损伤是半导体工艺中非常重要的。由于半导体器件制作流程中，绝大多数的工艺中都会使用到等离子技术，所以判断等离子损伤具体是来源于哪一道工艺，就成了解决问题的关键。

图1为受到等离子体损伤的栅极电流示意图。图1中横坐标为栅极电流，纵坐标为累积分布值。因为栅极电流的数量级较小，为了清楚显示栅极电流的大小，将栅极电流取负成对数形式，栅极电流越靠近图的左侧，则说明电流越大。正常情况下，栅极电流值是比较小的，当栅氧化层被遂穿后，就会出现大的漏电流，如图1中的竖线左侧所示。

半导体器件制作的每个工艺中都有可能使用到等离子技术，只有及时地判断出在哪一道工艺中器件受到等离子体的损伤，才能够提高半导体器件制作的良率。

发明内容

有鉴于此，本发明解决的技术问题是：如何判断等离子体损伤的具体来源。

为解决上述技术问题，本发明的技术方案具体是这样实现的：

本发明公开了一种判断等离子体损伤来源的电路结构，当金属互连层为N层时，每组电路结构包括N+1套测试电路图案，N为大于等于1的整数；

其中，N套测试电路图案中，

每套测试电路图案包括在半导体衬底上形成的第一列具有N层的金属互连层和第二列具有N层的金属互连层、一金属氧化物半导体场效应管MOSFET、一测试衬垫和一金属电连接线Metal Jump，所述第二列具有N层的金属互连层的底层与MOSFET的栅极电性连接；所述第一列具有N层的金属互连层的顶层与测试衬垫电性连接；

每套测试电路图案中Metal Jump电性连接第一列金属互连层和第二列金属互连层，第m套测试电路图案的Metal Jump的两端分别电性连接第一列金属互连层的第m层和第二列金属互连层的第m层；m为小于等于N且大于等于1的整数；

第N+1套测试电路图案包括在半导体衬底上形成的第一列具有N层的金属互连层和第二列具有N层的金属互连层、一MOSFET、测试衬垫、一Metal Jump和一个二极管，所述第二列具有N层的金属互连层的底层与MOSFET的栅极电性连接；所述第二列具有N层的金属互连层的顶层与测试衬垫电性连接；所述第一列具有N层的金属互连层的底层与二极管电性连接；所述Metal Jump的两端分别电性连接第一列金属互连层第x层和第二列金属互连层的第x层，x为小于等于N且大于等于1的整数；

所述晶圆上包括芯片和位于芯片侧边的切割道内，用于判断芯片等离子体损伤来源的电路结构，所述电路结构和芯片中的金属互连层数相同；所述电路结构和芯片中的MOSFET相同。

N+1套测试电路图案中的MOSFET结构相同；N+1套测试电路图案中的N层金属互连层结构相同。

第一列金属互连层的每层金属层面积比第二列金属互连层的每层金属层面积大。

当MOSFET为NMOS时，二极管的N极与第一列具有N层的金属互连层的底层电性连接；当MOSFET为PMOS时，二极管的P极与第一列具有N层的金属互连层的底层电性连接。

每层金属互连层包括沟槽和连接孔。

本发明还公开了一种利用如权利要求1所述的电路结构判断等离子体损伤来源的方法，该方法包括：

对第N+1套测试电路图案的测试衬垫施加电压，当第N+1套测试电路图案的栅极被击穿，则等离子体损伤来源于MOSFET本身；

否则，对第N套至第1套测试电路图案的测试衬垫依次施加电压进行测试，当第m套测试电路图案的栅极没有被击穿，而第m-1套测试电路图案的栅极被击穿，则等离子体损伤来源于m-1层金属互连层，N为大于等于1的整数，m为小于等于N且大于等于1的整数。

所述栅极被击穿的电流大于10^-11安培数量级。

由上述的技术方案可见，本发明通过在晶圆的切割道内放置测试电路结构，在前段工艺和后段工艺都完成后，对测试电路结构中的测试电路图案依次进行漏电流测试，从而判断出等离子损伤是来源于前段工艺(金属互连层形成之前，形成MOSFET)，还是在制作金属互连层过程中(即所说的后段工艺)，如果是在后段，还能具体检测出是来源于哪层互连金属层。

附图说明

图1为受到等离子体损伤的栅极电流示意图。

图2为为晶圆的俯视图。

图3(a)至图3(h)为本发明实施例中8套测试电路图案的结构示意图。

具体实施方式

为使本发明的目的、技术方案、及优点更加清楚明白，以下参照附图并举实施例，对本发明进一步详细说明。

本发明利用示意图进行了详细描述，在详述本发明实施例时，为了便于说明，表示结构的示意图会不依一般比例作局部放大，不应以此作为对本发明的限定，此外，在实际的制作中，应包含长度、宽度及深度的三维空间尺寸。

本发明的核心思想是：通过在晶圆的切割道内放置测试电路结构，在前段工艺和后段工艺都完成后，对测试电路结构中的测试电路图案依次进行漏电流测试，判断等离子体损伤来源于哪一道工艺中。

在深亚微米制造工艺中，大致有三种典型的情况下要利用到等离子体技术。第一种情况，导体连线和图形的刻蚀：导体层面，如金属层、多晶硅栅极在等离子束的刻蚀下形成各种图形和线条，这时，图形侧面会暴露在等离子束下，从而累积电荷；第二种情况，光刻胶去除的时候，一般采用氧气灰化的方法，即利用气体电离成的等离子束去掉该光刻胶，显然，光刻胶在去除的最后，光刻胶下导体层的顶面就会直接暴露在等离子束下；第三种情况，连接孔刻蚀，在刻蚀连接孔完成时，就会显露出连接孔下的层，使该层直接暴露在等离子束下。从上述三种情况可以看出，无论栅氧化层直接受到等离子体的损伤，还是后续通过金属层传导电荷将栅氧化层损伤，栅氧化层受到等离子体损伤的几率非常大。一般半导体器件制作工艺中，包括在前段形成金属氧化物半导体场效应管(MOSFET)，在后段形成具有连接孔的各层互连金属层。本发明实施例以形成7层金属互连层为例进行说明，将各层互连金属层标记为M1至M7。那么测试电路结构用以检测的就是：等离子体损伤来源于前段工艺，还是后段互连金属层，还可以检测出等离子体损伤具体来源于M1至M7的哪层互连金属层。

晶圆上包括主电路图案和测试电路图案。主电路图案为最后经过切割、封装测试合格，成为一般所称的集成电路(IC)芯片；测试电路图案位于晶圆的切割道(scribe line)内，或者晶圆上的一些虚拟(dummy)位置上。本发明实施例将测试电路图案设置在晶圆的切割道内，用以测试邻近芯片制程中的等离子体损伤。图2为晶圆的俯视图。晶圆由多个芯片101组成，而芯片101间则以切割道102相隔。晶圆上有多少颗芯片，则切割道上就设有多少组测试电路结构。

显然，芯片上互连金属层的层数，是根据具体应用而定的，7层金属互连层是现有比较常见的，当然也可以为5层，或者其它金属互连层。

晶圆上的主电路图案和测试电路结构是同时制作形成的，主电路图案和其邻近的测试电路结构具有相同的金属层数，而且主电路图案和测试电路结构中的MOSFET也相同。

具体地，本发明具体实施例中，主电路图案具有7层金属互连层和1个MOSFET，那么每组测试电路结构包括8套测试电路图案，这8套测试电路图案中的MOSFET结构相同，金属互连层结构也相同。每套测试电路图案包括形成在半导体衬底上的平行排列的两列M1至M7金属互连层，其中一列金属互连层的M1即底层与MOS场效应管的栅极电性连接，另一列金属互连层的M7，即另一列的顶层金属互连层与测试衬垫(Testing Pad，TP)连接，测试衬垫用以通过探针在其上施加电压，从而探测MOS场效应管的漏电流。图3(a)至图3(h)为本发明实施例中8套测试电路图案的结构示意图。

下面对8套测试电路图案逐一进行说明。

如图3(a)所示，称为第8套测试电路图案，平行排列的两列M1至M7金属互连层，将左侧的M1至M7金属互连层称之为第一列金属互连层，将右侧的M1至M7金属互连层称之为第二列金属互连层。第一列金属互连层的M7与测试衬垫连接，测试衬垫用以通过探针在其上施加电压，从而探测MOS场效应管的漏电流。金属层的面积越大，在制作时收集的等离子体电荷也就越多，由于第二列金属互连层的M1与MOS场效应管相连接，为了防止第二列金属互连层上收集过多的等离子体电荷，传导至MOS场效应管，导致MOS场效应管的栅氧化层被击穿，所以第一列金属互连层的每层金属层面积，要远比第二列金属互连层的面积大，用以作为天线结构(antennastructure)，在制作过程中收集尽可能多的等离子体电荷。具体地，第一列金属互连层的测试衬垫以及金属互连层的俯视面积为55微米×55微米，相比之下，第二列金属互连层的俯视面积都可以忽略不计。

保护二极管(protect diode，PD)与第一列7层金属互连层M1相连接，其中PD为二极管。MOS场效应管的形成为现有的公知技术，包括在半导体衬底100上形成的栅极101、栅氧化层102、源极103和漏极104。MOS场效应管分为NMOS管和PMOS管。如果该图右侧是NMOS管，则半导体衬底上为P阱，在P阱的小区域内进行N型注入，使该PD处的N型区域与P阱形成一个PN结，即形成一个以阱为P型的二极管，并用导线将PD与互连金属层连接起来。反之，也相同，如果该图右侧是PMOS管，则半导体衬底上为N阱，在N阱的小区域内进行P型注入，使该PD处的P型区域与N阱形成一个PN结，即形成一个以阱为N型的二极管，并用导线将PD与互连金属层连接起来。图3(a)右侧是NMOS管，二极管与第一列金属互连层M1相连接时，连接方式如图3(a)所示，二极管的N型区域为N极，P阱为P极，N极与第一列金属互连层M1相连接。在测试衬垫上施加正的测试电压时，二极管反偏，电流经过第二列金属互连层，测试MOS场效应管的栅极电流。

另外，图3(a)中，金属电连接线(Metal Jump)106将两列金属互连层中的顶层金属层M7电性连接起来。Metal Jump就是比较细的金属线，在制作形成金属层M7时同时形成，用于作为两列金属层之间的电连接。其实，Metal Jump连接两列金属互连层中的任意相应层都能够达到本发明的测试目的，具体测试方法，在介绍完测试电路图案后再进行详细说明。

图3(a)的测试电路图案形成方法包括以下步骤：

步骤31、在半导体衬底100上形成浅沟槽隔离区105，用于隔离每套测试电路图案；以形成NMOS场效应管为例，通过P型离子注入工艺，在半导体衬底上形成P阱，然后在半导体衬底100表面采用沉积、刻蚀工艺依次形成栅氧化层102和栅极101，接着以栅极101为掩膜进行N型离子注入，形成源极103和漏极104；在形成NMOS场效应管的同时形成二极管，所述二极管包括N极和P极，P阱即为P极，在P阱的小区域内进行N型注入，所形成的N型区域为N极。

步骤32、在步骤31所形成的结构表面沉积第一介质层，然后对介质层进行刻蚀，在栅极101和二极管的N极的上方分别形成与后续金属互连层相连接的通孔，接着在通孔内沉积金属，填充了金属的通孔用于分别将二极管的N极和第一列金属互连层M1、将栅极101和第二列金属互连层M1连接起来。

步骤33、形成后续的两列M1至M7金属互连层。

第一列金属互连层的M1和第二列金属互连层的M1同时形成，先在第一介质层的表面沉积第二介质层，然后对第二介质层进行刻蚀，形成第一列金属互连层M1的沟槽和连接孔，所述第一列金属互连层M1的沟槽和连接孔通过通孔与二极管的N极相连接，同时形成第二列金属互连层M1的沟槽和连接孔，所述第二列金属互连层M1的沟槽和连接孔通过通孔与NMOS场效应管的栅极相连接，再在沟槽和连接孔内填充金属形成第一列金属互连层M1和第二列金属互连层M1。

按照同样的方法，依次形成第一列金属互连层和第二列金属互连层的M1至M7金属互连层。

需要注意的是，在形成第一列金属互连层的M7和第二列金属互连层的M7的同时，两者之间的金属不需要刻蚀断开，形成Metal Jump106，用于连接第一列金属互连层的M7和第二列金属互连层的M7。

如图3(b)所示，与图3(a)不同的是，在该图中没有制作二极管。仍然包括两列M1至M7的金属互连层，分别为第一列M1至M7金属互连层，和第二列M1至M7金属互连层，Metal Jump106连接两列金属互连层中的顶层金属层M7。还包括形成在第一列金属互连层的M7上的测试衬垫，用以通过探针在其上施加电压，从而探测与第二列金属互连层的M1相连接的MOS场效应管的漏电流。

图3(b)至图3(h)，分别称为第一套测试电路图案，至第七套测试电路图案，是在没有制作二极管的情况下，改变Metal Jump106所在的金属层数，仍然包括两列M1至M7的金属互连层，分别为第一列M1至M7金属互连层，和第二列M1至M7金属互连层。图3(c)中Metal Jump106连接两列金属互连层中的M6；图3(d)中Metal Jump106连接两列金属互连层中的M5；图3(e)中Metal Jump106连接两列金属互连层中的M4；图3(f)中Metal Jump106连接两列金属互连层中的M3；图3(g)中MetalJump106连接两列金属互连层中的M2；图3(h)中Metal Jump106连接两列金属互连层中的M1。还包括形成在第一列金属互连层的M7上的测试衬垫，用以通过探针在其上施加电压，从而探测与第二列金属互连层的M1相连接的MOS场效应管的漏电流。

上述为每组测试电路结构中的8套电路图案的结构示意图，下面根据这8套测试电路图案，对等离子体损伤的具体来源进行判断。

首先，通过探针在图3(a)和图3(b)的测试衬垫上分别施加电压，进行漏电流测试。

由于图3(a)中二极管与面积较大的第一列金属互连层的M1相连接，所以在制作MOS场效应管和后续M1至M7的每层金属互连层时，等离子体电荷经过第一列金属互连层，然后由二极管导走，即二极管起到保护电极的作用。所以说后段制作中，等离子体电荷都不会在金属层表面积累，而是通过二极管直接导走。如果此时在该图中的测试衬垫上施加电压，得到较小的栅极电流，即MOS场效应管的栅氧化层没有被遂穿，而在图3(b)中测试衬垫上施加电压，得到大的栅极电流，即MOS场效应管的栅氧化层被遂穿，则说明后段制作中出现问题。由于图3(b)中，Metal Jump106连接两列金属互连层中的顶层金属层M7，说明后段制作金属层M7时，大量的等离子体电荷在第一列的金属互连层M7上积累，这些等离子体电荷如果传导到MOS场效应管的栅氧化层，可以将栅氧化层击穿，也就是说等离子体损伤来源于后段制程的金属层M7。当Metal Jump106连接两列金属互连层中的顶层金属层M7时，大量等离子体电荷从第一列金属互连层M7上，由Metal Jump106流经第二列金属互连层，至MOS场效应管，导致MOS场效应管的栅氧化层被遂穿，所以对3(b)进行测试时会出现大的漏电流。

这里将测试时出现较小的栅极电流，栅极没有被击穿称为“好”，而将测试时出现大的栅极电流，栅极被击穿称为“坏”。不同的MOSFET，其未被击穿的栅极电流也是不同的，MOSFET的栅氧化层厚度越薄，则未被击穿时的栅极电流要比栅氧化层较厚的MOSFET的大，以本发明实施例中的MOSFET为例，则对于大于10皮安，即大于10^-11安培数量级的栅极电流认为是被击穿的。

如果图3(a)中测试为“好”，而且图3(b)中测试仍然为“好”，则对图3(c)进行测试，如果图3(c)测试为“坏”，认为等离子体损伤来源于后段制程的金属层M6。当Metal Jump连接两列金属互连层中的M6时，大量等离子体电荷从第一列金属互连层M6上，由Metal Jump流经第二列金属互连层，至MOS场效应管，导致MOS场效应管的栅氧化层被遂穿，所以对3(c)进行测试时会出现大的漏电流。

以此类推，对图3(d)至3(h)中的图案依次进行测试，哪套电路测试图案得到的漏电流较大，则说明该套电路测试图案中，Metal Jump所连接的金属层在利用等离子体技术制作时出现问题。

需要注意的是，测试3(b)至3(h)中的图案时，一定要依次按顺序进行测试，在确定前图“好”的情况下，再对后图进行测试，才能够准判断确问题的来源。

如果图3(a)中测试为“坏”，则说明MOS场效应管本身制作时就受到等离子体的损伤。由于MOS场效应管本身受到损伤，即栅氧化层被击穿，则对图3(b)至图3(h)中图案进行测试时，栅极电流肯定都很大，即为“坏”。

需要说明的是，根据金属互连层的增加或者减少，测试电路图案的套数也随之增加或者减少。而且一个芯片中的MOS场效应管有多个种类，各种MOS场效应管的栅氧化层的承受能力也各不相同，那么在测试电路图案中就需要增加各种MOS场效应管，如果仍然是7层金属互连层，则每增加一种MOS场效应管，就需要增加8套测试电路图案。

本发明具体实施例是以具有7层金属互连层和1个MOSFET为例进行说明，当具有N层金属互连层和1个MOSFET时，测试电路结构的构成原理和测试方法，与实施例相同，每组电路结构包括N+1套测试电路图案，N为大于等于1的整数；

其中，N套测试电路图案中，

每套测试电路图案包括在半导体衬底上形成的第一列具有N层的金属互连层和第二列具有N层的金属互连层、一金属氧化物半导体场效应管MOSFET、一测试衬垫和一金属电连接线Metal Jump，所述第二列具有N层的金属互连层的底层与MOSFET的栅极电性连接；所述第一列具有N层的金属互连层的顶层与测试衬垫电性连接；

每套测试电路图案中Metal Jump电性连接第一列金属互连层和第二列金属互连层，第m套测试电路图案的Metal Jump的两端分别电性连接第一列金属互连层的第m层和第二列金属互连层的第m层；m为小于等于N且大于等于1的整数；

第N+1套测试电路图案包括在半导体衬底上形成的第一列具有N层的金属互连层和第二列具有N层的金属互连层、一MOSFET、测试衬垫、一Metal Jump和一个二极管，所述第二列具有N层的金属互连层的底层与MOSFET的栅极电性连接；所述第二列具有N层的金属互连层的顶层与测试衬垫电性连接；所述第一列具有N层的金属互连层的底层与二极管电性连接；所述Metal Jump的两端分别电性连接第一列金属互连层第x层和第二列金属互连层的第x层，x为小于等于N且大于等于1的整数；

所述晶圆上包括芯片和位于芯片侧边的切割道内，用于判断芯片等离子体损伤来源的电路结构，所述电路结构和芯片中的金属互连层数相同；所述电路结构和芯片中的MOSFET相同。

测试方法具体为：

对第N+1套测试电路图案的测试衬垫施加电压，当第N+1套测试电路图案的栅极被击穿，则等离子体损伤来源于MOSFET本身；

否则，对第N套至第1套测试电路图案的测试衬垫依次施加电压进行测试，当第m套测试电路图案的栅极没有被击穿，而第m-1套测试电路图案的栅极被击穿，则等离子体损伤来源于m-1层金属互连层。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种判断等离子体损伤来源的电路结构，当金属互连层为N层时，每组电路结构包括N+1套测试电路图案，N为大于等于1的整数；

其中，N套测试电路图案中，

每套测试电路图案包括在半导体衬底上形成的第一列具有N层的金属互连层和第二列具有N层的金属互连层、一金属氧化物半导体场效应管MOSFET、一测试衬垫和一金属电连接线Metal Jump，所述第二列具有N层的金属互连层的底层与MOSFET的栅极电性连接；所述第一列具有N层的金属互连层的顶层与测试衬垫电性连接；

每套测试电路图案中Metal Jump电性连接第一列金属互连层和第二列金属互连层，第m套测试电路图案的Metal Jump的两端分别电性连接第一列金属互连层的第m层和第二列金属互连层的第m层；m为小于等于N且大于等于1的整数；

第N+1套测试电路图案包括在半导体衬底上形成的第一列具有N层的金属互连层和第二列具有N层的金属互连层、一MOSFET、测试衬垫、一Metal Jump和一个二极管，所述第二列具有N层的金属互连层的底层与MOSFET的栅极电性连接；所述第二列具有N层的金属互连层的顶层与测试衬垫电性连接；所述第一列具有N层的金属互连层的底层与二极管电性连接；所述Metal Jump的两端分别电性连接第一列金属互连层第x层和第二列金属互连层的第x层，x为小于等于N且大于等于1的整数；

晶圆上包括芯片和位于芯片侧边的切割道内，用于判断芯片等离子体损伤来源的电路结构，所述电路结构和芯片中的金属互连层数相同；所述电路结构中的MOSFET和芯片中的MOSFET相同。

2.如权利要求1所述的结构，其特征在于，N+1套测试电路图案中的MOSFET结构相同；N+1套测试电路图案中的N层金属互连层结构相同。

3.如权利要求2所述的结构，其特征在于，第一列金属互连层的每层金属层面积比第二列金属互连层的每层金属层面积大。

4.如权利要求3所述的结构，其特征在于，当MOSFET为NMOS时，二极管的N极与第一列具有N层的金属互连层的底层电性连接；当MOSFET为PMOS时，二极管的P极与第一列具有N层的金属互连层的底层电性连接。

5.如权利要求4所述的结构，其特征在于，每层金属互连层包括沟槽和连接孔。

6.一种利用如权利要求1所述的电路结构判断等离子体损伤来源的方法，该方法包括：

对第N+1套测试电路图案的测试衬垫施加电压，当第N+1套测试电路图案的栅极被击穿，则等离子体损伤来源于MOSFET本身；

否则，对第N套至第1套测试电路图案的测试衬垫依次施加电压进行测试，当第m套测试电路图案的栅极没有被击穿，而第m-1套测试电路图案的栅极被击穿，则等离子体损伤来源于m-1层金属互连层，N为大于等于1的整数，m为小于等于N且大于1的整数。

7.如权利要求6所述的方法，其特征在于，所述栅极被击穿的电流大于10^-11安培数量级。

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