JP4449428B2 - 半導体装置の製造方法および半導体装置の試験方法 - Google Patents

Description

この発明は、半導体装置の製造方法および半導体装置の試験方法に関し、特に、半導体基板に形成されたトレンチ内に絶縁ゲート構造を有するトレンチ絶縁ゲート型半導体装置の製造方法および試験方法に関する。

近年、電力変換装置などに用いられるパワーデバイス分野では、トレンチ絶縁ゲート型電界効果トランジスタやトレンチ絶縁ゲート型バイポーラトランジスタ等の半導体装置が注目されている。トレンチ絶縁ゲート型半導体装置には、チャネル密度を大きくすることができるので、オン状態での順電圧降下が小さくなり、定常損失を低減することができるという利点がある。

図７および図８は、それぞれ、従来のトレンチ絶縁ゲート型半導体装置の製造途中の様子を模式的に示す平面図および断面図である。なお、図７に示す平面図では、ゲート絶縁膜２、ゲート電極３、ｐ型ベース領域４およびｎ型ソース領域５のみを示しており、層間絶縁膜６およびエミッタ電極７は省略されている。図８には、図７の切断線Ａ−Ａにおける断面、すなわちゲート電極３、ｐ型ベース領域４およびｎ型ソース領域５を横切る断面の構成が示されている。

図７および図８に示すように、ｎ型半導体基板１の上にｐ型ベース層１０が設けられている。ｐ型ベース層１０は、トレンチ２０により複数のｐ型ベース領域４に分割されている。ｎ型ソース領域５は、ｐ型ベース領域４の表面層において、トレンチ２０の側部に設けられている。エミッタ電極７は、ｎ型ソース領域５およびｐ型ベース領域４の両方に接触している。トレンチ２０は、ゲート絶縁膜２を介してゲート電極３で埋められている。ゲート電極３は、層間絶縁膜６によりエミッタ電極７から絶縁されている。

図７には示されていないが、単位セルに存在する各ゲート電極３は、トレンチ終端部においてランナーに接続されている。このランナーは、ゲートパッドに接続されている。チップサイズが大きくなると、ランナーは、素子の中央部にも設けられる。絶縁ゲート型電界効果トランジスタ（ＭＩＳＦＥＴ）の場合には、図示しないドレイン電極が、ｎ型半導体基板１の最下部に設けられる。また、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）の場合には、図示しないｐ型コレクタ層がｎ型半導体基板１の最下層に設けられ、その下に図示しないコレクタ電極が設けられる。

ＩＧＢＴの場合、図７および図８に示す構成では、チャネル密度が大きすぎるために短絡耐量が極端に小さくなるという不具合や、ｎ型半導体基板１中の少数キャリア蓄積効果が低下し、オン状態での順電圧降下が増大するなどの不具合がある。そこで、図９および図１０に示すように、チャネル密度を減らした構成のＩＧＢＴが公知である。

図９および図１０に示すように、ｎ型半導体基板１上のｐ型ベース層１０は、トレンチ２０により複数のｐ型ベース領域４ａ，４ｂに分割されている。ｎ型ソース領域５は、一方のｐ型ベース領域４ａの表面層において、トレンチ２０の側部に設けられている。他方のｐ型ベース領域４ｂには、ｎ型ソース領域５は設けられていない。エミッタ電極７は、ｎ型ソース領域５を有するｐ型ベース領域４ａではその両方に接触している。ｎ型ソース領域５のないｐ型ベース領域４ｂは、層間絶縁膜６によりエミッタ電極７から絶縁されている。

なお、図９に示す平面図では、ゲート絶縁膜２、ゲート電極３、ｐ型ベース領域４ａ，４ｂおよびｎ型ソース領域５のみを示しており、層間絶縁膜６およびエミッタ電極７は省略されている。図１０には、図９の切断線Ｂ−Ｂにおける断面、すなわちゲート電極３、ｐ型ベース領域４ａ，４ｂおよびｎ型ソース領域５を横切る断面の構成が示されている。

上述したようなトレンチ絶縁ゲート型半導体装置を製造する際に、半導体ウエハプロセス中にパーティクル等に起因する欠陥が発生すると、ゲート−ソース（エミッタ）間の短絡という不良が発生することがある。そこで、従来は、チップに切断する前のウエハ段階で、ゲート−ソース間に通常の製品としての使用時よりも高い電圧を印加してゲート−ソース間の洩れ電流を測定する試験や、ゲートに正負両極性の過大な高電圧を印加した後にゲート洩れ電流を測定する試験などをおこない、良否を判定している。これらの試験により、ゲート電極とソース（エミッタ）電極、ｐ型ベース領域もしくはｎ型半導体基板との短絡による不良や、ゲート絶縁膜が局所的に薄かったり、膜質が悪いなどの不良を見つけることができる。

ゲート−ソース間の短絡などの不良は、チップサイズが大きくなるほど、発生しやすくなるため、良品率（歩留まり）の低下が顕著になる。その対策として、半導体基板の表面に設けられた複数のセルブロックと、これら複数のセルブロック毎にそれぞれ設けられた複数のゲートパッドと、前記複数のセルブロック毎にそれぞれ設けられた複数の主エミッタ電極と、前記複数のセルブロック毎にそれぞれ設けられ、前記複数の主エミッタ電極とカレントミラーを構成する複数の従エミッタ電極とを備えて成る電圧駆動型パワー素子が提案されている（たとえば、特許文献１参照。）。

また、半導体基板の表面に設けられた複数のセルブロックと、これら複数のセルブロック毎にそれぞれ設けられた複数のゲートパッドと、前記複数のセルブロック毎にそれぞれ設けられた複数の主エミッタ電極と、前記複数のセルブロックの中の１つのセルブロックに設けられ、前記主エミッタ電極とカレントミラーを構成するものであってユニットセルの個数が異なる複数の従エミッタ電極とを備えて成る電圧駆動型パワー素子が提案されている（たとえば、特許文献２参照。）。これらの提案では、ゲート−ソース間耐圧不良のセルブロックを正常ブロックから分離することにより、素子良品率の向上を図っている。

特開２００２−１００７７５号公報 特開２００２−１００７７６号公報

上述したゲート−ソース間の短絡不良の他にも、半導体基板にトレンチを形成する際に、選択的に基板をエッチングするためのマスクのパターンが抜けないというパターン異常や、トレンチエッチング前に付着した異物などが原因で、エッチングが十分におこなわれずに、トレンチが途中で切れる、すなわち中断するという不具合や、トレンチがｐ型ベース領域よりも浅くてｎ型半導体基板に達していないなどの不具合が生じることがある。このようなトレンチ形成不良による不具合が生じても、ゲート電極は、ゲート絶縁膜および層間絶縁膜によりソース（エミッタ）電極から絶縁されているので、ゲート−ソース間の短絡は起こらない。そのため、ウエハ段階でおこなう上述した各種静特性試験や、上記特許文献１または２の構造を備えた素子では、このようなトレンチの形成不良を見つけることはできない。

ウエハ段階での静特性試験で良品とされた素子は、個々のチップに切断され、他の部品とともにモジュール化される。モジュールの段階では、ターンオフおよびターンオンなどのスイッチング試験がおこなわれる。この動特性試験をおこなうと、トレンチ形成不良が存在するにもかかわらず、ウエハ段階で良品とされた素子の破壊が起こる。そのため、そのモジュール全体が不良品となってしまい、破壊された素子とともに組み込まれた他の部品のコストや組み立てに要したコストが無駄になるという問題点や、製品の歩留まりや信頼性が低下するという問題点がある。

この発明は、上述した従来技術による問題点を解消するため、トレンチが中断していたり、トレンチが浅すぎるなどのトレンチ形成不良を、ウエハ段階でおこなう静特性試験により検出する半導体装置の試験方法を提供することを目的とする。また、本発明の他の目的は、その試験方法を適用することにより、モジュール化した後の動特性試験において、トレンチ形成不良が原因で素子の破壊が起こるのを防ぎ、製品の歩留まりや信頼性の向上、およびコストの削減を図ることができる半導体装置の製造方法を提供することである。

上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置の製造方法は、第１導電型の第１の半導体層、前記第１の半導体層の上に設けられた第２導電型の第２の半導体層、前記第２の半導体層の表面から該第２の半導体層を貫通して前記第１の半導体層まで達する溝、前記溝により前記第２の半導体層が分割されてできた複数の半導体領域の表面層に選択的に形成された第１導電型の第３の半導体層、および前記溝の内側に絶縁膜を介して設けられた制御電極を具備する表面構造を作製する工程と、前記溝により前記第２の半導体層が分割されてできた前記半導体領域ごとに、該半導体領域に電気的に接続し、かつ前記溝を挟んで当該半導体領域の隣の半導体領域からは絶縁された電極を、互いに絶縁された状態に形成する工程と、前記電極間の電気的な特性に基づいて、前記溝が前記第１の半導体層に達していない箇所、または前記溝が中断している箇所の有無を調べる工程と、を含むことを特徴とする。

この請求項１の発明によれば、正常であれば隣り合う半導体領域は互いに絶縁されているが、溝が第１の半導体層に達していなかったり、あるいは溝が中断している場合には、その溝の両側にある半導体領域は小さな抵抗成分で接続された状態となるので、正常な場合と比較して電気的特性が大きく変化する。したがって、個々のチップに切断して他の部品とともにモジュール化する前に、ウエハの段階での静特性試験によって、溝の形成が不良である素子を検出することができる。

また、請求項２の発明にかかる半導体装置の製造方法は、請求項１に記載の発明において、前記電極間の電気的な特性を調べる際に、前記溝により前記第２の半導体層が分割されてできた複数の半導体領域のうちの隣り合う第２導電型の半導体領域と、前記第１導電型の第１の半導体層との２つのｐｎ接合からなる双方向ツェナー特性を調べることを特徴とする。

この請求項２の発明によれば、正常であれば正負いずれの極性に対しても、ｐｎ接合が降伏するまではほとんど電流が流れず、降伏すると急激に電流が増加するという双方向ツェナー特性を示すが、溝が第１の半導体層に達していなかったり、あるいは溝が中断している場合には、その溝の両側にある半導体領域は小さな抵抗成分で接続された状態となるので、双方向ツェナー特性を示さない。したがって、個々のチップに切断して他の部品とともにモジュール化する前に、ウエハの段階での静特性試験によって、溝の形成が不良である素子を検出することができる。

また、請求項３の発明にかかる半導体装置の製造方法は、第１導電型の第１の半導体層、前記第１の半導体層の上に設けられた第２導電型の第２の半導体層、前記第２の半導体層の表面から該第２の半導体層を貫通して前記第１の半導体層まで達する溝、前記溝により前記第２の半導体層が分割されてできた複数の半導体領域のうちの一部の半導体領域の表面層に選択的に形成された第１導電型の第３の半導体層、および前記溝の内側に絶縁膜を介して設けられた制御電極を具備する表面構造を作製する工程と、前記溝により前記第２の半導体層が分割されてできた複数の半導体領域のうちの前記第３の半導体層が形成されている半導体領域に電気的に接続し、かつ前記溝により前記第２の半導体層が分割されてできた複数の半導体領域のうちの前記第３の半導体層が形成されていない半導体領域からは絶縁された第１の電極、および前記溝により前記第２の半導体層が分割されてできた複数の半導体領域のうちの前記第３の半導体層が形成されている半導体領域からは絶縁され、かつ前記溝により前記第２の半導体層が分割されてできた複数の半導体領域のうちの前記第３の半導体層が形成されていない半導体領域に電気的に接続する第２の電極を、互いに絶縁された状態に形成する工程と、前記第１の電極と前記第２の電極との間の電気的な特性に基づいて、前記溝が前記第１の半導体層に達していない箇所、または前記溝が中断している箇所の有無を調べる工程と、を含むことを特徴とする。

この請求項３の発明によれば、正常であれば、溝により第２の半導体層が分割されてできた複数の半導体領域のうち、第３の半導体層が形成されている半導体領域と第３の半導体層が形成されていない半導体領域とは、互いに絶縁されている。しかし、溝が第１の半導体層に達していなかったり、あるいは溝が中断している場合には、その溝の両側にある半導体領域は小さな抵抗成分で接続された状態となるので、正常な場合と比較して電気的特性が大きく変化する。したがって、個々のチップに切断して他の部品とともにモジュール化する前に、ウエハの段階での静特性試験によって、溝の形成不良の有無を検出することができる。

また、請求項４の発明にかかる半導体装置の製造方法は、請求項３に記載の発明において、前記第１の電極と前記第２の電極との間の電気的な特性を調べる際に、前記溝により前記第２の半導体層が分割されてできた複数の半導体領域のうちの前記第３の半導体層が形成されている半導体領域と、前記第１導電型の第１の半導体層と、前記溝により前記第２の半導体層が分割されてできた複数の半導体領域のうちの前記第３の半導体層が形成されていない半導体領域との２つのｐｎ接合からなる双方向ツェナー特性を調べることを特徴とする。

この請求項４の発明によれば、正常であれば正負いずれの極性に対しても、ｐｎ接合が降伏するまではほとんど電流が流れず、降伏すると急激に電流が増加するという双方向ツェナー特性を示すが、溝が第１の半導体層に達していなかったり、あるいは溝が中断している場合には、その溝の両側にある半導体領域は小さな抵抗成分で接続された状態となるので、線形に近い電圧電流特性を示す。したがって、個々のチップに切断して他の部品とともにモジュール化する前に、ウエハの段階での静特性試験によって、溝の形成不良の有無を検出することができる。

また、上述した課題を解決し、目的を達成するため、請求項５の発明にかかる半導体装置の試験方法は、第１導電型の第１の半導体層、前記第１の半導体層の上に設けられた第２導電型の第２の半導体層、前記第２の半導体層の表面から該第２の半導体層を貫通して前記第１の半導体層まで達する溝、前記溝により前記第２の半導体層が分割されてできた複数の半導体領域の表面層に選択的に形成された第１導電型の第３の半導体層、および前記溝の内側に絶縁膜を介して設けられた制御電極を具備する表面構造に対して、前記溝が前記第１の半導体層に達していない箇所の有無、または前記溝が中断している箇所の有無を調べるための試験をおこなうにあたって、前記溝により前記第２の半導体層が分割されてできた前記半導体領域ごとに、該半導体領域に電気的に接続し、かつ前記溝を挟んで当該半導体領域の隣の半導体領域からは絶縁された電極を、互いに絶縁された状態に形成する工程と、前記電極間の電気的な特性を調べる工程と、を含むことを特徴とする。

この請求項５の発明によれば、正常であれば隣り合う半導体領域は互いに絶縁されているが、溝が第１の半導体層に達していなかったり、あるいは溝が中断している場合には、その溝の両側にある半導体領域は小さな抵抗成分で接続された状態となるので、正常な場合と比較して電気的特性が大きく変化する。したがって、個々のチップに切断して他の部品とともにモジュール化する前に、ウエハの段階での静特性試験によって、溝の形成が不良である素子を検出することができる。

また、請求項６の発明にかかる半導体装置の試験方法は、請求項５に記載の発明において、前記電極間の電気的な特性を調べる際に、前記溝により前記第２の半導体層が分割されてできた複数の半導体領域のうちの隣り合う第２導電型の半導体領域と、前記第１導電型の第１の半導体層との２つのｐｎ接合からなる双方向ツェナー特性を調べることを特徴とする。

この請求項６の発明によれば、正常であれば正負いずれの極性に対しても、ｐｎ接合が降伏するまではほとんど電流が流れず、降伏すると急激に電流が増加するという双方向ツェナー特性を示すが、溝が第１の半導体層に達していなかったり、あるいは溝が中断している場合には、その溝の両側にある半導体領域は小さな抵抗成分で接続された状態となるので、双方向ツェナー特性を示さない。したがって、個々のチップに切断して他の部品とともにモジュール化する前に、ウエハの段階での静特性試験によって、溝の形成が不良である素子を検出することができる。

また、請求項７の発明にかかる半導体装置の試験方法は、第１導電型の第１の半導体層、前記第１の半導体層の上に設けられた第２導電型の第２の半導体層、前記第２の半導体層の表面から該第２の半導体層を貫通して前記第１の半導体層まで達する溝、前記溝により前記第２の半導体層が分割されてできた複数の半導体領域のうちの一部の半導体領域の表面層に選択的に形成された第１導電型の第３の半導体層、および前記溝の内側に絶縁膜を介して設けられた制御電極を具備する表面構造に対して、前記溝が前記第１の半導体層に達していない箇所の有無、または前記溝が中断している箇所の有無を調べるための試験をおこなうにあたって、前記溝により前記第２の半導体層が分割されてできた複数の半導体領域のうちの前記第３の半導体層が形成されている半導体領域に電気的に接続し、かつ前記溝により前記第２の半導体層が分割されてできた複数の半導体領域のうちの前記第３の半導体層が形成されていない半導体領域からは絶縁された第１の電極、および前記溝により前記第２の半導体層が分割されてできた複数の半導体領域のうちの前記第３の半導体層が形成されている半導体領域からは絶縁され、かつ前記溝により前記第２の半導体層が分割されてできた複数の半導体領域のうちの前記第３の半導体層が形成されていない半導体領域に電気的に接続する第２の電極を、互いに絶縁された状態に形成する工程と、前記第１の電極と前記第２の電極との間の電気的な特性を調べる工程と、を含むことを特徴とする。

この請求項７の発明によれば、正常であれば、溝により第２の半導体層が分割されてできた複数の半導体領域のうち、第３の半導体層が形成されている半導体領域と第３の半導体層が形成されていない半導体領域とは、互いに絶縁されている。しかし、溝が第１の半導体層に達していなかったり、あるいは溝が中断している場合には、その溝の両側にある半導体領域は小さな抵抗成分で接続された状態となるので、正常な場合と比較して電気的特性が大きく変化する。したがって、個々のチップに切断して他の部品とともにモジュール化する前に、ウエハの段階での静特性試験によって、溝の形成不良の有無を検出することができる。

また、請求項８の発明にかかる半導体装置の試験方法は、請求項７に記載の発明において、前記第１の電極と前記第２の電極との間の電気的な特性を調べる際に、前記溝により前記第２の半導体層が分割されてできた複数の半導体領域のうちの前記第３の半導体層が形成されている半導体領域と、前記第１導電型の第１の半導体層と、前記溝により前記第２の半導体層が分割されてできた複数の半導体領域のうちの前記第３の半導体層が形成されていない半導体領域との２つのｐｎ接合からなる双方向ツェナー特性を調べることを特徴とする。

この請求項８の発明によれば、正常であれば正負いずれの極性に対しても、ｐｎ接合が降伏するまではほとんど電流が流れず、降伏すると急激に電流が増加するという双方向ツェナー特性を示すが、溝が第１の半導体層に達していなかったり、あるいは溝が中断している場合には、その溝の両側にある半導体領域は小さな抵抗成分で接続された状態となるので、線形に近い電圧電流特性を示す。したがって、個々のチップに切断して他の部品とともにモジュール化する前に、ウエハの段階での静特性試験によって、溝の形成不良の有無を検出することができる。

本発明によれば、個々のチップに切断して他の部品とともにモジュール化する前に、ウエハの段階での静特性試験によって、溝の形成が不良である素子や、溝の形成不良の有無を検出することができる。したがって、モジュール化した後の動特性試験において、溝の形成不良が原因で素子の破壊が起こるのを防ぐことができるので、製品の歩留まりや信頼性の向上、およびコストの削減を図ることができるという効果を奏する。

以下に添付図面を参照して、この発明の好適な実施の形態を詳細に説明する。なお、以下の説明では、第１導電型をｎ型とし、第２導電型をｐ型として説明するが、本発明はその逆の場合にも成り立つ。

実施の形態１．
図１および図２は、それぞれ、本発明の実施の形態１にかかる方法を適用して試験をおこなう際のトレンチ絶縁ゲート型半導体装置の様子を模式的に示す平面図および断面図である。なお、図１に示す平面図では、ゲート絶縁膜２、ゲート電極３、ｐ型ベース領域４、ｎ型ソース領域５および試験用の電極３１，３２のみを示しており、層間絶縁膜６は省略されている。図２には、図１の切断線Ｃ−Ｃにおける断面、すなわちゲート電極３、ｐ型ベース領域４およびｎ型ソース領域５を横切る断面の構成が示されている。以下の説明では、図１の切断線Ｃ−Ｃにおける断面に、トレンチ２０が浅くてｎ型半導体基板１に達していないトレンチ形成不良部２１があるものとする。

図１および図２を参照しながら、実施の形態１にかかる方法について説明する。まず、第１の半導体層であるｎ型半導体基板１の表面層に、第２の半導体層となるｐ型ベース層１０を形成する。ついで、異方性エッチングをおこなって、ｐ型ベース層１０の表面から、ｐ型ベース層１０を貫通してｎ型半導体基板１に達するトレンチ（溝）２０を形成する。ｐ型ベース層１０は、トレンチ２０により複数のｐ型ベース領域４に分割される。なお、図２では、中央のトレンチ２０をトレンチ形成不良部２１としているため、このトレンチ２０は、ｐ型ベース層１０よりも浅くなっているが、本来、トレンチ形成不良でなければ、左右両隣のトレンチ２０と同程度の深さになる。

ついで、トレンチ２０の側壁および底面にゲート絶縁膜２を形成し、トレンチ２０内のゲート絶縁膜２の内側に、高濃度に不純物をドーピングして低抵抗化したポリシリコンを充填して、制御電極となるゲート電極３を形成する。そして、ｐ型ベース領域４の表面層で、トレンチ２０の側部に第３の半導体層であるｎ型ソース領域５を形成する。ついで、ｐ型ベース領域４およびｎ型ソース領域５の一部を除いて、その表面に層間絶縁膜６を形成し、層間絶縁膜６でゲート電極３を覆う。ここまでのプロセスは、製品を製造するための本来のプロセスである。

ついで、トレンチ形成不良の試験をおこなうために、露出しているｐ型ベース領域４の上に、ｐ型ベース領域４ごとに、試験用の電極３１，３２を形成する。各試験用の電極３１，３２は、その直下のｐ型ベース領域４に接触しているが、その隣のｐ型ベース領域４からは絶縁されている。また、隣り合う試験用の電極３１，３２は、互いに絶縁されている。この状態が、図１および図２に示されている。この状態で、隣り合う試験用の電極３１，３２間の電気的特性を調べる。

隣り合う試験用の電極３１，３２の間のトレンチ２０（以下、試験対象トレンチとする）が正常に形成されている場合、この試験対象トレンチを挟む両側のｐ型ベース領域４は互いに絶縁されている。そして、一方の試験用の電極３１が接触するｐ型ベース領域４とｎ型半導体基板１との間に、ｐｎ接合が形成される。また、この試験用の電極３１の隣の試験用の電極３２が接触するｐ型ベース領域４とｎ型半導体基板１との間にも、ｐｎ接合が形成される。つまり、一方の試験用の電極３１と、その隣の試験用の電極３２との間に、ｎ型半導体基板１を介してｐ／ｎ／ｐ接合が形成される。したがって、電気的特性を調べると、正負いずれの極性に対しても、ｐｎ接合が降伏するまではほとんど電流が流れず、降伏すると急激に電流が増加するという双方向ツェナー特性を示す。

それに対して、図２に示すように、試験対象トレンチにトレンチ形成不良部２１が存在すると、このトレンチ形成不良部２１の周囲において、試験対象トレンチを挟む両側のｐ型ベース領域４が、小さな抵抗成分を有する接続部１１により接続された状態となる。つまり、一方の試験用の電極３１と、その隣の試験用の電極３２とは、ｐ型ベース領域４および接続部１１を介して電気的に接続された状態となる。したがって、電気的特性を調べると、双方向ツェナー特性とは大きく異なる特性を示す。この電気的特性の変化に基づいて、ウエハ段階での静特性試験によって、トレンチ形成不良のある素子を検出し、判別することができる。

ウエハ段階での静特性試験によって、トレンチ形成不良のないことが判明した素子については、試験用の電極３１，３２を、たとえばワイヤボンディングにより電気的に接続したり、あるいは新たな金属電極により電気的に接続することにより、通常のソース電極として機能させることもできる。ゲート電極３を図示しないランナーを介して図示しないゲートパッドに電気的に接続することや、ｎ型半導体基板１の最下部に、図示しないドレイン電極（ＭＩＳＦＥＴの場合）や、図示しないｐ型コレクタ層およびコレクタ電極（ＩＧＢＴの場合）が設けられるのは周知の通りである。そして、チップに切断した後、そのチップを他の部品とともに組み立ててモジュール化する。

実施の形態２．
図３〜図５は、それぞれ、本発明の実施の形態２にかかる方法を適用して試験をおこなう際のトレンチ絶縁ゲート型半導体装置の様子を模式的に示す平面図および断面図である。なお、図３に示す平面図では、ゲート絶縁膜２、ゲート電極３、ｐ型ベース領域４ａ，４ｂ、ｎ型ソース領域５、試験用の電極３３，３４およびｐ型ベース領域４ｂの表面に投影したコンタクトホール３５のみを示しており、層間絶縁膜６は省略されている。

図４には、図３の切断線Ｄ−Ｄにおける断面、すなわち一方の試験用の電極３３を通り、ゲート電極３、ｐ型ベース領域４ａ，４ｂおよびｎ型ソース領域５を横切る断面の構成が示されている。図５には、図３の切断線Ｅ−Ｅにおける断面、すなわちもう一方の試験用の電極３４を通り、ゲート電極３、ｐ型ベース領域４ａ，４ｂ、ｎ型ソース領域５およびコンタクトホール３５を横切る断面の構成が示されている。以下の説明では、図３の切断線Ｄ−Ｄにおける断面に、トレンチ２０が浅くてｎ型半導体基板１に達していないトレンチ形成不良部２１があるものとする。

図３〜図５を参照しながら、実施の形態２にかかる方法について説明する。まず、第１の半導体層であるｎ型半導体基板１の表面層に、第２の半導体層となるｐ型ベース層１０を形成する。ついで、異方性エッチングをおこなって、ｐ型ベース層１０の表面から、ｐ型ベース層１０を貫通してｎ型半導体基板１に達するトレンチ（溝）２０を形成する。ｐ型ベース層１０は、トレンチ２０により複数のｐ型ベース領域４ａ，４ｂに分割される。なお、図４では、中央のトレンチ２０をトレンチ形成不良部２１としているため、このトレンチ２０は、ｐ型ベース層１０よりも浅くなっているが、本来、トレンチ形成不良でなければ、左右両隣のトレンチ２０と同程度の深さになる。

ついで、トレンチ２０の側壁および底面にゲート絶縁膜２を形成し、トレンチ２０内のゲート絶縁膜２の内側に、高濃度に不純物をドーピングして低抵抗化したポリシリコンを充填して、制御電極となるゲート電極３を形成する。そして、一方のｐ型ベース領域４ａの表面層で、トレンチ２０の側部に第３の半導体層であるｎ型ソース領域５を形成する。もう一方のｐ型ベース領域４ｂには、ｎ型ソース領域５を形成しない。ついで、層間絶縁膜６を形成する。

層間絶縁膜６の形成にあたっては、この後に形成される試験用の電極３３，３４のうちの第１の電極３３が、ｎ型ソース領域５を有するｐ型ベース領域４ａには接触するが、ｎ型ソース領域５のないｐ型ベース領域４ｂからは絶縁されるようにする。また、層間絶縁膜６により、試験用の電極３３，３４のうちの第２の電極３４が、ｎ型ソース領域５のないｐ型ベース領域４ｂには接触するが、ｎ型ソース領域５を有するｐ型ベース領域４ａからは絶縁されるようにする。ここまでのプロセスは、製品を製造するための本来のプロセスである。

ついで、トレンチ形成不良の試験をおこなうために、層間絶縁膜６にコンタクトホール３５を形成する。そして、試験用の電極３３，３４を形成する。層間絶縁膜６により、第１の電極３３は、ｎ型ソース領域５を有するｐ型ベース領域４ａにのみ接触する。一方、第２の電極３４は、コンタクトホール３５を介して、ｎ型ソース領域５のないｐ型ベース領域４ｂにのみ電気的に接続する。第１の電極３３と第２の電極３４とは、互いに絶縁されている。

特に限定しないが、図３に示す例では、第１の電極３３を、片側のトレンチ終端部付近を残してほぼ全面に形成している。そして、第２の電極３４を、第１の電極３３のない片側のトレンチ終端部付近に、第１の電極３３から離して形成している。このように、実施の形態２では、ｎ型ソース領域５のないｐ型ベース領域４ｂが、コンタクトホール３５を除いて、層間絶縁膜６により覆われているため、実施の形態１のように第１の電極３３および第２の電極３４を櫛歯状に形成する必要がない。ここまでの状態が、図３〜図５に示されている。この状態で、第１の電極３３と第２の電極３４との間の電気的特性を調べる。

すべてのトレンチ２０が正常に形成されている場合、各トレンチ２０を挟む両側のｐ型ベース領域４ａ，４ｂは互いに絶縁されている。そして、第１の電極３３が接触するｐ型ベース領域４ａとｎ型半導体基板１との間に、ｐｎ接合が形成される。また、第２の電極３４が電気的に接続するｐ型ベース領域４ｂとｎ型半導体基板１との間にも、ｐｎ接合が形成される。つまり、第１の電極３３と第２の電極３４との間に、ｎ型半導体基板１を介してｐ／ｎ／ｐ接合が形成される。したがって、電気的特性を調べると、正負いずれの極性に対しても、ｐｎ接合が降伏するまではほとんど電流が流れず、降伏すると急激に電流が増加するという双方向ツェナー特性を示す。図６に、トレンチゲート型ＩＧＢＴにおいて、トレンチ形成不良がない場合の電圧電流特性を示す。

それに対して、図４に示すように、いずれかのトレンチ２０にトレンチ形成不良部２１が存在すると、このトレンチ形成不良部２１の周囲において、その両側のｐ型ベース領域４ａ，４ｂが、小さな抵抗成分を有する接続部１１により接続された状態となる。つまり、第１の電極３３と第２の電極３４とは、ｐ型ベース領域４ａ，４ｂおよび接続部１１を介して電気的に接続された状態となる。したがって、電気的特性を調べると、線形に近い電圧電流特性を示す。図６に、トレンチゲート型ＩＧＢＴにおいて、トレンチ形成不良がある場合の電圧電流特性を示す。図６に示す程度の電気的特性の差があれば、ウエハ状態での静特性試験によって、トレンチ形成不良の有無を判別することができる。

ウエハ段階での静特性試験によって、トレンチ形成不良のないことが判明した素子については、試験用の電極３３，３４を、たとえばワイヤボンディングにより電気的に接続したり、あるいは新たな金属電極により電気的に接続することにより、通常のソース電極として機能させることもできる。なお、コンタクトホール３５の開口面積が小さい、すなわちｎ型ソース領域５のないｐ型ベース領域４ｂと第２の電極３４との電気的接続に寄与する部分の面積が小さいため、ｎ型ソース領域５のないｐ型ベース領域４ｂと第２の電極３４とが、コンタクトホール３５を介して、電気的に接続されたままでもよい。あるいは、コンタクトホール３５を介した電気的接続を絶縁化してもよい。

ゲート電極３を図示しないランナーを介して図示しないゲートパッドに電気的に接続することや、ｎ型半導体基板１の最下部に、図示しないドレイン電極（ＭＩＳＦＥＴの場合）や、図示しないｐ型コレクタ層およびコレクタ電極（ＩＧＢＴの場合）が設けられるのは周知の通りである。そして、チップに切断した後、そのチップを他の部品とともに組み立ててモジュール化する。

なお、コンタクトホール３５および第２の電極３４を、トレンチ終端部付近ではなく、素子中央部に配置しても、同様の効果が得られる。また、トレンチ形成不良部２１が第１の電極３３を通る断面に存在する場合に限らず、第２の電極３４を通る断面にトレンチ形成不良部２１がある場合も同様である。

以上説明したように、本実施の形態によれば、個々のチップに切断して他の部品とともにモジュール化する前に、ウエハの段階での静特性試験によって、トレンチ形成不良部２１の有無を検出することができるので、モジュール化した後の動特性試験において、トレンチ形成不良が原因で素子の破壊が起こるのを防ぐことができる。したがって、製品の歩留まりや信頼性の向上、およびコストの削減を図ることができる。

以上において、本発明は、上述した実施の形態に限らず、種々変更可能である。たとえば、隣り合う２本のトレンチの終端部を接続して、ゲート耐圧を高める構成としてもよい。また、トレンチ形成不良として、トレンチ２０がｎ型半導体基板１に達しない程度に浅い場合だけでなく、トレンチが部分的に形成されていない、すなわち中断している場合も同様である。

以上のように、本発明は、電力変換装置などに用いられるパワーデバイス分野に有用である。

本発明の実施の形態１にかかる方法を適用して試験をおこなう際のトレンチ絶縁ゲート型半導体装置を模式的に示す平面図である。 図１のＣ−Ｃにおける断面図である。 本発明の実施の形態２にかかる方法を適用して試験をおこなう際のトレンチ絶縁ゲート型半導体装置を模式的に示す平面図である。 図３のＤ−Ｄにおける断面図である。 図３のＥ−Ｅにおける断面図である。 トレンチゲート型ＩＧＢＴにおいて、トレンチ形成不良の有無による電圧電流特性の違いを示す特性図である。 従来のトレンチ絶縁ゲート型半導体装置を模式的に示す平面図である。 図７のＡ−Ａにおける断面図である。 従来のトレンチ絶縁ゲート型半導体装置を模式的に示す平面図である。 図９のＢ−Ｂにおける断面図である。

符号の説明

１ 第１の半導体層（ｎ型半導体基板）
２ ゲート絶縁膜
３ 制御電極（ゲート電極）
４ 溝により第２の半導体層が分割されてできた半導体領域（ｐ型ベース領域）
５ 第３の半導体層（ｎ型ソース領域）
１０ 第２の半導体層（ｐ型ベース層）
２０ 溝（トレンチ）
２１ 溝が前記第１の半導体層に達していない箇所（トレンチ形成不良部）
３１，３２ 試験用の電極
３３ 第１の電極
３４ 第２の電極

Claims (8)

1. 第１導電型の第１の半導体層、前記第１の半導体層の上に設けられた第２導電型の第２の半導体層、前記第２の半導体層の表面から該第２の半導体層を貫通して前記第１の半導体層まで達する溝、前記溝により前記第２の半導体層が分割されてできた複数の半導体領域の表面層に選択的に形成された第１導電型の第３の半導体層、および前記溝の内側に絶縁膜を介して設けられた制御電極を具備する表面構造を作製する工程と、
   前記溝により前記第２の半導体層が分割されてできた前記半導体領域ごとに、該半導体領域に電気的に接続し、かつ前記溝を挟んで当該半導体領域の隣の半導体領域からは絶縁された電極を、互いに絶縁された状態に形成する工程と、
   前記電極間の電気的な特性に基づいて、前記溝が前記第１の半導体層に達していない箇所、または前記溝が中断している箇所の有無を調べる工程と、
   を含むことを特徴とする半導体装置の製造方法。
2. 前記電極間の電気的な特性を調べる際に、前記溝により前記第２の半導体層が分割されてできた複数の半導体領域のうちの隣り合う第２導電型の半導体領域と、前記第１導電型の第１の半導体層との２つのｐｎ接合からなる双方向ツェナー特性を調べることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 第１導電型の第１の半導体層、前記第１の半導体層の上に設けられた第２導電型の第２の半導体層、前記第２の半導体層の表面から該第２の半導体層を貫通して前記第１の半導体層まで達する溝、前記溝により前記第２の半導体層が分割されてできた複数の半導体領域のうちの一部の半導体領域の表面層に選択的に形成された第１導電型の第３の半導体層、および前記溝の内側に絶縁膜を介して設けられた制御電極を具備する表面構造を作製する工程と、
   前記溝により前記第２の半導体層が分割されてできた複数の半導体領域のうちの前記第３の半導体層が形成されている半導体領域に電気的に接続し、かつ前記溝により前記第２の半導体層が分割されてできた複数の半導体領域のうちの前記第３の半導体層が形成されていない半導体領域からは絶縁された第１の電極、および前記溝により前記第２の半導体層が分割されてできた複数の半導体領域のうちの前記第３の半導体層が形成されている半導体領域からは絶縁され、かつ前記溝により前記第２の半導体層が分割されてできた複数の半導体領域のうちの前記第３の半導体層が形成されていない半導体領域に電気的に接続する第２の電極を、互いに絶縁された状態に形成する工程と、
   前記第１の電極と前記第２の電極との間の電気的な特性に基づいて、前記溝が前記第１の半導体層に達していない箇所、または前記溝が中断している箇所の有無を調べる工程と、
   を含むことを特徴とする半導体装置の製造方法。
4. 前記第１の電極と前記第２の電極との間の電気的な特性を調べる際に、前記溝により前記第２の半導体層が分割されてできた複数の半導体領域のうちの前記第３の半導体層が形成されている半導体領域と、前記第１導電型の第１の半導体層と、前記溝により前記第２の半導体層が分割されてできた複数の半導体領域のうちの前記第３の半導体層が形成されていない半導体領域との２つのｐｎ接合からなる双方向ツェナー特性を調べることを特徴とする請求項３に記載の半導体装置の製造方法。
5. 第１導電型の第１の半導体層、前記第１の半導体層の上に設けられた第２導電型の第２の半導体層、前記第２の半導体層の表面から該第２の半導体層を貫通して前記第１の半導体層まで達する溝、前記溝により前記第２の半導体層が分割されてできた複数の半導体領域の表面層に選択的に形成された第１導電型の第３の半導体層、および前記溝の内側に絶縁膜を介して設けられた制御電極を具備する表面構造に対して、前記溝が前記第１の半導体層に達していない箇所の有無、または前記溝が中断している箇所の有無を調べるための試験をおこなうにあたって、
   前記溝により前記第２の半導体層が分割されてできた前記半導体領域ごとに、該半導体領域に電気的に接続し、かつ前記溝を挟んで当該半導体領域の隣の半導体領域からは絶縁された電極を、互いに絶縁された状態に形成する工程と、
   前記電極間の電気的な特性を調べる工程と、
   を含むことを特徴とする半導体装置の試験方法。
6. 前記電極間の電気的な特性を調べる際に、前記溝により前記第２の半導体層が分割されてできた複数の半導体領域のうちの隣り合う第２導電型の半導体領域と、前記第１導電型の第１の半導体層との２つのｐｎ接合からなる双方向ツェナー特性を調べることを特徴とする請求項５に記載の半導体装置の試験方法。
7. 第１導電型の第１の半導体層、前記第１の半導体層の上に設けられた第２導電型の第２の半導体層、前記第２の半導体層の表面から該第２の半導体層を貫通して前記第１の半導体層まで達する溝、前記溝により前記第２の半導体層が分割されてできた複数の半導体領域のうちの一部の半導体領域の表面層に選択的に形成された第１導電型の第３の半導体層、および前記溝の内側に絶縁膜を介して設けられた制御電極を具備する表面構造に対して、前記溝が前記第１の半導体層に達していない箇所の有無、または前記溝が中断している箇所の有無を調べるための試験をおこなうにあたって、
   前記溝により前記第２の半導体層が分割されてできた複数の半導体領域のうちの前記第３の半導体層が形成されている半導体領域に電気的に接続し、かつ前記溝により前記第２の半導体層が分割されてできた複数の半導体領域のうちの前記第３の半導体層が形成されていない半導体領域からは絶縁された第１の電極、および前記溝により前記第２の半導体層が分割されてできた複数の半導体領域のうちの前記第３の半導体層が形成されている半導体領域からは絶縁され、かつ前記溝により前記第２の半導体層が分割されてできた複数の半導体領域のうちの前記第３の半導体層が形成されていない半導体領域に電気的に接続する第２の電極を、互いに絶縁された状態に形成する工程と、
   前記第１の電極と前記第２の電極との間の電気的な特性を調べる工程と、
   を含むことを特徴とする半導体装置の試験方法。
8. 前記第１の電極と前記第２の電極との間の電気的な特性を調べる際に、前記溝により前記第２の半導体層が分割されてできた複数の半導体領域のうちの前記第３の半導体層が形成されている半導体領域と、前記第１導電型の第１の半導体層と、前記溝により前記第２の半導体層が分割されてできた複数の半導体領域のうちの前記第３の半導体層が形成されていない半導体領域との２つのｐｎ接合からなる双方向ツェナー特性を調べることを特徴とする請求項７に記載の半導体装置の試験方法。
   
   

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