KR20050085826A - 테스트 가능한 정전기 방전 보호 회로 - Google Patents

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리차드 윌리엄
마이클 코넬
와이 티엔 찬
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어드밴스드 아날로직 테크놀로지스 인코퍼레이티드
어드밴스드 아날로직 테크놀로지즈 (홍콩) 리미티드
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Abstract

반도체 다이는 모스펫, 예컨대 파워 모스펫(308)을 위한 본딩 패드(30) 및 ESD 보호 회로(306, 307)를 위한 분리된 본딩 패드(302)를 구비한다. 본딩 패드들(301, 302)을 함께 연결함으로써, ESD 보호 회로(306, 307)는 모스펫(308)을 보호하기 위해 동작할 수 있다. 본딩 패드들을 함께 연결하기 전에, ESD 보호 회로(306, 307) 및/또는 모스펫(308)은 분리되어 테스트될 수 있다. ESD 보호 회로의 동작이 허용하는 것보다 높은 전압이 모스펫(308)을 테스트하기 위해 이용될 수 있다. 패키지 프로세스, 예컨대 와이어 본딩 또는 플립-칩 패키지 내의 기판으로 다이 어태치는 테스트 후 본딩 패드들(301, 302)을 전기적으로 연결할 수 있다.

Description

테스트 가능한 정전기 방전 보호 회로{Testable electrostatic discharge protection circuits}
반도체 소자들, 예컨대 파워 모스펫(MOSFET)은 대개 정전기 방전 (electrostatic discharge; ESD) 보호 회로를 포함한다. 정전기 방전 보호 회로는 ESD가 초래할 수 있는 손상으로부터 소자를 보호한다. 도 1a는 ESD 보호를 구비한 반도체 소자(100)에 대한 회로도를 보여준다. 소자(100)는 모스(MOS) 전계효과 트랜지스터(MOSFET, 107)를 포함한다. 본딩 패드(101)(때로는 여기에서 게이트 패드로 지칭됨), 본딩 패드(102)(때로는 여기에서 소오스 패드로 지칭됨) 및 본딩 패드(103)(때로는 여기에서 드레인 패드로 지칭됨)는 각각 모스펫(107)의 게이트, 소오스 및 드레인에 연결된다. 어떤 경우에 있어서(수직 파워 모스펫에서와 같이), 드레인 패드(105)는 실제로 웨이퍼의 뒷면이고, "패드"는 반드시 그 자체로 본딩 패드는 아닐지라도 외부 연결을 나타낸다. PN 접합 다이오드(108)는 모스펫(107)에 있어서 자연적으로 드레인 패드(103) 및 소오스 패드(102) 사이에 있다. 모스펫(107)의 게이트 절연물의 ESD 보호를 위해, 소자(100)는 게이트 패드(101) 와 소오스 패드(102) 사이에 직렬로 연결된 백투백(back-to-back) 제너 다이오드들(zener diodes, 104, 105), 및 게이트 패드(101)와 모스펫(107) 내에 포함된 게이트 전극 사이의 직렬 저항(R1)을 나타내는 게이트 저항(106)을 갖는다. 게이트와 소오스 패드들 사이에 보호가 필요한 것과는 달리, 드레인 패드(103)와 게이트 패드(101) 사이에는 실리콘 공핍 및 심지어 고전압 하에서도 게이트 산화막을 가로지르는 낮은 전계를 유도하는 MOS 커패시터 효과 때문에 ESD 다이오드가 필요하지 않다.
도 1b는 게이트 패드(101) 및 소오스 패드(102) 사이의 전압(VGS)에 따른 게이트 패드(101)를 통한 전류(IG)를 나타낸다. 전압(VGS)의 정상적인 동작 범위에서, 전류(IG)는 이상적으로 영이다. 왜냐하면, 게이트 산화막이 모스펫(107)의 게이트를 절연하고(게이트로부터 흐르는 DC 전류를 방지하면서), 백투백 한 쌍(104(D1), 105(D2))의 두 다이오드들이 그것들의 아발란치(avalanche) 항복 전압 하에서 역-바이어스 상태이기(따라서 접합 누설 전류 외에는 다이오드 전류가 거의 흐르지 않고) 때문이다. 다이오드(104)는 전압(VGS)이 양의 항복 전압(BVD1)에 도달할 때 붕괴되고 모스펫(107)의 게이트 산화막을 가로지르는 전압이 게이트 산화막을 손상시킬 수 있는 큰 양의 전압에 이르는 것을 방지한다. 유사하게, 다이오드(107)는 게이트와 소오스 사이의 전압(VGS)이 음의 항복 전압(-BVD2)에 도달할 때 붕괴되고 게이트 산화막을 가로지르는 전압이 게이트 산화막을 손상시킬 수 있는 큰 음의 전압에 이르는 것을 방지한다.
실제 소자는, 모스펫(107)의 게이트 산화막 및 다이오드들(104, 105)을 통한 누설 전류 때문에, 일반적으로 도 1b의 이상적인 전류-전압 플롯을 달성할 수 없다. 저항(R1)을 갖는 저항 성분(106)은, ESD 과도 현상 동안에 최대 게이트 전압을 제한함으로써, 게이트 산화막의 ESD 보호를 향상시킨다. 최대 게이트 전압의 감소는 게이트-커패시턴스/게이트-저항 네트웍의 RC 시간 상수의 증가를 통해 게이트 전압의 상승을 느리게 함으로써 달성될 수 있다.
도 1c는 도 1a의 소자의 하나를 구현한 수직 평면 DMOS 트랜지스터를 이용한 반도체 구조(120)의 일 예를 보여주는 단면도이다. 반도체 구조(120)는 N형 에피택셜층(122)을 갖는 N++ 기판(123) 내 그리고 위에 제조된다. 수직 평면형 DMOS는 앞면 소오스 및 게이트 연결 그리고 뒷면 드레인 연결(그래서 명칭 "수직"임)을 가지는 수직 전류 흐름 소자를 포함한다. 드레인 패드 또는 콘택은 N++ 기판(123)의 바닥에 있다. 평면형 DMOS는, 게이트 전극의 MOS 동작이 정상, 즉 P형 바디(PB, 121A, 121B, 121C)의 꼭대기에 있는 에피택셜층(122)의 평면, 표면상에서 일어나기 때문에 평면형이라고 불린다.
ESD 보호를 위하여, 소오스 및 게이트 패드 사이의 백투백 제너 다이오드들(D1, D2)이 필드 산화막 영역(134)을 덮는 폴리실리콘층의 인접 부분인 N-형 영역(131), P-형 영역(132) 및 N-형 영역(133)을 이용하여 형성된다. 패턴된 절연층(128)에 있는 개구를 통해, 패턴된 금속 영역(129)은 소오스 패드(미도시)를 N-형 영역(131) 및 N+ 소오스 영역(124A, 124B, 124C) 및 P+ 바디 콘택 영역들(125A, 125B)에 연결한다. P+ 바디 콘택 영역들(125A, 125B)은 각각 깊은 P-웰들(127A, 127B) 내에 있고, 깊은 P-웰들(127A, 127B) 및 에피택셜층(122) 사이의 접합이 드레인 및 소오스 콘택들 사이의 다이오드(예컨대, 다이오드(108))를 형성한다.
게이트 패드는 도 1c에 도시되지 않은 반도체 구조(120)의 부분에 있는 폴리실리콘 게이트 영역들(126A, 126B)에 전기적으로 연결된다. 게이트들(126a, 126B)은 P-형 바디 영역들(121A, 121B, 121C)에 있고 각각의 소오스 영역들(124A, 124B, 124C)에 인접한 수평 채널 영역들(121A, 121B, 121C) 위에 있다. 게이트들(126A, 126B)은 또한 각각의 드레인 영역을 형성하는 N-형 에피택셜층(122) 부분들 위에 위치한다. 금속 영역(130)을 경유하는 게이트 패드는 또한 인접한 P-형 폴리실리콘 영역(132)과 N-형 폴리실리콘 영역(131)과 함께 백투백 제너 다이오드들(D1, D2)을 형성하는 N-형 폴리실리콘 영역(133)에 전기적으로 연결된다.
도 1d는 도 1a의 소자를 다르게 구현한 수직 트랜지스터 셀들을 이용한 반도체 구조(140)의 예시적인 단면도이다. 반도체 구조(120)에서와 같이, 반도체 구조(140)는 N-형 에피택셜층(145)을 갖는 N++ 기판(146)의 내에 그리고 위에 제조되고, 드레인 패드는 N++ 기판(146)의 바닥에 있다.
구조(140)에서, 절연층들(150, 151) 위의 폴리실리콘층에 형성된 N-형 영역(148), P-형 영역(149) 및 N-형 영역(150)은 ESD 보호를 위한 백투백 제너 다이오드들(D1, D2)을 형성한다. 소오스 패드는 N-형 영역(148), N+ 소오스 영역들(142A, 142B, 142C) 및 P+ 바디 콘택 영역(143)을 접촉하는 패턴된 금속 영역(153)에 연결된다. 금속 영역(153) 및 영역들(142A, 142B, 142C, 142) 사이의 콘택들은 절연층의 마스킹 식각 동안에 형성된 또는 예컨대 US 특허 6,413,822호에 설명된 수퍼 자기 정렬된 프로세스를 이용하여 선택적으로 형성된 개구를 통한 전통적인 방법으로 형성될 수 있다. P+ 바디 콘택 영역(143)은 수직 채널 영역들(141A, 141B, 141C)을 포함하는 P-형 바디(141) 내에 있다. P-형 바디(141)와 에피택셜층(145) 사이의 접합은 드레인 및 소오스 패드 사이의 다이오드를 형성한다.
게이트 패드는 P-형 바디(141)를 통하여 에피택셜층(145) 내로 신장하는 트렌치 내에 있는 폴리실리콘 게이트 영역들(143A 내지 143D)에 전기적으로 연결된다. 트렌치 내의 산화막(144)은 트렌치의 수직 벽에 있는 채널 영역들(141A, 141B, 141C)로부터 게이트 영역들(143A 내지 143D)을 절연시킨다. 금속 영역(154)을 경유하는 게이트 패드는 또한 P-형 폴리실리콘 영역(149) 및 N-형 폴리실리콘 영역(148)과 더불어 게이트와 소오스 패드 사이에 백투백 제너 다이오드들(D1, D2)을 형성하는 N-형 폴리실리콘 영역(150)에 전기적으로 연결된다.
도 1e는 ESD 보호 회로를 갖는 다른 알려진 소자(200)에 대한 회로도를 보여준다. 소자(200)는 제 2 쌍 백투백 제너 다이오드들(206, 207)을 더 가지고 있다는 점에서만 다르고, 도 1a의 소자(100)와 유사하다. 소자(200)에서, 저항 성분(106)은 게이트 패드(101) 및 다이오드(206) 사이 및 다이오드(104) 및 다이오드(206) 사이에 있다. 이에 따라, ESD 동작 중에, 게이트 패드(101)로 흘러가는 전류의 보다 많은 양이 다이오드들(206, 207)보다 다이오드(104, 105)를 통하여 흐른다. 저항(106, R1)은 ESD 과도 현상 동안에 전류의 분할을 돕고, 그에 따라 ESD 전류 및 전압 스파이크는 모스펫(107)의 게이트로부터 멀리 분리된다. 소자(200)는 도 1c 또는 도 1d의 그것들과 유사한 구조를 이용하여 구현될 수 있다.
도 2a 및 도 2b는 ESD 보호 다이오드를 갖는 파워 모스펫의 게이트 패드를 통한 전류(IG)의 전형적인 플롯을 보여준다. 도 2a에서, 그래프의 전류(IG)에 대한 y축은 로그 스케일이다. 도 2a는 백투백 다이오드들의 항복 전압들(BV1, BV2) 사이의 전압(VGS)에 대한 상온 누설 전류를 보여주는 플롯(220)을 보여준다. 로그 스케일로 도시된 바와 같이, 폴리실리콘 다이오드에서 누설 전류는 작은 바이어스에도 급격하게 증가하고, 그 다음 큰 전압에서 누설 전류는 극적인 전류 증가가 분명한 항복 전압에 도달할 때까지 포화된다. 게이트 유전체 자체의 누설 전류는 폴리실리콘 다이오드를 통한 누설 전류보다 자릿수를 달리할 만큼 적고, 따라서 게이트 유전체를 통한 누설 전류는, 소자의 게이트 터미널 I-V 특성에 거의 영향을 미치지 않는다. 도 2b는 파워 트랜지스터가 저온(예컨대, 상온)에서 동작할 때의 전압(VGS)에 대한 전류(IG)의 선형 스케일 플롯(230) 및 파워 트랜지스터가 고온에서 동작할 때의 전압(VGS)에 대한 전류(IG)의 플롯(231)을 보여준다. 도 2b에 도시된 바와 같이, 온도 증가는 일반적으로 누설 전류를 증가시키고 ESD 보호 회로에서 다이오드들의 하나 또는 그 이상의 항복 전압을 변경할 수 있다.
어떤 조건 하에서, 파워 모스펫을 동작시키기 위해 사용된 게이트-소오스 전압(VGS)은 또한 파워 모스펫의 유용한 수명에 영향을 끼친다고 알려져 있다. 도 2c는 각각 게이트 전압들(VG1, VG2)에서 동작하는 양호한 파워 모스펫의 유용한 수명들(t3, t4)을 도시하는 곡선(240, 241)을 보여준다. 물론, 동작 수명은 수명 불량에 있어서 차이를 구별하는 많은 유닛들을 필요로 하는 집단 통계의 문제이다. 이러한 통계 자료에서, 양호한 파워 모스펫은 낮은 게이트 전압에서 바이어스 될 때보다 높은 게이트 전압(VG2)에서 보다 짧은 수명(t3)을 가질 것이나, 그러나 수명(t3)은 여전히 상업적으로 가치가 있다(즉, 20년 이상). 특정 불량 기구는 산화막 매트릭스 내 원자들을 손상시키고 이탈시키는 전하들의 가속에 기인한다. 불량 속도는 게이트 유전체를 가로지르는 전계(즉, VG/Xox, Xox는 게이트 산화막 두께)의 증가에 관련이 있다. 플롯들(242, 243)은 상업적으로 받아들일 수 없는 단지 수일 또는 수주 길이의 수명들(t1, t2)을 제공한다. 게다가, 동일한 정도의 결함에 대해, 보다 높은 게이트 바이어스(그리고 보다 높은 대응하는 전계)에서 동작하는 소자들이 먼저 불량을 낸다는 것을 알 수 있다. 일반적으로, 결함이 없게 형성된 실리콘 산화막은 약 4 MV/cm 또는 그 이하의 최대 전계에서 동작하는 한, 적어도 20년 이상의 유용한 수명을 보인다. 그러나, 결함 물질은 심지어 낮은 바이어스 조건 하에서도 정상적인 사용 수명의 1/4 정도에 고장날 수 있다.
특히, 만일 파워 모스펫이 잠재적인 게이트 산화막 결함 또는 약점을 갖고 있는 경우, ESD 발생은 유전체 내 결함을 생성하거나 악화시킴으로써 파워 모스펫의 수명을 또한 감소시킬 수 있다. 도 2d에 설명된 바와 같이, 만일 ESD 발생을 피할 수 있다면, 잠재적인 결함을 갖는 파워 모스펫은 수주, 수달, 그리고 심지어 수년의 수명(t3)을 가질 수 있고, 반면 양호한 파워 모스펫은 20년 이상의 수명을 가질 수 있다.
만일 ESD가 발생하면, ESD로부터 적절하게 보호되는 양호한 파워 모스펫은 다소 감소된 수명을 가질 것이나, 양호한 파워 모스펫은 여전히 일반적으로 15 내지 20년 이상의 유용한 수명(t4)을 가질 것이다. 여기에서 적절한 보호는 일반적으로 게이트 절연물 내 최대 전압 전계 강도가 8 MV/cm를 넘지 않거나 또는 만일 전압 전계가 이 값을 넘으면 펄스 존속이 ESD 보호 요소에 의해 매우 짧은 동안 유지되는 것을 의미한다. 짧은(나노 초 이하) 존속 펄스는 산화막에 경미한 손상을 준다. 왜냐하면, 짧은 펄스는 단지 제한된 양의 에너지를 갖기 때문이다. 만일 ESD가 발생하고 ESD 보호 회로가 결함이 있거나 적절하지 못하면, 결함이 있는 파워 모스펫이 치명적으로 고장나기 전에 몇 주 또는 몇 달의 동작 기간 동안 견딜 수 있음에도 불구하고, 잠재적인 게이트 산화막 결함을 갖는 파워 모스펫은 ESD 후 거의 즉시(t0) 고장난다. 만일 ESD 보호가 불량을 내거나 또는 부적절한 경우, 심지어 양호한 파워 모스펫도 짧은 시간(t1)(예컨대, 즉시 또는 수일에서 수 달) 후에 조기에 불량을 낸다.
도 2e는 파워 모스펫의 게이트 산화막 내 서로 다른 전계 강도에서 파워 모스펫에 대한 조기 불량 비율을 보여주는 히스토그램이다. 도시된 바와 같이, 결함이 있는 파워 모스펫은 낮은 게이트-소오스 전계(VGS)(예컨대, 3 MV/cm)에서 조기에 불량을 내는 반면, 양호한 파워 모스펫은 단지 훨씬 높은 전압(VGS)(예컨대, 약 8 - 10 MV/cm)에서 조기에 불량을 낸다.
이상적으로, 파워 모스펫에 대한 테스트 단계는 잠재적인 게이트 산화막 결함을 갖는 모든 모스펫을 지정하고, 그것들을 제거해서 모든 결함이 있는 파워 모스펫이 집단에서 제거되도록 한다. 도 3의 플롯(251)에 도시된 바와 같이, 결함이 있는 파워 모스펫들 내에 조기 불량을 초래할 전압 및 전계(예컨대, 3 MV/cm)의 바로 위인 4 MV/cm의 전계에 해당하는 게이트 전압을 인가하는 스트레스 테스트는, 결함이 있는 파워 모스펫들을 불량 처리되게 만들 것이나, 양호한 모스펫들로부터 결함이 있는 모스펫을 분리하기 위해 수일 또는 수주의 시간(t1)을 소모할 것이다. 이러한 길이의 테스트 시간은 비용이 들고, 일반적으로 상업적으로 실용적이지 못하다. 플롯(250)은 보다 높은 테스트 전압(예컨대, 6 MV/cm)이 결함이 있는 모스펫들의 조속한 불량을 초래하고, 집단에서 나쁜 부분들을 스크린하고 제거하는 데 보다 짧은 테스트 시간을 제공함을 보여준다. 불행히도, 양호한 소자들에 대해 ESD에 의한 불량을 방지하기에 필요한 적절한 ESD 보호 회로는 합리적인 시간 동안에 결함이 있는 소자들을 지정하기에 충분히 높은 게이트 전압에서 테스트를 허용하지 않을 것이다. 본질적으로, 파워 모스펫 내에 보호를 위해 포함된 ESD 보호 소자들 및 네트웍은 실제로 집단에서 결함이 있는 부분들을 제거하기 위한 소자들의 테스트를 방해한다.
따라서, 동작 테스트가 가능하고 소자의 정상적인 동작을 방해하지 않는 ESD 보호를 제공하는 회로 및 제조 단계들이 필요하다. 나아가, ESD 보호는 양질의 소자들의 조기 불량을 방지하기에 적절해야 하고, 반면 여전히 상업적으로 효율적인 테스트 시간 내에 결함이 있는 소자들을 선별할 수 있는 스트레스 테스트를 허용해야 한다.
도 1a는 알려진 ESD 보호 회로를 갖는 파워 모스펫의 회로도이다.
도 1b는 도 1a의 모스펫의 게이트-소오스 전압에 대한 (게이트 패드를 통한) 게이트 전류의 이상적인 플롯을 보여준다.
도 1c 및 도 1d는 도 1a의 회로도에 의해 제시된 평면형 및 트렌치-게이트 파워 모스펫 각각에 대한 알려진 반도체 구조들의 단면도들이다.
도 1e는 복수의 쌍의 백투백 다이오드들을 갖는 알려진 ESD 보호 회로를 구비하는 파워 모스펫의 회로도이다.
도 2a 및 도 2b는 도 1a의 파워 모스펫의 게이트 패드를 통한 전류의 주성분인 ESD 다이오드 누설의 전압 및 온도 의존성을 보여주는 각각 로그 및 선형 스케일 그래프들이다.
도 2c는 양질의 그리고 결함이 있는 파워 모스펫들의 수명에 미치는 인가된 게이트 전압의 효과를 도시하는 플롯들을 포함한다.
도 2d는 적절한 ESD 보호를 갖는 그리고 갖지 않는 파워 모스펫에 ESD가 미치는 영향을 도시하는 플롯들을 포함한다.
도 2e는 파워 모스펫들에서 통상적으로 적용되는 게이트 구조들에 대표적인 전계 강도의 범위에 대한 실리콘 산화막의 유전 파괴에 대한 집단 히스토그램이다.
도 3은 파워 모스펫 내의 결함이 있는 게이트 산화막을 검출하기 위해 필요한 시간에 미치는 인가 게이트 전압 및 전계의 효과를 도시하는 플롯을 포함한다.
도 4는 본 발명의 실시예에 다른 제조 및 테스트 프로세스들을 보여주는 순서도이다.
도 5a 및 도 5b는 분리된 게이트 및 다이오드 패드들을 갖는 본 발명의 실시예에 따른 파워 모스펫의 테스트 동안 및 마지막 어셈블리 후 각각의 회로도들이다.
도 6a 및 도 6b는 테스트 동안 및 와이어 본딩 후 각각의 파워 모스펫 내의 본딩 패드들을 보여주는 단면도들이다.
도 7a는 본 발명의 실시예에 따른 패키지 된 파워 모스펫 내의 와이어 본드들을 보여주는 평면도이다.
도 7b는 본 발명의 실시예에 따른 파워 모스펫의 게이트 및 다이오드 패드들을 포함하는 반도체 구조를 보여주는 단면도이다.
도 7c는 도 7b의 구조에서 분리된 본드 와이어들의 게이트 및 다이오드 패드들로의 연결을 보여준다.
도 8a, 도 8b, 및 도 8c는 게이트 및 다이오드 패드들 상에 솔더 범프들을 갖는 본 발명의 실시예에 따른 파워 모스펫의 제조 및 테스트 동안에 발견되는 반도체 구조의 단면도들이다.
도 9는 복수의 백투백 다이오드들을 포함하는 ESD 보호 회로를 위한 복수의 게이트 패드들 및 복수의 다이오드 패드들을 갖는 본 발명의 실시예에 따른 파워 모스펫의 회로도이다.
도 10 및 도 11은 복수의 백투백 다이오드들을 포함하는 ESD 보호 회로를 위한 단일 게이트 패드 및 단일 다이오드 패드를 갖는 본 발명의 실시예에 따른 파워 모스펫들의 회로도들이다.
서로 다른 도면에서 동일한 참조 부호는 유사하거나 동일한 부재를 나타낸다.
본 발명의 측면에 따르면, 집적 회로 또는 반도체 소자, 예컨대 파워 모스펫에 대한 제조 프로세스는 보호될 소자로부터 분리된 ESD 보호 회로를 포함하는 다이(die)를 형성한다. 상기 소자 및 ESD 보호 회로는 만일 상기 ESD 보호 회로가 테스트 전에 상기 소자에 연결되었다면 어렵거나 또는 불가능하였을 상기 소자의 테스트를 허용하는 분리된 패드들 및 연결들을 갖는다. 테스트 후, 패키지 프로세스 또는 동작이 상기 소자의 보호에 필요한 방식으로 상기 ESD 보호 회로를 전기적으로 연결한다. 이러한 방식에서, 상기 ESD 보호 회로 또는 구조는 결함이 있는 모스펫들을 테스트하고 스크린하기 위해 사용된 스트레스를 받을 필요가 없다.
본 발명의 하나의 구체적인 실시예는 반도체 소자의 제조 프로세스이다. 상기 프로세스는 ESD 보호 회로 및 파워 모스펫과 같은 소자를 포함하는 반도체 다이를 제조하는 것으로 시작한다. 상기 소자는 제 1 본딩 패드를 갖고, 상기 ESD 보호 회로는 외부 연결을 위한 제 2 본딩 패드를 갖는다. 상기 본딩 패드들은 분리되어 있기 때문에, 상기 제 1 본딩 패드에 연결된 테스트 시스템은 상기 ESD 보호 회로로부터 간섭받지 않고 상기 소자를 테스트할 수 있다. ESD 보호 회로는 또한 분리하여 테스트될 수 있다. 테스트 후, 상기 프로세스는 상기 제 1 본딩 패드를 상기 제 2 본딩 패드에 연결하고, 상기 ESD 보호 회로는 그 다음 정전기 방전으로부터 상기 소자를 보호하기 위해 기능한다.
상기 소자가 파워 모스펫일 때, 테스트는 상기 파워 모스펫의 게이트에 연결된 게이트 패드를 ESD 보호 회로가 동작할 때 허용하는 것보다 높은 전압까지 올릴 수 있다. 상기 게이트 패드는 ESD 보호 회로의 본딩 패드에 연결된 본딩 패드이거나 또는 아닐 수도 있다. 상기 제 1 본딩 패드는 ESD 보호 회로에 종속하여 상기 게이트 패드 또는 상기 파워 모스펫의 소오스에 연결된 소오스 패드일 수 있다.
상기 테스트는 상기 다이가 복수의 다이들을 포함하는 웨이퍼의 일부분일 때 수행될 수 있고, 상기 제 1 본딩 패드의 상기 제 2 본딩 패드로의 연결은 일반적으로 상기 다이가 상기 웨이퍼로부터 분리된 후 수행될 수 있다. 특히, 상기 제 1 본딩 패드를 상기 제 2 본딩 패드로 연결하는 것은 상기 다이의 패키지 동안에 수행될 수 있다.
상기 본딩 패드들을 연결하기 위한 다양한 방법이 가능하다. 하나의 방법에서, 상기 제 1 본딩 패드를 상기 제 2 본딩 패드로 연결하는 것은 상기 제 1 본딩 패드와 상기 제 2 본딩 패드를 접촉시키는 단일 와이어를 형성하는 것을 포함한다. 다른 방법은 상기 제 1 본딩 패드 및 리드 프레임의 일부분에 제 1 와이어를 연결시키고, 상기 제 2 본딩 패드 및 상기 리드 프레임의 동일한 부분에 제 2 와이어를 연결시킨다. 상기 리드 프레임은 다이를 포함하는 패키지 내에 상기 제 1 및 제 2 본딩 패드들에 전기적 연결을 제공하는 외부 리드를 포함한다.
상기 본딩 패드들을 연결하는 다른 방법은, 상기 제 1 본딩 패드 상에 제 1 도전성 범프(bump)를 형성하는 단계, 상기 제 2 본딩 패드 상에 제 2 도전성 범프를 형성하는 단계, 및 상기 제 1 및 제 2 도전성 범프들을 도전성 영역에 연결하는 단계를 포함한다. 상기 도전성 영역은 플립-칩(flip-chip) 패키지 프로세스 동안에 상기 다이의 일면과 접촉하게 되는 기판의 일부분 또는 인쇄회로기판(printed circuit board) 상의 도전성 트레이스(trace)일 수 있다.
본 발명의 다른 실시예는 ESD 보호 회로를 갖는 파워 모스펫과 같은 트랜지스터를 포함하는 반도체 소자이다. 제 1 본딩 패드는 상기 트랜지스터에 전기적인 연결을 제공한다. 상기 ESD 보호 회로는 제 2 본딩 패드를 갖고, 단지 상기 제 1 본딩 패드가 상기 제 2 본딩 패드에 연결된 후에 정전기 방전에 대해 상기 트랜지스터를 보호하기 위해 동작한다.
많은 형태의 ESD 보호 회로가 사용될 수 있다. 그러나, 상기 ESD 보호 회로는 전형적으로 상기 제 2 본딩 패드에 연결된 양극을 갖는 제 1 다이오드 및 상기 제 1 다이오드의 음극에 연결된 음극을 갖는 제 2 다이오드를 포함한다. 상기 제 2 다이오드의 양극은 일반적으로 상기 트랜지스터의 게이트 또는 소오스에 연결된다. 상기 제 2 다이오드의 양극이 상기 트랜지스터의 게이트에 연결될 때, 상기 제 1 본딩 패드는 전형적으로 다이 내에서 상기 트랜지스터의 소오스에 연결된다. 상기 제 2 다이오드의 양극이 상기 트랜지스터의 소오스에 연결될 때, 상기 제 1 본딩 패드는 전형적으로 다이 내의 상기 트랜지스터의 게이트에 연결된다.
다른 본딩 패드 구조들이 다양한 다른 연결 구조와 더불어 적용될 수 있다. 예를 들어, 하나의 본딩 패드 구조는 상기 제 1 및 제 2 본딩 패드들의 부분들을 절연층 내의 인접하는 개구(opening)를 통하여 노출한다. 개구 내의 와이어 본드(wire bond)는 상기 제 1 본딩 패드를 상기 제 2 본딩 패드에 전기적으로 연결하기 위하여 상기 제 1 및 제 2 본딩 패드들 사이의 갭(gap)을 가로질러 확장한다. 선택적으로, 절연층은 상기 제 1 및 제 2 본딩 패드들에 분리된 개구들을 가지고, 분리된 와이어들이 상기 본딩 패드들을 리드 프레임(lead frame)의 동일한 도전성 영역으로 접합한다.
다른 본딩 패드 구조는 상기 제 1 본딩 패드 상의 제 1 도전성 범프 및 상기 제 2 도전성 본딩 패드 상의 제 2 도전성 범프를 포함한다. 도전성 영역, 예컨대 플립-칩 패키지에서 기판의 일부분은 상기 제 1 및 제 2 도전성 범프들을 전기적으로 연결하기 위해 그것들에 접근한다.
다른 본딩 패드 구조 및 회로는 공통 본딩 패드에 연결되고 제 2 패드로 ESD 보호 소자 네트웍의 연결을 갖는 파워 모스펫 및 ESD 보호 소자 네트웍을 포함한다. 상기 파워 모스펫은 단지 상기 소자 및 ESD 보호 네트웍의 테스트 후 제 2 패드에 연결되는 소오스 패드를 포함한다.
다른 본딩 패드 구조는 두 ESD 보호 회로를 포함하고, 상기 두 ESD 보호 회로들은 파워 모스펫 내에 단일체로 집적되고 파워 모스펫 및 다이오드들 둘 모두에 대한 테스트가 단지 완성된 후 상기 파워 모스펫의 게이트 및 소오스 사이에 전기적으로 연결된다.
본 발명의 다른 측면은 약한 게이트 산화막을 갖는 파워 모스펫들을 그 게이트 산화막들에 4 MV/cm 이상, 8 MV/cm 이하의 고전계 하에서 짧은 시간 동안 유지함으로써 영원히 파괴하는 것이다. 강한 전계는 약한 부분들이 쓸모 없게 만들고, 그래서 스크린 프로세스는 제조된 제품들의 집단에서 그러한 부분들을 제거할 수 있다. 모든 ESD 네트웍 또는 소자들이 산화막 품질 스크린 및 테스트 동안에 존재하는 고전압 하에 있지는 않으나, 그 대신 ESD 보호 네트웍은 단지 스크린이 끝난 후에 게이트 산화막 터미널들들 가로질러 연결된다.
테스트 가능한 디자인 원리에 부합하는 반도체 제품의 제조는 ESD 보호 다이오드들을 포함하는 파워 모스펫 및 다른 분리된 소자들의 제조에 크게 유익하다. 특히, 제조 프로세스들은 파워 모스펫과 같은 소자 내에서 결함들을 보다 잘 지정할 수 있고, 만일 소자 및 그와 연관된 ESD 보호 회로가 분리되어 테스트될 수 있다면 집단으로부터 결함을 갖는 부분들을 보다 잘 제거할 수 있다. 본 발명의 일 측면에 따르면, 웨이퍼 프로세스는 소자 및 ESD 보호 회로를 위한 분리된 본딩 패드들을 갖는 반도체 구조를 형성한다. 웨이퍼 레벨 또는 칩 레벨에서, 테스트 장치는 ESD 보호 회로를 위한 본딩 패드들에 접촉될 수 있고, 소자로부터 분리하여 ESD 보호 회로를 테스트한다. 유사하게, 테스트 장치는 소자를 위한 본딩 패드들에 접촉할 수 있고, 분리하여 소자를 테스트한다. ESD 보호 회로는 소자의 테스트를 방해하지 않는다. 따라서, 소자의 테스트는 만일 소자 및 ESD 보호 회로가 본딩 패드들을 공유하였다면 가능했을 것보다 높은 전압을 이용할 수 있다. 그에 따라, 테스트는 소자 내 및 ESD 보호 회로 내에서 결함들을 빠르게 찾아내고, 제조된 제품들의 총 집합에서 결함이 있는 부분들을 빠르게 제거하고(또는 이후 이용을 금지하고) 또는 결함이 있는 부분들에 대한 이후 이용을 금지시킨다. 테스트 후, 패키지 프로세스는 소자의 필요한 ESD 보호를 제공하기 위하여 ESD 보호 회로를 전기적으로 연결한다. 만일 ESD 다이오드의 소자로의 전기적인 연결이 테스트 동안에 최대 인가 전압을 제한하거나; 또는 소자 테스트를 의미 있게 하기 위해 ESD 소자와 연관된 많은 누설 전류를 부가하는 것에 의해 소자의 테스트를 방해한다면, 설명된 제조 방법 및 원리는 특히 유용하다. 이러한 조건은 폴리실리콘, ESD 다이오드들이 누설이 있는 PN 접합을 생산하기 위해 알려진 물질층 내에서 형성될 때 통상적으로 발생한다.
도 4는 본 발명의 실시예에 따른 파워 모스펫(또는 반도체 소자)에 대한 제조 및 테스트 프로세스(260)를 보여주는 순서도이다. 프로세스(260)는 웨이퍼 제조(262), 웨이퍼 프로브 또는 테스트(264), 다이 분리 및 어셈블리 또는 패키지(266), 및 제품의 마지막 테스트(268)를 포함한다.
웨이퍼 제조(262)는 복수의 다이들을 포함하는 웨이퍼를 제조하기 위해 해당 분야에서 알려진 것을 포함하는 바람직한 여하의 기술들을 이용할 수 있다. 웨이퍼 조제 프로세스(262)의 단계(272)에 도시된 바와 같이, 웨이퍼 제조는 각 다이 상의 ESD 보호를 위한 적어도 하나의 본딩 패드를 형성하고, ESD 보호 회로를 위한 본딩 패드는 파워 모스펫의 게이트, 드레인 또는 소오스 콘택을 위한 본딩 패드로부터 분리된다. (여기에 사용된 용어를 단순화하기 위해, ESD 보호 회로를 위한 본딩 패드는 때로는 현재 ESD 보호 회로가 통상적으로 다이오드들을 포함하기 때문에 "다이오드 패드"로 불린다).
본딩 패드라는 용어는 여기 설명에서 칩 밖으로부터 반도체 소자에 만들어진 여하의 전기적인 연결과 같이 가장 광범위한 의미로 사용되고, 와이어 본드, 솔더 범프, 도전성 에폭시, 미세-가공된 스프링, 또는 반도체 부분 또는 칩 내의 금속 도전층들에 전기적인 연결을 형성하기 위한 다른 어떤 수단들을 적용할 수 있다. 온-칩 전기적 연결(전술한 기술들을 어떠한 조합으로든 하나 또는 몇 가지를 이용하든지)은 반도체 칩 밖의 도전체에 연결된다. 도전체는 오프-칩 연결이 전기적인 도전체인 이상, 패키지 리드 프레임, 인쇄회로기판 도전성 트레이스, 모듈 또는 하이브리드 IC 내의 도전성 트레이스, 또는 복수의 칩 패키지 내의 도전체일 수 있다.
각 다이의 ESD 보호 회로 및 파워 모스펫은, ESD 보호 회로의 동작을 위해 요구되는 적어도 하나의 연결이 웨이퍼 내에 있지 않은 다이 상에 다이오드 패드가 있다는 점을 제외하고는 통상적인 구조일 수 있다. 다이오드 패드들의 특정 배치의 예들이 본 발명에 따른 회로 배치의 예를 도시하기 위해 아래에 설명된다.
웨이퍼 프로브 프로세스(264) 동안에, 다이오드 패드를 통한 전기적인 신호를 이용하는 테스트(274)는 ESD 보호 회로의 동작을 시험한다. 만일 ESD 보호 회로가 요구되는 바와 같이 동작하지 못하면, 다이는 스크랩될 것이다(이에 따라, 만일 표준-이하의 다이의 사용 중에 ESD가 발생하면, 조기 불량의 위험을 피한다).
만일 ESD 보호 회로가 테스트(274)를 통과하면, 테스트(275)는 파워 모스펫을 시험한다. 테스트(275)는 게이트 산화막에 대한 스트레스 테스트를 수행할 수 있고, 정상 동작하는 ESD 보호 회로가 허용하지 않는 게이트 전압을 이용할 수 있다. 보다 높은 스트레스 전압은 잠재적인 게이트 산화막 결함을 갖는 파워 모스펫이 보다 빠르게 불량을 내도록 한다. 높은 게이트 스트레스는 결함이 있는 산화막이 파괴되어 게이트 단락을 유발하도록 한다. 후-스트레스를 받은 단락 모스펫 게이트 산화막은 그 다음 게이트 누설 테스트를 통과하지 못할 것이다. 반면, 스트레스를 받지 않은 게이트는 잠재적인 결함을 가지고 있음에도 불구하고 게이트 누설 테스트를 통과할 것이다.
테스트(275)는 따라서 결함이 있는 파워 모스펫을 짧은 시간 안에 고 생산 쓰루풋(throughput)과 저 제조 비용으로 검출하고 제거한다. 더욱이, 이러한 방법을 이용하는 결함이 있는 또는 약한 부분들은 테스트 및 어셈블리 단계에서 살아남지 못할 것이고, 따라서 그러한 제품의 고객 및 사용자에게 신뢰성 위험을 남기지 않는다. 게다가, ESD 보호 및 파워 모스펫(또는 반도체 소자) 테스트가 어셈블리 전에 진행되기 때문에, 불량 부분들은 결코 어셈블리 되지 않는다. 결함이 있고, 약한 부분들을 어셈블리 전에 제거하는 것은 어셈블리 및 마지막 테스트 동작 중에 불량을 낼 수도 있는 부분들에 대한 증가된 비용을 없애주고, 나아가 전체 제조 비용을 줄여준다.
결함들을 제거하기 위한 스트레스 조건은 시험될 결함에 의존한다. 파워 모스펫에 대해, 특히 식각된 트렌치의 측벽을 따라 그리고 그 안에 게이트 산화막을 갖는 소자에 대해서 가장 큰 불량 모드는 게이트 산화막 품질 불량이다. 그러한 산화막의 품질은 산화 조건뿐만 아니라, 세정 및 트렌치 식각 조건들에 의존한다. 산화막에 관련된 결함은 파워 모스펫 제조에 있어서 가장 큰 수율 손실을 나타낼 뿐만 아니라, 가장 큰 ESD 및 잠재된 산화막 결함 불량 위험을 나타낸다.
산화막 품질을 테스트하고 스크린하면, 결함이 없는 실리콘 이산화막을 포함하는 게이트 산화막은 두꺼운 산화막에 대해서는 8 MV/cm에서, 얇은 산화막에 대해서는 10 MV/cm에서 불량이 난다. 유전체에서 아발란치 항복에 대한 임계 전계가 보다 얇은 층들(전형적으로 200A 이하)에 대해서 향상되는 이유는, 터널링 전류의 증가가 높은 모멘텀 캐리어들의 우세를 감소시키기 때문이다. 유전체는 임계 전계, 즉 4 내지 5 MV/cm의 절반에서 동작할 경우 쉽게 무한히 살아남을 수 있기 때문에, 짧은 스크린 동작은 약 임계 전계의 절반인 이러한 전계보다 크고 아발란치 항복 전계보다 작아야 한다. 이러한 범위 내에서, 전계가 높아질수록 결함을 스크린하고 제거하기 위한 테스트 시간이 짧아진다.
이론적으로, 스크린 테스트는 따라서 유전체에서 아발란치를 초래하는 임계 전계의 60% 내지 90%에서 수행된다. 실제로, 그러나 최대 전계의 60%는 합리적인 시간 내에 모든 결함들을 스크린하지 못할 수 있다. 반대로, 아발란치 전계의 90%는 실제로 그 전에 결함이 없었던 어떤 소자들에 손상을 줄 수 있다. 65% 내지 80%의 전계 강도가 따라서 보다 실용적이고, 임계 전계의 70% 내지 75%가 권장된다.
전계 강도를 게이트-소오스 전압(VGS)으로 변환하는 것은 산화막 두께에 의존하고, 수학식 VGS = Xox * Eaval으로 주어진다. VGS는 인가 게이트 전압이고, Xox는 산화막 두께이고, Eaval은 표 1에 주어진 아발란치 임계 전계이다.
[표 I] 잠재적인 산화막 결함 제거를 위한 게이트 오버-스트레스 조건의 예
산화막 두께(A) 임계전계(MV/cm) 아발란치 VGS(V) 65-80% VGS 스트레스 범위(V) 70% VGS 타겟 스트레스(V)
1000 8 80 52 - 64 56
500 8 40 26 - 32 28
300 8 24 15.6 - 19.2 16.8
200 8 16 10.4 - 12.8 11.2
150 9 13.5 8.8 - 10.8 9.5
100 10 10 6.5 - 8.0 7.0
어셈블리 프로세스(266) 동안, 통상적인 기술, 예컨대 소잉(sawing) 또는 스크라이빙(scribing)이 웨이퍼를 절단하고 패키지를 위해서 다이들을 분리한다. 본 발명의 일 측면에 따르면, 어셈블리 프로세스(266)는 ESD 보호 회로를 위한 하나 또는 그 이상의 본딩 패드들을 파워 모스펫의 하나 또는 그 이상의 본딩 패드들(예컨대, 게이트 패드 또는 소오스 패드)에 연결하는 프로세스를 포함한다. 패키지 동안의 다이오드 패드 또는 패드들의 연결은, 파워 모스펫을 보호하기 위해 필요한 바에 따라 ESD 보호 회로를 연결한다. 보다 넓은 의미로, 어셈블리 프로세스는 전기적인 회로를 완성하고, 이에 따라 ESD 소자 또는 보호 회로는 보호를 요하는 소자, 요소 또는 회로와 병렬로 연결된다(ESD 보호 및 보호를 요하는 요소는 어셈블리 전에는 병렬 상태에 있지 않다).
ESD 보호 회로의 본딩 패드들을 파워 모스펫의 본딩 패드들에 연결하기 위해, 다양한 기술들이 이용 가능하다. 어떤 패키지 기술 및 본딩 패드 연결을 위한 구조가 아래에 더 설명된다. 적용된 연결 기술은 일반적으로 본딩 패드의 위치 및 요구되는 패키지 형태(예컨대, 플립-칩 패키지, 칩-온-보드, 또는 와이어 본드 패키지)에 의존한다.
어셈블리 또는 패키지(266) 후에, 마지막 테스트(268)는 패키지된 제품이 양호한지 불량인지를 단계(278)에서 결정한다. 결함 제품은 스크랩된다. 그 전에 보다 과도한 스트레스 조건들이 결함들을 검출하고 제거하기 위해 이용되었기 때문에, 마지막 테스트는 제품의 동작 규정에 전형적인 정상적인 바이어스 조건을 이용하여 수행된다.
도 5a는 다이오드 패드(302)를 갖는 ESD 보호 회로를 포함하는 반도체 다이(300)에 대한 회로도를 보여준다. 다이(300)는 게이트 패드(301), 소오스 패드(303) 및 드레인 콘택(304)을 갖는 모스펫(308)을 또한 포함한다. 모스펫(308)은 도 1c 또는 도 1d에 도시된 바와 같이 수평 또는 수직 채널들을 갖는 복수의 트랜지스터 셀들을 포함하는 파워 모스펫일 수 있다. 선택적인 저항(305)은 게이트 패드(301) 및 모스펫(308)의 게이트의 사이에 배치되고, PN 다이오드(309)는 소오스 패드(303) 및 드레인 패드(304) 사이에 배치된다.
다이오드 패드(302)는 소오스 패드(303)와 다이오드 패드(302) 사이에 있는 백투백 제너 다이오드들(306, 307)에 연결된다. 다이(300)에서, 다이오드 패드(302)는 다이오드들(306, 307)의 연결을 제외하고는 모스펫(308)의 패드들(301, 303 및 304)로부터 분리되고 전기적으로 절연된다. 도 1a의 소자(100)는 다이(300) 내의 게이트 패드(301)에 연결되지 않은 다이오드들(305, 306)과는 달리, 다이오드들(104, 105)이 소자(100) 내 게이트 패드(101) 및 소오스 패드(102) 사이에 연결되고 있다는 점에서 다르다.
게이트 패드(301) 및 다이오드 패드(302)의 분리에 의해, 모스펫(308)의 테스트가 ESD 보호 회로의 간섭 없이 가능해진다. 특히, 게이트 패드(301)에 연결된 테스터는 모스펫의 게이트에 인가되는 전압을 제어할 수 있고, ESD 보호 회로 내 다이오드들(306, 307)의 항복 전압 근처 또는 위의 게이트 전압까지 올릴 수 있다. 더구나, 다이오드 패드(302) 및 소오스 패드(303)에 연결된 통상적인 테스터(tester)는 다이오드들(306, 307)의 동작을 시험할 수 있다.
다이(300)의 하나의 실시예에서, 다이오드 패드(302)는 게이트 패드(301)에 인접하고, 그 결과 게이트 패드(301) 및 다이오드 패드(302)는 다이(300)를 덮는 절연층 또는 패시베이션층을 관통하는 동일한 개구 내에 있게 된다. 도 5b는 어셈블리 후의 패키지(320)를 나타내고, 이에 따르면 게이트 본딩 와이어의 본드 볼(310)은 게이트 패드(301)로의 전기적인 콘택을 만들고, 동일하게 게이트 패드(301)가 다이오드 패드(302)와 단락 되게 하여 ESD 다이오드들 및 게이트 산화막의 병렬 연결을 완성한다.
도 6a는 금속 패드들(353A, 353B)을 각각 포함하는 게이트 패드(301) 및 다이오드 패드(302)를 포함하는 다이(300)의 일부분의 단면을 보여준다. 본딩 패드들(전형적으로 Al, Al-Si, 또는 Al-Cu-Si)은 절연층(351)(통상적으로, SiO2 또는 유리(glass)) 위에 있고, 절연층(351)과 본딩 패드들(353A, 353B) 사이의 접착력을 향상시키는 장벽층(barrier layer) 또는 접착층(adhesion layer, 352)을 포함할 수 있다. 본딩 금속 패드들(353A, 353B)은 다이(300) 위 어느 곳에나 형성될 수 있고, 도 6a에 도시된 바와 같이, 본딩 금속 패드들(353A, 353B)은 P-형 바디 또는 깊은 P+ 영역(350)의 일부분 위에 있다. 게이트 패드(301)의 모스펫의 게이트로의 전기적인 연결 및 다이오드 패드(302)의 다이오드(306, 307)로의 전기적인 연결은 도 6a에 도시되지 않은 다이(300)의 일 부분 내에 형성된다.
스핀-온-글래스(SOG), 포스포실리케이트 글래스(PSG), 보로포스포실리케이트(BPSG), 또는 실리콘 질화막(Si3N4)으로 형성된 절연 패시베이션층(passivation layer, 355) 내의 개구는, 테스트 시스템의 프로브들(probes, 354)이 테스트를 위해 본딩 패드들(353A, 353B)에 접촉할 수 있도록 허용하는 개구(opening)를 갖는다. 도 6a에서, 절연층(355)의 일부분은 본딩 패드들(353A, 353B) 사이의 갭(gap) 내에 남아 있고, 그러나 선택적으로 절연층(355) 내에 개구를 형성하기 위한 식각 프로세스가 갭으로부터 그 물질을 제거할 수 있다. 본 발명의 예시적인 실시예에서, 단일 개구는 금속 본딩 패드들(353A, 353B)의 부분들을 노출한다. 각 본딩 금속 패드(353A, 353B)는 와이어 본드의 크기에 의존하는 크기를 가지나, 전형적으로 50 x 50 ㎛ 보다 작지 않고 종종 100 x 100 ㎛이거나 또는 그 이상일 수 있다. 본딩 패드들(353A, 353B) 사이의 갭은 약 10 ㎛이거나 또는 그보다 작다. 패시베이션층(355)은 마스크킹 되고, 금속 패드들(353A, 353B) 사이의 갭으로부터 두 금속 패드들(353A, 353B)을 가로질러 제거된다.
도 5b의 구조 및 도 6b의 단면에서 도시된 바와 같이, 이러한 배치는 와이어 본드(360)를 이용한 통상적인 와이어 본딩 프로세스가 본딩 패드들(301, 302)(예컨대, 구조적으로 요소들(353A, 353B))을 접촉시키고 전기적으로 연결하는 본드 볼 연결(310)을 형성할 수 있도록 허용한다. 와이어 본드(360) 및 볼 본드(310)로 인해, 도 5b의 소자는 ESD 스트라이크(strike) 동안의 손상으로부터 모스펫의 게이트를 보호하기 위해 연결된 ESD 보호 회로를 갖게 된다.
도 7a는 ESD 보호를 갖는 파워 모스펫을 포함하는 다이(383)에 대한 와이어 본딩된 패키지(380)의 레이아웃을 개략적으로 보여준다. 주입 몰딩된 플라스틱(382)은 다이(383)를 절연시키고 보호하고 리드 및 다이를 제자리에 유지시킨다. 리드 프레임 부분들(381A, 381B, 381C)은 다이(383) 내 파워 모스펫의 드레인, 소오스 및 게이트 각각에 전기적인 연결을 위한 외부 리드들을 제공한다.
패키지(380)에서, 다이(383)의 뒷면 상에 있는 드레인 패드 또는 콘택은 열 방출을 위한 경로뿐만 아니라 전기적인 연결을 포함하는 리드 프레임 부분(381A)(드레인 리드들)에 부착된다. 도전성 접착제는 파워 모스펫의 드레인 패드(다이의 뒷면)를 리드 프레임 부분(381A)으로 전기적으로 연결시킬 수 있다. 리드 프레임 부분(381A)으로부터 신장하는 리드들은 따라서 파워 모스펫의 드레인으로의 전기적인 연결을 제공한다.
리드 프레임 부분(381B)(소오스 리드들)은 통상적인 기술을 이용하여 다이(383) 표면상의 소오스 패드(미도시)로 와이어 본딩 되어 있다. 리드 프레임 부분(381B)으로부터 신장하는 리드들은 따라서 와이어들(384)을 통해 파워 모스펫의 소오스로의 전기적인 연결을 제공한다. 선택적으로, 금속 칩이 리드 프레임을 모스펫의 소오스 금속으로 연결하기 위해 이용될 수 있다.
와이어(385)는 리드 프레임 부분(381C)(게이트 리드)을 다이(383) 상의 게이트 패드(386)로 전기적으로 연결한다. 다른 와이어(387)는 리드 프레임 부분(381C)을 다이(383) 상의 다이오드 패드(388)로 연결한다. 게이트 패드(386) 및 다이오드 패드(388) 둘 다에 연결된 리드 프레임 부분(381C)은 파워 모스펫과 ESD 보호 회로 사이에 필요한 전기적인 연결을 제공하고, 또한 파워 모스펫의 게이트에 전기적인 연결을 위한 외부 리드들을 제공한다.
도 7b는 본딩 패드들(404, 405)을 도 7A의 리드 프레임으로 와이어 본딩 하기 전의 다이(383) 내 구조(400)의 단면도이다. 예시적인 본딩 패드 구조로서, 본딩 패드들(404, 405)은 본딩 패드들(404, 405)의 하부 절연층(402)으로의 접착을 강화시키는 접착층(463)을 구비한다. 이러한 접착층은 또한 두꺼운 배선층(전형적으로 알루미늄-구리-실리콘)과 파워 모스펫 내 실리콘 메사 영역들(소오스 바디 콘택) 사이의 장벽 금속으로서 역할을 한다. 전형적으로, 장벽 물질은 집적 회로 및 파워 모스펫 제조에 있어서 콘택 마스크 순서의 표준 부분으로 형성되는 티타늄 질화물(TiN)일 수 있다. 본딩 패드들(404, 405)은 다이(383) 상의 어느 곳에나 있을 수 있으나 도 7b에서 P-바디 영역(401) 상에 있다.
절연층 또는 패시베이션층(406) 내의 분리된 개구는 게이트 패드(404) 및 다이오드 패드(405)의 부분들을 노출한다. 개구들은 패키지 프로세스의 요구에 따라서 일반적으로 선택되는 크기를 갖고, 어떠한 바람직한 거리만큼 분리될 수 있다. 도 7b는 전술한 모스펫 및 ESD 보호 회로의 테스트를 위해 층(406) 내의 개구를 통하여 본딩 패드들(404, 405)과 접촉하는 분리된 프로브들(407)을 보여준다.
도 7c는 분리된 와이어 본드들(409)이 게이트 패드(404) 및 다이오드 패드(405)를 리드 프레임에 연결할 때, 테스트 후의 구조(410)를 보여준다.
도 8a는 다이오드 패드(403) 및 게이트 패드 다이오드(404)에 대한 선택적인 구조를 보여준다. 본딩 패드들(403, 404)은 솔더 범프(solder bump, 423)를 통해 외부 전기적인 연결들을 갖는다. 솔더 범프들(423)의 형성을 위해, 텅스텐(W) 또는 티타늄(Ti)과 같은 물질의 장벽층(421) 및 티타늄-니켈(Ti-Ni)과 같은 물질의 패드층(422)이 절연층(406) 내 본드 패드 개구들 내와 주위에 형성된다. 그러한 층들은 통상적인 기술들, 예컨대 패턴된 증착 또는 도금을 이용하여 형성될 수 있다. 은-주석(Ag-Sn) 솔더 또는 납-주석(Pb-Sn) 솔더와 같은 물질의 솔더 범프들(423)은 통상적인 기술들을 이용하여 패드층(422) 상에 형성된다.
도 8b는 프로브들(431)이 파워 모스펫 및 ESD 보호 회로의 분리된 테스트를 위해 솔더 범프들(423)에 접촉할 수 있는 것을 설명한다.
도 8c는 테스트 후, 파워 모스펫을 포함하는 다이를 기판(미도시), 예컨대 인쇄회로기판 또는 금속 리드 프레임에 부착하는 플립-칩 패키지 후의 구조(440)의 단면도를 보여준다. 솔더 리플로우 프로세스는 범프들(423)을 도전성 영역 또는 트레이스 패턴(441)에 부착한다. 구조(440)에서, 플립-칩 패키지 프로세스는 게이트 패드(404) 및 다이오드 패드(405) 상의 솔더 범프들(423)을 동일한 기판의 도전성 영역(441)으로 부착한다.
본 발명의 전술한 실시예들은 하나의 게이트 패드 및 하나의 다이오드 패드를 포함하는 소자들에 대한 구조 및 프로세스들을 설명한다. 하나의 게이트 패드 및 하나의 다이오드 패드는 ESD 보호 회로의 적절한 동작을 위해 도 5b에 도시된 바와 같이 연결되고 테스트를 위해 도 5a에서 분리되어 도시되었다. 많은 다른 배치가 가능하다.
도 9는 파워 모스펫 및 ESD 보호 회로를 포함하는 다이(500)의 회로도이다. 다이(500)는 파워 모스펫(512)의 소오스 및 드레인에 연결된 소오스 패드(505) 및 드레인 패드(506) 및 드레인 패드(506) 및 소오스 패드(505) 사이에 연결된 제너 다이오드(513)를 포함한다. 파워 모스펫(512)은 두 게이트 패드들(501, 503)을 갖는다. 게이트 패드(503)는 파워 모스펫(512)의 게이트와 저항 성분(507) 사이에 배치되고, 게이트 패드(501)는 게이트 패드(503)의 반대편에 있는 저항 성분(507)의 끝으로 연결된다. 파워 모스펫(512)은 본딩 패드들(503, 505, 506)과 접촉하는 테스트 프로브들을 통하여 시험될 수 있다.
ESD 보호를 위해, 다이(500)는 제 1 다이오드 패드(502) 및 소오스 패드(505) 사이에 있는 백투백 다이오드들(508, 509)을 또한 포함한다. 백투백 다이오드들(510, 511)은 제 2 다이오드 패드(504) 및 소오스 패드(505) 사이에 유사하게 연결된다. 이러한 배치로, 다이오드들(508, 509)은 다이오드 패드(502) 및 소오스 패드(505)와 접촉하는 프로브들을 통하여 시험될 수 있고, 다이오드들(510, 511)은 다이오드 패드(504) 및 소오스 패드(505)와 접촉하는 프로브들을 통하여 시험될 수 있다.
테스트 후, 패키지 프로세스는 게이트 패드(501)를 다이오드 패드(502)에, 게이트 패드(503)를 다이오드 패드(504)에 연결하고, 그 결과 ESD 보호는 도 1e의 소자(200)에서의 ESD 보호에서와 동일한 방식으로 동작한다. 일반적으로, 본딩 패드들(501, 502)은 다이(500)를 포함하는 패키지의 외부 터미널에 연결된다.
본딩 패드들(503, 504)은 외부 연결을 필요로 하지 않으나, 전술한 기술을 이용하여 연결될 수 있다. 예를 들어, 본딩 패드들(503, 504)의 위에 위치하는 단일 와이어 본드 또는 솔더 범프(도 6b에 도시된 본드와 유사하게)는 본딩 패드들(503, 504)을 전기적으로 연결시킬 수 있다. 두 본딩 패드들(503, 504)에 연결된 단일 와이어 본드에 대해, 와이어 본드로부터의 와이어는 생략될 수 있고, 절단되고, 또는 외부 터미널이 없는 리드 프레임의 부분에 부착될 수 있다. 선택적으로, 게이트 패드(503)에 본딩된 일단 및 다이오드 패드(504)에 본딩된 다른 단을 갖는 와이어는 패드들(503, 504)을 전기적으로 연결시킬 수 있다. 또 다른 선택으로, 본딩 패드들(503, 504) 상의 분리된 솔더 범프들이 플립-칩 패키지에서의 기판 또는 인쇄회로기판 상의 동일한 도전성 영역으로 연결될 수 있다. 도전성 영역은 외부 터미널 또는 회로로의 연결을 필요치 않는다.
도 10은 도 9의 다이(500) 내에서와 동일한 ESD 보호 회로에 대해 다른 본딩 패드들을 갖는 다이(600)의 회로도이다. 실제로, 다이(600)는 단일 게이트 패드(601) 및 단일 다이오드 패드(602)를 갖고, 다이오드(510)는 파워 모스펫(512)의 게이트 및 저항 성분(507)으로 연결된다. 게다가, 다이오드(508)는 다이오드 패드에 연결되는 대신에 게이트 패드(601)에 연결되고, 다이오드들(509, 511)은 다이오드 패드(602)에 연결된다.
다이(600)에 대해, 게이트 패드(601), 소오스 패드(603) 및 드레인 패드(506)와 접촉하는 테스트 시스템은 ESD 보호 회로로부터 간섭받지 않고 파워 모스펫(512)을 시험할 수 있다. 본딩 패드들의 수의 감소가 시험되는 다이오드들(510, 511)로부터 분리된 다이오드들(508, 509)의 시험을 허용하지 않음에도 불구하고, 게이트 패드(601) 및 다이오드 패드(602)와 접촉하는 테스트 시스템은 ESD 보호 회로를 시험할 수 있다.
테스트 후, 다이오드 패드(602)의 소오스 패드(503)로의 연결은 ESD 보호 회로의 동작을 가능하게 하여 파워 모스펫(512)을 보호한다. 다이오드 패드(602) 및 게이트 소오스 패드(603)는 게이트 및 다이오드 패드 콘택을 연결하기 위한 여하의 기술들을 이용하여 연결될 수 있다.
도 11은 ESD 보호 회로를 갖는 파워 모스펫(710)을 포함하는 다이(700)의 회로도이다. 다이(700)는 저항 성분(705)을 통하여 파워 모스펫(710)의 게이트에 연결된 게이트 패드(701)를 포함한다. 드레인 패드 또는 콘택(703)은 파워 모스펫(710)의 드레인에 연결되고, 소오스 패드(704)는 파워 모스펫(710)의 소오스에 연결된다. 파워 모스펫(710) 내 항복에 대항하여 보호하는 다이오드(711)는 드레인 패드(703) 및 소오스 패드(704) 사이에 있다. ESD 보호를 위해, 소자 다이(700)는 다이오드 패드(702)와 소오스 패드(704)의 사이에 직렬로 연결된 네 개의 다이오드들(706, 707, 708, 709)을 포함한다. 다이오드들(706, 707)은 다이오드들(708, 709)과 마찬가지로 백투백으로 연결된다.
ESD 보호 회로의 차이점에도 불구하고, 다이(700)는 파워 모스펫(710)을 시험하기 위해 본딩 패드들(701, 703, 704)을 이용하고 ESD 보호 회로를 시험하기 위해 본딩 패드들(702, 704)을 이용하여 도 5a의 소자(500)와 동일한 방식으로 시험될 수 있다. 테스트 후, 패키지 프로세스가 게이트 패드(701)를 다이오드 패드(702)로 연결하여 ESE 보호 회로가 동작하게 한다.
본 발명은 특정 실시예들을 참조하여 설명되었지만, 설명은 단지 본 발명의 출원을 예시하기 위한 것이고, 본 발명에 대한 제한으로 해석될 수 없다. 예를 들어, 전술한 실시예들은 특정한 형태의 ESD 보호 회로를 이용하고 있음에도 불구하고, 본 발명의 원리는 보호되는 소자로부터 분리될 수 있는 어떠한 형태 또는 디자인의 ESD 보호 회로를 이용하여 보다 일반적으로 사용될 수 있다. 설명된 본 발명의 특징의 다양한 다른 변형 및 조합은 하기의 청구항에 의해 한정되는 본 발명의 범위 내에 있다.

Claims (28)

  1. 제 1 본딩 패드를 갖는 소자(device) 및 제 2 본딩 패드를 갖는 ESD 보호 회로를 포함하는 다이(die)를 제조하는 단계;
    상기 제 1 본딩 패드에 전기적으로 연결된 테스트 시스템을 이용하여 상기 소자를 테스트하는 단계; 및
    상기 테스트 후, 상기 제 1 본딩 패드를 상기 제 2 본딩 패드에 연결하는 단계를 포함하고,
    상기 ESD 보호 회로는 상기 제 1 본딩 패드가 상기 제 2 본딩 패드에 연결된 후 정전기 방전(electrostatic discharge)에 대해서 상기 소자를 보호하기 위해 동작하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 소자는 파워 모스펫(power MOSFET)을 포함하고, 상기 다이는 상기 다이 내의 상기 파워 모스펫의 게이트에 연결된 게이트 패드를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서, 상기 소자의 테스트는 상기 파워 모스펫의 게이트에 상기 ESD 보호 회로가 동작할 때 상기 ESD 보호 회로가 허용하는 것보다 높은 전압을 인가하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 2 항에 있어서, 상기 제 1 본딩 패드는 상기 파워 모스펫의 게이트 패드인 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 2 항에 있어서, 상기 제 1 본딩 패드는 상기 파워 모스펫의 소오스에 연결된 소오스 패드인 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서, 상기 제 1 본딩 패드를 상기 제 2 본딩 패드에 연결하기 전에, 상기 제 2 본딩 패드에 연결된 테스트 시스템을 이용하여 상기 ESD 보호 회로를 테스트하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서, 상기 테스트하는 단계는 상기 다이가 복수의 다이를 포함하는 웨이퍼의 일부분일 때 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 7 항에 있어서, 상기 제 1 본딩 패드를 상기 제 2 본딩 패드에 연결하는 단계는 상기 다이가 상기 웨이퍼로부터 분리된 후에 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 1 항에 있어서, 상기 제 1 본딩 패드를 상기 제 2 본딩 패드에 연결하는 것은 상기 다이의 패키지 동안에 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 1 항에 있어서, 상기 제 1 본딩 패드를 상기 제 2 본딩 패드에 연결하는 단계는 상기 제 1 본딩 패드 및 상기 제 2 본딩 패드와 접촉하는 와이어 본드를 형성하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 1 항에 있어서, 상기 제 1 본딩 패드를 상기 제 2 본딩 패드에 연결하는 단계는,
    상기 제 1 본딩 패드 및 리드 프레임(lead frame) 부분에 제 1 와이어를 연결하는 단계; 및
    상기 제 2 본딩 패드 및 상기 리드 프레임의 상기 일부분에 제 2 와이어를 연결하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 11 항에 있어서, 상기 리드 프레임의 상기 일부분은 상기 다이를 포함하는 패키지 내의 상기 제 1 및 제 2 본딩 패드들에 전기적인 연결을 제공하는 외부 리드를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제 1 항에 있어서, 상기 제 1 본딩 패드를 상기 제 2 본딩 패드에 연결하는 단계는,
    상기 제 1 본딩 패드 상에 제 1 도전성 범프(bump)를 형성하는 단계;
    상기 제 2 본딩 패드 상에 제 2 도전성 범프를 형성하는 단계; 및
    상기 제 1 도전성 범프 및 상기 제 2 도전성 범프를 도전성 영역으로 연결하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제 13 항에 있어서, 상기 제 1 및 제 2 도전성 범프들을 도전성 영역으로 연결하는 단계는,
    상기 다이 상의 상기 제 1 및 제 2 도전성 범프들이 상기 도전성 영역을 포함하는 기판과 접촉하도록, 상기 다이의 일면을 가져오는 단계; 및
    상기 도전성 범프들을 상기 도전성 영역에 부착하는 리플로우(reflow) 프로세스를 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제 1 본딩 패드를 갖는 소자 및 제 2 본딩 패드를 갖는 ESD 보호 회로를 포함하는 다이를 제조하는 단계;
    상기 제 2 본딩 패드에 전기적으로 연결된 테스트 시스템을 이용하여 상기 ESD 보호 회로를 테스트하는 단계; 및
    상기 테스트 후, 상기 제 1 본딩 패드를 상기 제 2 본딩 패드에 연결하는 단계를 포함하고,
    상기 ESD 보호 회로는 상기 제 1 본딩 패드가 상기 제 2 본딩 패드에 연결된 후 정전기 방전에 대해서 상기 소자를 보호하기 위해 동작하는 반도체 소자의 제조 방법.
  16. 다이를 포함하는 반도체 소자로서, 상기 다이는
    제 1 본딩 패드를 갖는 트랜지스터; 및
    제 2 본딩 패드를 갖는 ESD 보호 회로를 포함하고,
    상기 ESD 보호 회로는 상기 제 1 본딩 패드가 상기 제 2 본딩 패드에 연결된 후 정전기 방전에 대해서 상기 소자를 보호하기 위해 동작하는 반도체 소자.
  17. 제 16 항에 있어서, 상기 ESD 보호 회로는,
    상기 제 2 본딩 패드에 연결된 양극을 갖는 제 1 다이오드; 및
    상기 제 1 다이오드의 음극에 연결된 음극을 갖는 제 2 다이오드를 포함하는 것을 특징으로 하는 반도체 소자.
  18. 제 17 항에 있어서, 상기 제 2 다이오드의 양극은 상기 트랜지스터의 게이트에 전기적으로 연결된 것을 특징으로 하는 반도체 소자.
  19. 제 18 항에 있어서, 상기 제 2 다이오드의 양극을 상기 트랜지스터의 게이트에 전기적으로 연결하는 저항 성분을 더 포함하는 것을 특징으로 하는 반도체 소자.
  20. 제 18 항에 있어서, 상기 다이 내에서, 상기 제 1 본딩 패드는 상기 트랜지스터의 소오스에 전기적으로 연결된 것을 특징으로 하는 반도체 소자.
  21. 제 17 항에 있어서, 상기 제 2 다이오드의 양극은 상기 트랜지스터의 소오스에 연결된 것을 특징으로 하는 반도체 소자.
  22. 제 21 항에 있어서, 상기 내에서, 상기 제 1 본딩 패드는 상기 트랜지스터의 게이트에 전기적으로 연결된 것을 특징으로 하는 반도체 소자.
  23. 제 16 항에 있어서, 상기 다이는 상기 트랜지스터 및 상기 ESD 보호 회로 위에 있는 절연층을 더 포함하고, 상기 절연층은 상기 제 1 본딩 패드의 일부분 및 상기 제 2 본딩 패드의 일부분을 노출하는 인접하는 개구를 포함하는 것을 특징으로 하는 반도체 소자.
  24. 제 23 항에 있어서, 상기 절연층 내의 상기 개구에 와이어 본드를 더 포함하고, 상기 와이어 본드는 상기 제 1 및 제 2 본딩 패드들 사이의 갭을 가로질러 신장하고 상기 제 1 본딩 패드를 상기 제 2 본딩 패드에 전기적으로 연결하는 것을 특징으로 하는 반도체 소자.
  25. 제 24 항에 있어서, 리드 프레임; 및 상기 와이어 본드로부터 상기 리드 프레임의 일부분으로 신장하는 와이어를 더 포함하는 것을 특징으로 하는 반도체 소자.
  26. 제 16 항에 있어서,
    리드 프레임;
    상기 제 1 본딩 패드 및 상기 리드 프레임에 본딩된 제 1 와이어; 및
    상기 제 2 본딩 패드 및 상기 리드 프레임에 본딩된 제 2 와이어를 더 포함하고,
    상기 제 1 및 제 2 본딩 패드들은 상기 제 1 및 제 2 와이어들 및 상기 리드 프레임을 통하여 전기적으로 연결된 것을 특징으로 하는 반도체 소자.
  27. 제 16 항에 있어서,
    상기 제 1 본딩 패드 상의 제 1 도전성 범프;
    상기 제 2 본딩 패드 상의 제 2 도전성 범프; 및
    상기 제 1 및 제 2 도전성 범프들에 부착된 도전성 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
  28. 제 27 항에 있어서, 상기 도전성 영역은 플립-칩 패키지의 형성을 위한 상기 다이에 본딩된 기판의 일부분인 것을 특징으로 하는 반도체 소자.
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