KR20200051231A - 반도체 장치, 반도체 장치의 테스트 방법 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치, 반도체 장치의 테스트 방법 및 반도체 장치의 제조 방법 Download PDF

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Abstract

반도체 장치는 기능 회로, 복수의 ESD(electrostatic discharge) 보호 회로들 및 복수의 테스트 패드들을 포함한다. 기능 회로는 반도체 장치의 동작을 위한 회로이다. 복수의 ESD 보호 회로들은 기능 회로와 독립적으로 형성되고, 서로 다른 크기 및 용량을 갖는 복수의 정션(junction)들을 각각 포함하며, 반도체 장치의 생산을 위한 서로 다른 공정들에서 ESD 테스트를 수행하는데 각각 이용된다. 복수의 테스트 패드들은 복수의 ESD 보호 회로들과 연결되고, ESD 테스트를 위한 테스트 신호를 수신한다.

Description

반도체 장치, 반도체 장치의 테스트 방법 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE, METHOD OF TESTING SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 ESD(electrostatic discharge) 불량 검출 및 추적을 위한 반도체 장치, 상기 반도체 장치의 테스트 방법 및 상기 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 크기가 감소되고 집적도가 증가함에 따라, ESD(electrostatic discharge)로부터 반도체 장치를 보호하기 위한 ESD 보호 회로의 중요성이 증가하고 있다. 종래에는 ESD 보호 회로로서 다이오드, 저항, 트랜지스터 등이 사용되어 왔으며, 최근에는 실리콘 제어 정류기(Silicon Controlled Rectifier; SCR)가 많이 사용되고 있다.
한편, 반도체 장치의 제조 과정에서 ESD에 의해 반도체 장치에 불량이 발생할 수 있으나, 이를 검출 및 추적할 수 없는 문제점이 있었다. 예를 들어, 반도체 장치를 테스트하여 불량이 발생한 경우에, 불량의 형태 및 가능한 원인들을 분석하여 불량 원인을 추정할 수는 있으나, 정확한 불량 원인 및 불량 발생 단계를 확인하는데 어려움이 있었다.
본 발명의 일 목적은 ESD(electrostatic discharge) 불량 검출 및 추적을 효과적으로 수행할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 ESD 불량 검출 및 추적을 효과적으로 수행할 수 있는 반도체 장치의 테스트 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 ESD 불량 검출 및 추적을 효과적으로 수행할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 반도체 장치는 기능 회로, 복수의 ESD(electrostatic discharge) 보호 회로들 및 복수의 테스트 패드들을 포함한다. 상기 기능 회로는 상기 반도체 장치의 동작을 위한 회로이다. 상기 복수의 ESD 보호 회로들은 상기 기능 회로와 독립적으로 형성되고, 서로 다른 크기 및 용량을 갖는 복수의 정션(junction)들을 각각 포함하며, 상기 반도체 장치의 생산을 위한 서로 다른 공정들에서 ESD 테스트를 수행하는데 각각 이용된다. 상기 복수의 테스트 패드들은 상기 복수의 ESD 보호 회로들과 연결되고, 상기 ESD 테스트를 위한 테스트 신호를 수신한다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 반도체 장치의 테스트 방법에서, 반도체 장치의 동작을 위한 기능 회로, 및 상기 기능 회로와 독립적으로 형성되고 서로 다른 크기 및 용량을 갖는 복수의 정션(junction)들을 각각 포함하는 복수의 ESD(electrostatic discharge) 보호 회로들을 포함하는 상기 반도체 장치를 포함하는 웨이퍼 상에서, 상기 기능 회로 및 상기 복수의 ESD 보호 회로들 중 제1 ESD 보호 회로를 이용하여 제1 테스트 동작을 수행한다. 상기 반도체 장치가 상기 웨이퍼에서 분리되어 반도체 패키지로 조립된 이후에 상기 반도체 장치를 포함하는 상기 반도체 패키지 상에서, 상기 기능 회로 및 상기 복수의 ESD 보호 회로들 중 제2 ESD 보호 회로를 이용하여 제2 테스트 동작을 수행한다. 상기 반도체 장치는 상기 제2 테스트 동작 이후에 상기 기능 회로 및 상기 복수의 ESD 보호 회로들 중 제3 ESD 보호 회로를 이용하여 제3 테스트 동작이 추가적으로 수행 가능하도록 형성된다.
상기 또 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에서, 반도체 장치의 동작을 위한 기능 회로, 및 상기 기능 회로와 독립적으로 형성되고 서로 다른 크기 및 용량을 갖는 복수의 정션(junction)들을 각각 포함하는 복수의 ESD(electrostatic discharge) 보호 회로들을 포함하는 상기 반도체 장치를 포함하는 웨이퍼를 생산한다. 상기 반도체 장치를 포함하는 상기 웨이퍼 상에서, 상기 기능 회로 및 상기 복수의 ESD 보호 회로들 중 제1 ESD 보호 회로를 이용하여 제1 테스트 동작을 수행한다. 상기 반도체 장치를 상기 웨이퍼에서 분리하여 반도체 패키지로 조립한다. 상기 반도체 장치를 포함하는 상기 반도체 패키지 상에서, 상기 기능 회로 및 상기 복수의 ESD 보호 회로들 중 제2 ESD 보호 회로를 이용하여 제2 테스트 동작을 수행한다. 상기 반도체 장치는 상기 제2 테스트 동작 이후에 상기 기능 회로 및 상기 복수의 ESD 보호 회로들 중 제3 ESD 보호 회로를 이용하여 제3 테스트 동작이 추가적으로 수행 가능하도록 형성된다.
상기와 같은 본 발명의 실시예들에 따른 반도체 장치, 반도체 장치의 테스트 방법 및 제조 방법에서는, 기능 회로와 독립적으로 복수의 ESD 보호 회로들이 형성되며, 복수의 ESD 보호 회로들을 이용하여 각 공정마다 ESD 테스트를 수행함으로써, 각 공정에서 ESD 불량 발생 여부를 정확하게 확인할 수 있다. 또한, 복수의 ESD 보호 회로들 각각은 서로 다른 크기 및 용량을 갖는 복수의 정션들을 포함하며, 어떠한 정션에서 불량이 발생하였는지에 기초하여 각 공정에 대한 ESD 마진을 결정할 수 있다. 추가적으로, 각 공정마다의 ESD 테스트 결과를 저장하는 저장부를 포함함으로써, ESD 레벨 이력을 효과적으로 추적할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 반도체 장치에 포함되는 ESD 보호 회로의 일 예를 나타내는 블록도이다.
도 3, 4 및 5는 본 발명의 실시예들에 따른 반도체 장치에 포함되는 ESD 보호 회로에 포함되는 정션의 일 예를 나타내는 도면들이다.
도 6은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 블록도이다.
도 7은 본 발명의 실시예들에 따른 반도체 장치의 테스트 방법을 나타내는 순서도이다.
도 8은 본 발명의 실시예들에 따른 반도체 장치의 제조/테스트 시스템을 나타내는 블록도이다.
도 9는 본 발명의 실시예들에 따른 반도체 장치의 제조/테스트 시스템에 포함되는 테스트 장비의 일 예를 나타내는 블록도이다.
도 10은 도 7의 제1 테스트 동작을 수행하는 단계의 일 예를 나타내는 순서도이다.
도 11은 도 7의 제2 테스트 동작을 수행하는 단계의 일 예를 나타내는 순서도이다.
도 12는 도 7의 제3 테스트 동작을 수행하는 단계의 일 예를 나타내는 순서도이다.
도 13은 본 발명의 실시예들에 따른 반도체 장치의 테스트 방법을 나타내는 순서도이다.
도 14는 본 발명의 실시예들에 따른 반도체 장치의 제조/테스트 시스템을 나타내는 블록도이다.
도 15, 16 및 17은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 순서도들이다.
도 18은 본 발명의 실시예들에 따른 반도체 장치의 제조/테스트 시스템을 나타내는 블록도이다.
도 19는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 순서도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 장치(100)는 기능 회로(functional circuit)(110), 복수의 ESD(electrostatic discharge) 보호 회로들(TESD1, TESD2, TESD3)(140, 150, 160) 및 복수의 테스트 패드들(TP1, TP2, TP3)을 포함한다. 반도체 장치(100)는 ESD 보호 회로(FESD)(120), 신호 패드(SP1) 및 저장부(storage unit)(130)를 더 포함할 수 있다. 반도체 장치(100)는 반도체 집적 회로라고 부를 수 있다.
기능 회로(110)는 반도체 장치(100)의 동작을 위하여 미리 정해진 기능을 수행하는 회로이다.
일 실시예에서, 반도체 장치(100)가 임의의 반도체 메모리 장치인 경우에, 기능 회로(110)는 데이터를 저장하는 적어도 하나의 메모리 셀 어레이, 및 상기 메모리 셀 어레이에 액세스하기 위한 주변 회로들(예를 들어, 제어 로직, 커맨드 디코더, 어드레스 레지스터, 로우 디코더, 컬럼 디코더, 데이터 입출력 버퍼 등)을 포함할 수 있다. 예를 들어, 상기 반도체 메모리 장치는 DRAM(dynamic random access memory), SRAM(static random access memory) 등과 같은 휘발성 메모리, 및 플래시 메모리(flash memory), PRAM(phase change random access memory), RRAM(resistance random access memory), NFGM(nano floating gate memory), PoRAM(polymer random access memory), MRAM(magnetic random access memory), FRAM(ferroelectric random access memory) 등과 같은 비휘발성 메모리 중 적어도 하나를 포함할 수 있다.
다른 실시예에서, 반도체 장치(100)가 임의의 프로세싱 장치인 경우에, 기능 회로(110)는 데이터를 처리하는 적어도 하나의 프로세싱 소자(processing element, PE) 또는 프로세서 코어(processor core), 및 상기 프로세싱 소자에 데이터를 제공하거나 상기 프로세싱 소자로부터 출력되는 데이터를 제공받기 위한 회로들(예를 들어, 인터페이스 회로, 캐시 메모리, 데이터 입출력 버퍼 등)을 포함할 수 있다. 예를 들어, 상기 프로세싱 장치는 AP(application processor), CPU(central processing unit), GPU(graphic processing unit), NPU(neural processing unit), DSP(digital signal processor), ISP(image signal processor) 등과 같은 임의의 프로세싱 장치 중 적어도 하나를 포함할 수 있다.
또 다른 실시예에서, 기능 회로(110)는 디스플레이 제어 블록, 파일 시스템 블록, 그래픽 처리 블록, 이미지 신호 처리 블록, 멀티 포맷 코덱 블록 등과 같이 각각의 고유 기능에 의해 구분되는 복수의 기능 블록들 중 적어도 하나를 포함하여 구현될 수 있다.
신호 패드(SP1)는 기능 회로(110)와 전기적으로 연결되고, 기능 회로의 동작과 관련된 신호들을 외부로부터 수신하거나 외부에 출력할 수 있다. 예를 들어, 신호 패드(SP1)는 테스트 모드에서 기능 테스트와 관련된 테스트 신호들(FTS1, FTS2, FTS3)을 수신하거나 테스트 결과 신호들(FTRS1, FTRS2, FTRS3)을 출력할 수 있다. 도시하지는 않았으나, 신호 패드(SP1)는 정상 모드에서 기능 회로(110)의 정상 동작과 관련된 신호들을 수신하거나 출력할 수 있다. 예를 들어, 패드는 접촉 패드(contact pad) 또는 접촉 핀(contact pin)을 의미할 수 있으나, 이에 한정되는 것은 아닐 수 있다.
ESD 보호 회로(120)는 기능 회로(110) 및 신호 패드(SP1)와 전기적으로 연결되고, ESD 이벤트가 발생하여 외부로부터 다량의 전하가 유입되는 경우에 기능 회로(110)를 보호할 수 있다. ESD 보호 회로(120)는 기능 회로용 ESD 보호 회로(ESD protection circuit for functional circuit, FESD)라고 부를 수 있다.
복수의 ESD 보호 회로들(140, 150, 160)은 기능 회로(110)와 독립적/개별적으로 형성된다. 예를 들어, 기능 회로(110)는 반도체 장치(100)의 제1 영역(R1)에 형성되고, 복수의 ESD 보호 회로들(140, 150, 160)은 제1 영역(R1)과 다른 반도체 장치(100)의 제2 영역(R2)에 형성될 수 있다. 제1 영역(R1)과 제2 영역(R2)은 서로 물리적으로 구분되며, 이에 따라 기능 회로(110)와 복수의 ESD 보호 회로들(140, 150, 160)은 서로 전기적으로 연결되지 않을 수 있다.
복수의 ESD 보호 회로들(140, 150, 160)은 서로 다른 크기 및 용량을 갖는 복수의 정션(junction)들을 각각 포함하며, 이에 대해서는 도 2 등을 참조하여 후술하도록 한다.
복수의 ESD 보호 회로들(140, 150, 160)은 반도체 장치(100)의 생산을 위한 서로 다른 공정들에서 ESD 테스트를 수행하는데 각각 이용되며, 이에 대해서는 도 7 등을 참조하여 후술하도록 한다. 다시 말하면, 복수의 ESD 보호 회로들(140, 150, 160)은 기능 회로(110)를 보호하는데 이용되지 않고 ESD 테스트를 수행하는데만 이용되며, 상기 테스트 모드에서만 동작할 뿐 상기 정상 모드에서는 동작하지 않을 수 있다. 이에 따라, 복수의 ESD 보호 회로들(140, 150, 160)은 ESD 보호 회로(120)와 구별되도록 테스트용 ESD 보호 회로(ESD protection circuit for test, TESD)라고 부를 수 있다.
일 실시예에서, 복수의 ESD 보호 회로들(140, 150, 160)은 적어도 세 개 이상의 ESD 보호 회로들을 포함할 수 있다. 예를 들어, 반도체 장치(100)의 생산을 위한 상기 서로 다른 공정들은, 반도체 장치(100)를 포함하는 웨이퍼를 생산하는 웨이퍼 레벨 공정, 반도체 장치(100)를 상기 웨이퍼에서 분리하여 반도체 패키지로 조립하는 패키지 레벨 공정, 및 상기 패키지 레벨 공정 이후에 상기 반도체 패키지에 대한 신뢰성(reliability) 테스트를 수행하거나 고객사에 출하되어 임의의 전자 기기에 실장하는 포스트(post) 패키지 레벨 프로세스 또는 작업을 포함할 수 있다. 반도체 장치(100)가 세 개 이상의 ESD 보호 회로들(140, 150, 160)을 포함하는 경우에, 하나의 ESD 보호 회로(예를 들어, 140)는 상기 웨이퍼 레벨 공정에서 ESD 테스트를 수행하는데 이용하고, 다른 하나의 ESD 보호 회로(예를 들어, 150)는 상기 패키지 레벨 공정에서 ESD 테스트를 수행하는데 이용하며, 또 다른 하나의 ESD 보호 회로(예를 들어, 160)는 상기 포스트 패키지 레벨 프로세스에서 ESD 테스트를 수행하는데 이용함으로써, 각 공정에서 ESD 불량 여부를 효과적으로 확인할 수 있으며, ESD 마진(margin) 결정 및/또는 ESD 레벨 이력 추적을 효과적으로 수행할 수 있다.
복수의 테스트 패드들(TP1, TP2, TP3)은 복수의 ESD 보호 회로들(140, 150, 160)과 전기적으로 연결된다. 복수의 테스트 패드들(TP1, TP2, TP3)은 상기 테스트 모드에서 상기 ESD 테스트와 관련된 테스트 신호들(ETS1, ETS2, ETS3)을 수신하거나 테스트 결과 신호들(ETRS1, ETRS2, ETRS3)을 출력할 수 있다. 복수의 테스트 패드들(TP1, TP2, TP3)은 상기 정상 모드에서 신호들을 수신하거나 출력하지 않을 수 있다. 예를 들어, 테스트 패드(TP1)는 ESD 보호 회로(140)와 전기적으로 연결되고, 상기 테스트 모드에서 테스트 신호(ETS1)를 수신하거나 테스트 결과 신호(ETRS1)를 출력할 수 있다.
일 실시예에서, 신호 패드(SP1)에서 수신되는 테스트 신호들(FTS1, FTS2, FTS3)의 개수 및 출력되는 테스트 결과 신호들(FTRS1, FTRS2, FTRS3)의 개수는 복수의 테스트 패드들(TP1, TP2, TP3)에서 수신되는 테스트 신호들(ETS1, ETS2, ETS3)의 개수 및 출력되는 테스트 결과 신호들(ETRS1, ETRS2, ETRS3)의 개수와 동일하며 이에 대해서는 후술하도록 한다.
저장부(130)는 복수의 ESD 보호 회로들(140, 150, 160)과 전기적으로 연결되고, 테스트 결과 신호들(ETRS1, ETRS2, ETRS3)을 수신하여 상기 ESD 테스트의 결과를 저장할 수 있다. 복수의 ESD 보호 회로들(140, 150, 160)과 유사하게, 저장부(130)는 기능 회로(110)와 독립적/개별적으로 형성될 수 있다. 예를 들어, 저장부(130)는 플래시 메모리, PRAM, RRAM, NFGM, PoRAM, MRAM, FRAM 등과 같은 비휘발성 메모리 중 적어도 하나를 포함할 수 있다.
일 실시예에서, 저장부(130)에 저장된 상기 ESD 테스트의 결과에 기초하여 반도체 장치(100)의 생산을 위한 상기 서로 다른 공정들 각각에 대한 ESD 마진을 결정하거나 ESD 레벨 이력을 추적할 수 있다.
본 발명의 실시예들에 따른 반도체 장치(100)는 기능 회로(110)와 독립적으로 형성되는 복수의 ESD 보호 회로들(140, 150, 160)을 포함하며, 복수의 ESD 보호 회로들(140, 150, 160)을 이용하여 각 공정마다 ESD 테스트를 수행함으로써, 각 공정에서 ESD 불량 발생 여부를 정확하게 확인할 수 있다. 또한, 복수의 ESD 보호 회로들(140, 150, 160) 각각은 서로 다른 크기 및 용량을 갖는 복수의 정션들을 포함하며, 후술하는 것처럼 어떠한 정션에서 불량이 발생하였는지에 기초하여 각 공정에 대한 ESD 마진을 결정할 수 있다. 추가적으로, 각 공정마다의 ESD 테스트 결과를 저장하는 저장부(130)를 포함함으로써, ESD 레벨 이력을 효과적으로 추적할 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 장치에 포함되는 ESD 보호 회로의 일 예를 나타내는 블록도이다.
도 2를 참조하면, ESD 보호 회로(140)는 테스트 패드(TP1)와 접지 패드(GP1) 사이에 연결되며, 서로 다른 크기 및 용량을 갖는 복수의 정션들(JC1, JC2, JC3, JC4, JC5)을 포함할 수 있다.
정션(JC1)은 제1 크기 및 제1 용량을 가질 수 있다. 정션(JC2)은 상기 제1 크기보다 큰 제2 크기 및 상기 제1 용량보다 큰 제2 용량을 가질 수 있다. 정션(JC3)은 상기 제2 크기보다 큰 제3 크기 및 상기 제2 용량보다 큰 제3 용량을 가질 수 있다. 정션(JC4)은 상기 제3 크기보다 큰 제4 크기 및 상기 제3 용량보다 큰 제4 용량을 가질 수 있다. 정션(JC5)은 상기 제4 크기보다 큰 제5 크기 및 상기 제4 용량보다 큰 제5 용량을 가질 수 있다. 다시 말하면, 정션의 크기가 증가할수록 정션의 용량이 증가할 수 있다. 도 2에서는 서로 다른 크기 및 용량을 갖는 5개의 정션들(JC1, JC2, JC3, JC4, JC5)을 도시하였으나, 하나의 ESD 보호 회로에 포함되는 정션들의 개수는 실시예에 따라서 다양하게 변경될 수 있다.
각 정션의 용량은 각 정션이 견딜 수 있는 ESD 이벤트의 크기 및/또는 양을 나타낼 수 있다. 예를 들어, 정션의 용량이 증가할수록 보다 많은 양의 전하가 유입되더라도 정상적으로 동작할 수 있다. 정션의 용량보다 큰 ESD 이벤트가 발생하는 경우에, 즉 임계치 또는 한계치를 초과하는 ESD 이벤트가 발생하는 경우에, 정션은 정상적으로 동작하지 못하며 정션 불량이 발생할 수 있다.
일 실시예에서, 복수의 정션들(JC1, JC2, JC3, JC4, JC5)의 불량 여부를 확인하여, 반도체 장치(100)의 생산을 위한 각 공정에서 ESD 불량을 검출할 수 있다. 예를 들어, 도 1을 참조하여 상술한 것처럼 ESD 보호 회로(140)가 상기 웨이퍼 레벨 공정에서 ESD 테스트를 수행하는데 이용되는 것으로 가정하면, 정션(JC1)에 대한 불량이 발생한 경우에는 상기 웨이퍼 레벨 공정에서 정션(JC1)에 대응하는 제1 임계치 또는 제1 한계치를 초과하는 ESD 이벤트가 발생한 것으로 ESD 불량을 검출할 수 있고, 정션들(JC1, JC2)에 대한 불량이 발생한 경우에는 상기 웨이퍼 레벨 공정에서 정션(JC2)에 대응하는 제2 임계치 또는 제2 한계치를 초과하는 ESD 이벤트가 발생한 것으로 ESD 불량을 검출할 수 있다. 다시 말하면, ESD 불량이 발생한 공정이 상기 웨이퍼 레벨 공정임을 확인할 수 있으며, 어떠한 정션에서 불량이 발생하였는지에 기초하여 상기 웨이퍼 레벨 공정에 대한 ESD 마진을 결정할 수 있다.
일 실시예에서, 복수의 정션들(JC1, JC2, JC3, JC4, JC5)의 구조는 실질적으로 동일할 수 있다. 다시 말하면, 복수의 정션들(JC1, JC2, JC3, JC4, JC5)은 서로 다른 크기 및 용량을 가지지만, 설계 및 제조 상의 복잡도를 증가시키지 않도록 동일한 구조로 구현될 수 있다.
일 실시예에서, 도 1의 기능 회로(110)와 연결되는 ESD 보호 회로(120)는 복수의 정션들(JC1, JC2, JC3, JC4, JC5) 중 하나와 실질적으로 동일한 크기 및 용량을 가지며, 실질적으로 동일한 구조를 가질 수 있다. 예를 들어, ESD 보호 회로(120)는 정션(JC3)과 동일한 구조를 가지며, 정션(JC3)과 동일한 상기 제3 크기 및 상기 제3 용량을 가질 수 있다.
다시 말하면, 기능 회로(110)와 연결되는 기능 회로용 ESD 보호 회로(120)는 하나의 정션만을 포함하여 구현되고, 본 발명의 실시예들에 따라 기능 회로(110)와 독립적으로 형성되는 테스트용 ESD 보호 회로(140)는 복수의 정션들(JC1, JC2, JC3, JC4, JC5)을 포함하여 구현되며, 이 때 복수의 정션들(JC1, JC2, JC3, JC4, JC5)은 기능 회로용 ESD 보호 회로(120)에 포함되는 기능 회로용 정션과 크기 및 용량이 실질적으로 동일한 정션(예를 들어, JC3), 상기 기능 회로용 정션보다 크기 및 용량이 작은 정션(예를 들어, JC1, JC2), 및 상기 기능 회로용 정션보다 크기 및 용량이 큰 정션(예를 들어, JC4, JC5)을 모두 포함할 수 있다. 이에 따라, 테스트용 ESD 보호 회로(140)에 포함되는 복수의 정션들(JC1, JC2, JC3, JC4, JC5)은 적어도 세 개 이상의 정션들을 포함할 수 있다.
도 3, 4 및 5는 본 발명의 실시예들에 따른 반도체 장치에 포함되는 ESD 보호 회로에 포함되는 정션의 일 예를 나타내는 도면들이다. 도 3은 도 2의 ESD 보호 회로에 포함되는 정션이 실리콘 제어 정류기(Silicon Controlled Rectifier; SCR)로 구현되는 일 예를 나타내는 단면도이고, 도 4는 도 3의 실리콘 제어 정류기의 내부에 기생적으로 형성되는 바이폴라 접합 트랜지스터(Bipolar Junction Transistor; BJT)를 나타내는 도면이며, 도 5는 도 3의 실리콘 제어 정류기의 등가 회로를 나타내는 회로도이다.
도 2, 3, 4 및 5를 참조하면, 복수의 정션들(JC1, JC2, JC3, JC4, JC5)은 각각은 실리콘 제어 정류기(300)를 포함할 수 있다.
실리콘 제어 정류기(300)는 반도체 기판(substrate, SUB)(301), 제1 웰(310), 제2 웰(320), 제1 불순물 영역(331), 제2 불순물 영역(332), 제3 불순물 영역(333) 및 제4 불순물 영역(334)을 포함할 수 있다.
제1 웰(310)은 반도체 기판(301)에 형성되고, 제1 도전형(conductive type)을 가질 수 있다.
제2 웰(320)은 반도체 기판(301)에 제1 웰(310)과 접하도록 형성되고, 제2 도전형을 가질 수 있다.
일 실시예에서, 상기 제1 도전형은 N-도전형이고, 상기 제2 도전형은 P-도전형일 수 있다. 이 경우, 제1 웰(310)은 N-웰(N-WELL)에 상응하고, 제2 웰(320)은 P-웰(P-WELL)에 상응할 수 있다.
이하, 상기 제1 도전형은 N-도전형이고, 상기 제2 도전형은 P-도전형인 것으로 설명하지만, 본 발명은 이에 한정되지 않을 수 있다.
제1 불순물 영역(N+)(331)은 제1 웰(310)에 형성되고, N-도전형을 가질 수 있다. 일 실시예에서, 제1 불순물 영역(331)의 불순물 농도는 제1 웰(310)의 불순물 농도보다 높을 수 있다.
제2 불순물 영역(P+)(332)은 제1 웰(310)에 제1 불순물 영역(331)으로부터 제2 웰(320) 방향으로 제1 불순물 영역(331)과 이격되어 형성되고, P-도전형을 가질 수 있다. 일 실시예에서, 제2 불순물 영역(332)의 불순물 농도는 제2 웰(320)의 불순물 농도보다 높을 수 있다.
제3 불순물 영역(P+)(333)은 제2 웰(320)에 형성되고, P-도전형을 가질 수 있다. 일 실시예에서, 제3 불순물 영역(333)의 불순물 농도는 제2 웰(320)의 불순물 농도보다 높을 수 있다.
제4 불순물 영역(N+)(334)은 제2 웰(320)에 제3 불순물 영역(333)으로부터 제1 웰(310) 방향으로 제3 불순물 영역(333)과 접하도록 형성되고, N-도전형을 가질 수 있다. 일 실시예에서, 제4 불순물 영역(334)의 불순물 농도는 제1 웰(310)의 불순물 농도보다 높을 수 있다.
제1 불순물 영역(331) 및 제2 불순물 영역(332)은 제1 전극 패드(351)와 전기적으로 연결되고, 제3 불순물 영역(333)은 제2 전극 패드(352)와 전기적으로 연결될 수 있다. 한편, 제4 불순물 영역(334)은 전기적으로 플로팅(floating)될 수 있다.
제1 전극 패드(351) 및 제2 전극 패드(352)는 도 2의 테스트 패드(TP1) 및 접지 패드(GP1)에 각각 대응할 수 있다. 제1 전극 패드(351)는 상대적으로 높은 전압에 연결될 수 있고, 제2 전극 패드(352)는 상대적으로 낮은 전압에 연결될 수 있다.
도 4에 도시된 것처럼, 실리콘 제어 정류기(300)의 내부에는, 제2 불순물 영역(332)을 이미터(emitter)로 포함하고, 제1 웰(310)을 베이스(base)로 포함하고, 제2 웰(320) 및 제3 불순물 영역(333)을 컬렉터(collector)로 포함하는 PNP 바이폴라 접합 트랜지스터(361)가 기생적으로 형성될 수 있다.
또한, 실리콘 제어 정류기(300)의 내부에는, 제1 불순물 영역(331) 및 제1 웰(310)을 컬렉터로 포함하고, 제2 웰(320)을 베이스로 포함하고, 제4 불순물 영역(334)을 이미터로 포함하는 NPN 바이폴라 접합 트랜지스터(362)가 기생적으로 형성될 수 있다.
도 4에서, 제1 웰(310)의 저항 성분은 N-웰 저항(Rnw)으로 표시되고, 제2 웰(320)의 저항 성분은 P-웰 저항(Rpw)으로 표시된다. 따라서, 도 3에 도시된 실리콘 제어 정류기(300)의 등가 회로는 도 5에 도시된 회로도와 같이 도시될 수 있다.
또한 도 4에 도시된 바와 같이, NPN 바이폴라 접합 트랜지스터(362)의 이미터에 상응하는 제4 불순물 영역(334)은 제2 전극 패드(352)에 직접 전기적으로 연결되지 않고, 제4 불순물 영역(334)과 접해있는 제3 불순물 영역(333)을 통해 제2 전극 패드(352)와 연결될 수 있다. 서로 접하도록 형성되는 제3 불순물 영역(333) 및 제4 불순물 영역(334)은 다이오드로서 동작하므로, 도 5에 도시된 바와 같이, 도 3에 도시된 실리콘 제어 정류기(300)의 등가 회로는 NPN 바이폴라 접합 트랜지스터(362)의 이미터와 제2 전극 패드(352) 사이에 연결되는 다이오드(370)를 포함할 수 있다.
도 3, 4 및 5를 참조하여 실리콘 제어 정류기(300)의 일 예를 설명하였으나, 본 발명은 이에 한정되지 않으며 실리콘 제어 정류기는 다양한 구조를 가질 수 있다. 예를 들어, 도 3의 실시예에서 제2 웰(320)에 제4 불순물 영역(334)으로부터 제1 웰(310) 방향으로 제4 불순물 영역(334)과 이격되어 형성되고 P-도전형을 갖는 제5 불순물 영역(P+), 제2 불순물 영역(332) 및 제5 불순물 영역(335)과 이격되어 제1 웰(310)과 제2 웰(320)에 걸쳐서 형성되고 P-도전형을 갖는 제6 불순물 영역(P+), 및 제2 불순물 영역(332) 및 제6 불순물 영역(336) 사이에서 반도체 기판(301)의 상부에 형성되고 제1 전극 패드(351)와 전기적으로 연결되는 게이트를 더 포함할 수도 있고, 도 3의 실시예에서 제2 불순물 영역(332)이 제1 불순물 영역(331)과 접하면서 플로팅되고 제4 불순물 영역(334)이 제3 불순물 영역(333)과 이격되면서 제2 전극 패드(352)와 전기적으로 연결되도록 변형될 수도 있으며, 상술한 실시예들에서 모든 영역들의 도전형이 반대로 형성될 수도 있다. 또한, 도 3, 4 및 5를 참조하여 정션의 일 예로서 실리콘 제어 정류기(300)를 설명하였으나, 본 발명은 이에 한정되지 않으며 각 정션은 다양한 구조의 ESD 보호 회로로 구현될 수 있다.
도 6은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 블록도이다. 이하 도 1과 중복되는 설명은 생략한다.
도 6을 참조하면, 반도체 장치(200)는 기능 회로(210), 복수의 ESD 보호 회로들(TESD1, TESD2, TESD3, ..., TESDN)(240, 250, 260, ..., 270) 및 복수의 테스트 패드들(TP1, TP2, TP3, ..., TPN)을 포함한다. 반도체 장치(200)는 ESD 보호 회로(220), 신호 패드(SP1) 및 저장부(230)를 더 포함할 수 있다.
복수의 ESD 보호 회로들(240, 250, 260, ..., 270) 및 복수의 테스트 패드들(TP1, TP2, TP3, ..., TPN)의 개수가 증가하는 것을 제외하면, 도 6의 반도체 장치(200)는 도 1의 반도체 장치(100)와 실질적으로 동일할 수 있다. 도 6의 기능 회로(210), ESD 보호 회로(220), 신호 패드(SP1) 및 저장부(230)는 도 1의 기능 회로(110), ESD 보호 회로(120), 신호 패드(SP1) 및 저장부(130)와 실질적으로 동일할 수 있다.
복수의 ESD 보호 회로들(240, 250, 260, ..., 270)은 반도체 장치(100)의 생산을 위한 서로 다른 공정들에서 ESD 테스트를 수행하는데 각각 이용된다. 복수의 테스트 패드들(TP1, TP2, TP3, ..., TPN)은 테스트 모드에서 테스트 신호들(ETS1, ETS2, ETS3, ..., ETSN)을 수신하거나 테스트 결과 신호들(ETRS1, ETRS2, ETRS3, ..., ETRSN)을 출력할 수 있다.
도 1을 참조하여 상기 웨이퍼 레벨 공정, 상기 패키지 레벨 공정 및 상기 포스트 패키지 레벨 프로세스에서 각각 ESD 테스트를 수행하는데 ESD 보호 회로들(140, 150, 160) 중 하나를 이용하는 것으로 설명하였으나, 상기 웨이퍼 레벨 공정, 상기 패키지 레벨 공정 및 상기 포스트 패키지 레벨 프로세스 중 적어도 하나에서 2회 이상의 ESD 테스트가 수행될 수 있다. 각 ESD 테스트가 서로 다른 ESD 보호 회로에 의해 수행되도록, 도 6의 반도체 장치(200)는 N(N은 4 이상의 자연수)개의 ESD 보호 회로들(240, 250, 260, ..., 270) 및 이와 연결되는 N개의 테스트 패드들(TP1, TP2, TP3, ..., TPN)을 포함하여 구현될 수 있다.
한편, 신호 패드(SP1)는 테스트 신호들(ETS1, ETS2, ETS3, ..., ETSN)과 동일한 개수의 테스트 신호들(FTS1, FTS2, FTS3, ..., FTSN)을 수신하고 테스트 결과 신호들(ETRS1, ETRS2, ETRS3, ..., ETRSN)과 동일한 개수의 테스트 결과 신호들(FTRS1, FTRS2, FTRS3, ..., FTRSN)을 출력할 수 있다.
한편, 도 1 및 6을 참조하여 기능 회로(110, 210)가 하나의 신호 패드와 연결되고 테스트 신호의 수신 및 테스트 결과 신호의 출력이 동일한 신호 패드를 통하여 수행되는 것으로 도시하였으나, 본 발명은 이에 한정되지 않을 수 있다. 예를 들어, 기능 회로와 연결되는 신호 패드의 개수는 다양하게 변경될 수 있고, 이 때 각 신호 패드마다 하나의 기능 회로용 ESD 보호 회로가 연결될 수 있다. 또한, 테스트 신호를 수신하는 신호 패드 및 테스트 결과 신호를 출력하는 신호 패드가 별개로 구현될 수도 있다.
이와 유사하게, 도 1 및 6을 참조하여 기능 회로(110, 210)와 독립적으로 형성되는 테스트용 ESD 보호 회로들(140~160, 240~270)이 각각 하나의 테스트 패드와 연결되고 테스트 신호의 수신 및 테스트 결과 신호의 출력이 동일한 테스트 패드를 통하여 수행되는 것으로 도시하였으나, 본 발명은 이에 한정되지 않을 수 있다. 예를 들어, 각 테스트용 ESD 보호 회로와 연결되는 테스트 패드의 개수는 다양하게 변경될 수 있다. 또한, 테스트 신호를 수신하는 테스트 패드 및 테스트 결과 신호를 출력하는 테스트 패드가 별개로 구현될 수도 있다.
도 7은 본 발명의 실시예들에 따른 반도체 장치의 테스트 방법을 나타내는 순서도이다.
도 1 및 7을 참조하면, 본 발명의 실시예들에 따른 반도체 장치의 테스트 방법에서, 테스트 대상인 상기 반도체 장치는 도 1 내지 5를 참조하여 상술한 반도체 장치일 수 있다. 예를 들어, 상기 반도체 장치(예를 들어, 100)는 기능 회로(예를 들어, 110) 및 이와 독립적으로 형성되는 복수의 ESD 보호 회로들(예를 들어, 140~160)을 포함하며, 각 ESD 보호 회로(예를 들어, 140)는 서로 다른 크기 및 용량을 갖는 복수의 정션들(예를 들어, JC1~JC5)을 포함한다.
상기 반도체 장치를 포함하는 웨이퍼 상에서, 상기 기능 회로 및 상기 복수의 ESD 보호 회로들 중 제1 ESD 보호 회로(예를 들어, 140)를 이용하여 제1 테스트 동작을 수행한다(단계 S100). 상기 제1 테스트 동작은 상기 반도체 장치가 상기 웨이퍼에서 분리되기 이전에 상기 반도체 장치를 포함하는 상기 웨이퍼 상에서 수행되는 웨이퍼 레벨 테스트이며, 상기 기능 회로에 대한 기능 테스트 및 상기 제1 ESD 보호 회로에 대한 ESD 테스트를 포함할 수 있다. 상기 제1 테스트 동작은 도 10을 참조하여 후술하도록 한다.
상기 반도체 장치를 포함하는 반도체 패키지 상에서, 상기 기능 회로 및 상기 복수의 ESD 보호 회로들 중 제2 ESD 보호 회로(예를 들어, 150)를 이용하여 제2 테스트 동작을 수행한다(단계 S200). 상기 제2 테스트 동작은 상기 반도체 장치가 상기 웨이퍼에서 분리되어 상기 반도체 패키지로 조립된 이후에 상기 반도체 장치를 포함하는 상기 반도체 패키지 상에서 수행되는 패키지 레벨 테스트이며, 상기 기능 회로에 대한 기능 테스트 및 상기 제2 ESD 보호 회로에 대한 ESD 테스트를 포함할 수 있다. 상기 제2 테스트 동작은 도 11을 참조하여 후술하도록 한다.
상기 제2 테스트 동작 이후에 상기 기능 회로 및 상기 복수의 ESD 보호 회로들 중 제3 ESD 보호 회로(예를 들어, 160)를 이용하여 제3 테스트 동작을 추가적으로 수행한다(단계 S300). 다시 말하면, 상기 제2 테스트 동작 이후에 상기 제3 테스트 동작이 추가적으로 수행 가능하도록, 상기 반도체 장치는 여분의 ESD 보호 회로인 상기 제3 ESD 보호 회로를 추가적으로 포함하여 형성된다. 상기 제3 테스트 동작은 상기 패키지 레벨 테스트 이후에 추가적으로 수행되는 포스트 패키지 레벨 테스트이며, 상기 기능 회로에 대한 기능 테스트 및 상기 제3 ESD 보호 회로에 대한 ESD 테스트를 포함할 수 있다. 상기 제3 테스트 동작은 도 12를 참조하여 후술하도록 한다.
본 발명의 실시예들에 따른 반도체 장치의 테스트 방법에서, 상기 반도체 장치에 포함되고 상기 기능 회로와 독립적으로 형성되는 상기 복수의 ESD 보호 회로들을 이용하여 각 공정마다 ESD 테스트를 수행함으로써, 각 공정에서 ESD 불량 발생 여부를 정확하게 확인할 수 있고, 특히 상기 제2 테스트 동작 이후에 상기 제3 테스트 동작이 추가적으로 수행 가능하도록 구현됨으로써, ESD 레벨 이력을 효과적으로 추적할 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 장치의 제조/테스트 시스템을 나타내는 블록도이다.
도 8을 참조하면, 반도체 장치의 제조/테스트 시스템(1000)은 웨이퍼 생산 장비(fabrication equipment, FE)(1100), 패키지 조립 장비(package equipment, PE)(1300), 포스트 패키지 프로세스 장비(post package equipment, PPE)(1500) 및 테스트 장비들(test equipment, TE)(TE1, TE2, TE3)(1200, 1400, 1600)을 포함한다.
웨이퍼 생산 장비(1100)는 웨이퍼 레벨 공정을 수행하여 본 발명의 실시예들에 따른 반도체 장치를 포함하는 웨이퍼(WF)를 생산한다. 예를 들어, 상기 웨이퍼 레벨 공정은 에피택셜(epitaxial) 공정, 산화(oxidation) 공정, 포토리소그래피(photolithography) 공정, 식각(etching) 공정, 증착(deposition) 공정, 이온 주입(ion implantation) 공정, 금속 배선 공정 등을 포함할 수 있다.
패키지 조립 장비(1300)는 패키지 레벨 공정을 수행하여 상기 반도체 장치를 웨이퍼(WF)에서 분리하여 반도체 패키지(PKG)로 조립한다. 예를 들어, 상기 패키지 레벨 공정은 웨이퍼 절단(wafer sawing) 공정, 와이어 본딩(wire bonding) 공정, 몰딩(molding) 공정, 솔더볼 접착(ball attaching) 공정 등을 포함할 수 있다.
웨이퍼 생산 장비(1100) 및 패키지 조립 장비(1300)는 상기 반도체 장치를 제조하는 제조사에 의해 관리될 수 있다.
포스트 패키지 프로세스 장비(1500)는 반도체 패키지(PKG)가 조립 및 생산 완료된 이후에 추가적으로 수행되는 포스트 패키지 레벨 프로세스 또는 작업을 수행한다.
일 실시예에서, 포스트 패키지 프로세스 장비(1500)는 반도체 패키지(PKG)에 대한 신뢰성 테스트를 수행하는 신뢰성 테스트 장비를 포함하고, 상기 포스트 패키지 레벨 프로세스는 상기 신뢰성 테스트를 포함할 수 있다. 예를 들어, 상기 신뢰성 테스트는 열충격(temperature cycling, T/C) 테스트 장비, 고온 보관(high temperature storage, HTS) 테스트, 항온 항습(temperature & humidity, T&H) 테스트, 가속 온습도 수명 테스트(highly accelerated temperature & humidity stress test, HAST) 등을 포함할 수 있다. 이 경우, 상기 신뢰성 테스트 장비는 상기 반도체 장치를 제조하는 제조사에 의해 관리될 수도 있고 외부 업체에 의해 관리될 수도 있다.
다른 실시예에서, 포스트 패키지 프로세스 장비(1500)는 반도체 패키지(PKG)를 전자 기기 또는 완제품에 실장하는 세트(set) 조립 장비 또는 완제품 조립 장비를 포함하고, 상기 포스트 패키지 레벨 프로세스는 상기 세트 조립 프로세스를 포함할 수 있다. 예를 들어, 상기 전자 기기는 개인용 컴퓨터(personal computer; PC), 노트북(laptop), 휴대폰(mobile phone), 스마트 폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant), PMP(portable multimedia player), 디지털 카메라(digital camera), 캠코더(camcoder), 음악 재생기(music player), 휴대용 게임 콘솔(portable game console), 네비게이션(navigation), 웨어러블(wearable) 기기, 가상 현실(virtual reality; VR) 기기, 증강 현실(augmented reality; AR) 기기 등과 같은 임의의 컴퓨팅 기기 및/또는 모바일 기기일 수 있다. 이 경우, 상기 세트 조립 장비는 반도체 패키지(PKG)를 구입하여 상기 전자 기기를 제조하는 고객사에 의해 관리될 수 있다.
테스트 장비(1200)는 상기 반도체 장치를 포함하는 웨이퍼(WF) 상에서, 상기 반도체 장치에 포함되는 상기 기능 회로 및 제1 ESD 보호 회로를 이용하여 제1 테스트 동작을 수행한다. 테스트 장비(1400)는 상기 반도체 장치를 포함하는 반도체 패키지(PKG) 상에서, 상기 반도체 장치에 포함되는 상기 기능 회로 및 제2 ESD 보호 회로를 이용하여 제2 테스트 동작을 수행한다. 테스트 장비(1600)는 상기 반도체 장치에 포함되는 상기 기능 회로 및 제3 ESD 보호 회로를 이용하여 제3 테스트 동작을 추가 수행한다. 다시 말하면, 테스트 장비들(1200, 1400, 1600)은 도 7의 단계 S100, S200 및 S300을 각각 수행할 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 장치의 제조/테스트 시스템에 포함되는 테스트 장비의 일 예를 나타내는 블록도이다.
도 9를 참조하면, 테스트 장비(3000)는 테스트 컨트롤러(3100), 복수의 피검사 장치(device under test, DUT)들(DUT1, DUT2, ..., DUTK)(3200a, 3200b, ..., 3200k), 저장 장치(3300), 테스트 데이터 발생부(3400) 및 테스트 결과 발생부(3500)를 포함할 수 있다.
테스트 장비(3000)가 도 8의 테스트 장비(1200)인 경우에, 복수의 피검사 장치들(3200a~3200k) 각각은 도 8의 웨이퍼(WF)일 수 있다. 테스트 장비(3000)가 도 8의 테스트 장비(1400)인 경우에, 복수의 피검사 장치들(3200a~3200k) 각각은 도 8의 반도체 패키지(PKG)일 수 있다. 테스트 장비(3000)가 도 8의 테스트 장비(1600)인 경우에, 복수의 피검사 장치들(3200a~3200k) 각각은 도 8의 반도체 패키지(PKG) 또는 반도체 패키지(PKG)가 실장된 전자 기기일 수 있다.
테스트 컨트롤러(3100)는 테스트 시스템(3000)의 다른 구성요소들을 제어함으로써, 피검사 장치들(3200a~3200k) 각각에 대한 테스트를 제어할 수 있다. 저장 장치(3300)는 테스트를 수행하는 데 필요한 데이터를 저장할 수 있다. 테스트 데이터 발생부(3400)는 테스트 신호를 발생하여 피검사 장치들(3200a~3200k)에 제공할 수 있다. 테스트 결과 발생부(3500)는 피검사 장치들(3200a~3200k)로부터 테스트 결과 신호를 수신하여 피검사 장치들(3200a~3200k)의 불량 여부를 판단할 수 있다.
도 10은 도 7의 제1 테스트 동작을 수행하는 단계의 일 예를 나타내는 순서도이다.
도 1, 7 및 10을 참조하면, 상기 제1 테스트 동작을 수행하는데 있어서(단계 S100), 반도체 장치(100)에 포함되는 기능 회로(110)에 대한 웨이퍼 레벨 기능 테스트 및 복수의 ESD 보호 회로들(140, 150, 160) 중 제1 ESD 보호 회로(140)를 이용한 웨이퍼 레벨 ESD 테스트를 수행할 수 있다(단계 S110). 예를 들어, 신호 패드(SP1)를 통하여 기능 회로(110)에 제1 기능 테스트 신호(FTS1)를 인가하여 상기 웨이퍼 레벨 기능 테스트를 수행하고, 제1 테스트 패드(TP1)를 통하여 제1 ESD 보호 회로(140)에 제1 ESD 테스트 신호(ETS1)를 인가하여 상기 웨이퍼 레벨 ESD 테스트를 수행할 수 있다.
일 실시예에서, 상기 웨이퍼 레벨 기능 테스트 및 상기 웨이퍼 레벨 ESD 테스트는 동일한 테스트 장비에 의해 실질적으로 동시에 수행될 수 있다. 예를 들어, 도 8의 테스트 장비(1200)는 제1 기능 테스트 신호(FTS1) 및 제1 ESD 테스트 신호(ETS1)를 발생하여 반도체 장치(100)를 포함하는 웨이퍼(WF)에 실질적으로 동시에 제공할 수 있다.
상기 웨이퍼 레벨 기능 테스트의 결과 및 상기 웨이퍼 레벨 ESD 테스트의 결과를 획득할 수 있다(단계 S120). 예를 들어, 신호 패드(SP1)를 통하여 상기 웨이퍼 레벨 기능 테스트의 결과를 나타내는 제1 기능 테스트 결과 신호(FTRS1)를 출력하고, 제1 테스트 패드(TP1)를 통하여 상기 웨이퍼 레벨 ESD 테스트의 결과를 나타내는 제1 ESD 테스트 결과 신호(ETRS1)를 출력할 수 있다. 예를 들어, 제1 기능 테스트 결과 신호(FTRS1) 및 제1 ESD 테스트 결과 신호(ETRS1)는 도 8의 테스트 장비(1200)에 제공될 수 있다.
상기 웨이퍼 레벨 기능 테스트의 결과는 기능 회로(110)가 정상적으로 동작하는지 여부를 나타낼 수 있다. 상기 웨이퍼 레벨 ESD 테스트의 결과는 ESD 불량이 발생하였는지 여부 및 ESD 불량이 발생하였다면 제1 ESD 보호 회로(140)에 포함된 복수의 정션들 중 어떠한 정션에서 불량이 발생하였는지를 나타낼 수 있다.
상기 웨이퍼 레벨 ESD 테스트의 결과를 저장할 수 있다(단계 S130). 예를 들어, 저장부(130)는 제1 ESD 테스트 결과 신호(ETRS1)에 기초하여 상기 웨이퍼 레벨 ESD 테스트의 결과를 저장할 수 있다.
일 실시예에서, 저장된 상기 웨이퍼 레벨 ESD 테스트의 결과에 기초하여 상기 웨이퍼 레벨 공정에 대한 제1 ESD 마진이 결정될 수 있으며, 이에 대해서는 도 16을 참조하여 후술하도록 한다.
일 실시예에서, 상기 웨이퍼 레벨 기능 테스트의 결과와 상기 웨이퍼 레벨 ESD 테스트의 결과는 서로 독립적일 수 있다. 예를 들어, 제1 ESD 보호 회로(140)는 반도체 장치(100)의 정상 동작과는 무관하므로, 상기 웨이퍼 레벨 ESD 테스트의 결과 ESD 불량이 발생하였더라도 상기 웨이퍼 레벨 기능 테스트의 결과 기능 회로(110)가 정상인 경우에, 반도체 장치(100)는 폐기(scrap)되지 않고 정상 제품으로 취급될 수 있다. 다른 예에서, 상기 웨이퍼 레벨 기능 테스트의 결과 기능 회로(110)가 비정상인 경우에, 이와 상관 없이 상기 웨이퍼 레벨 ESD 테스트의 결과는 저장될 수 있고 저장된 상기 웨이퍼 레벨 ESD 테스트의 결과를 이용하여 ESD 마진 결정 및 ESD 레벨 이력 추적을 수행할 수 있다.
도 11은 도 7의 제2 테스트 동작을 수행하는 단계의 일 예를 나타내는 순서도이다.
도 1, 7 및 11을 참조하면, 상기 제2 테스트 동작을 수행하는데 있어서(단계 S200), 반도체 장치(100)에 포함되는 기능 회로(110)에 대한 패키지 레벨 기능 테스트 및 복수의 ESD 보호 회로들(140, 150, 160) 중 제2 ESD 보호 회로(150)를 이용한 패키지 레벨 ESD 테스트를 수행할 수 있다(단계 S210). 상기 패키지 레벨 기능 테스트의 결과 및 상기 패키지 레벨 ESD 테스트의 결과를 획득할 수 있다(단계 S220). 상기 패키지 레벨 ESD 테스트의 결과를 저장할 수 있다(단계 S230).
도 11의 단계 S210, S220 및 S230은 도 10의 단계 S110, S120 및 S130과 각각 유사할 수 있다. 예를 들어, 신호 패드(SP1)를 통하여 기능 회로(110)에 제2 기능 테스트 신호(FTS2)를 인가하여 상기 패키지 레벨 기능 테스트를 수행하고, 제2 테스트 패드(TP2)를 통하여 제2 ESD 보호 회로(150)에 제2 ESD 테스트 신호(ETS2)를 인가하여 상기 패키지 레벨 ESD 테스트를 수행할 수 있다. 신호 패드(SP1)를 통하여 상기 패키지 레벨 기능 테스트의 결과를 나타내는 제2 기능 테스트 결과 신호(FTRS2)를 출력하고, 제2 테스트 패드(TP2)를 통하여 상기 패키지 레벨 ESD 테스트의 결과를 나타내는 제2 ESD 테스트 결과 신호(ETRS2)를 출력할 수 있다. 도 8의 테스트 장비(1400)는 테스트 신호들(FTS2, ETS2)을 발생하고 테스트 결과 신호들(FTRS2, ETRS2)을 수신할 수 있다. 저장부(130)는 제2 ESD 테스트 결과 신호(ETRS2)에 기초하여 상기 패키지 레벨 ESD 테스트의 결과를 저장할 수 있다.
일 실시예에서, 저장된 상기 패키지 레벨 ESD 테스트의 결과에 기초하여 상기 패키지 레벨 공정에 대한 제2 ESD 마진이 결정될 수 있다. 일 실시예에서, 상기 패키지 레벨 기능 테스트의 결과와 상기 패키지 레벨 ESD 테스트의 결과는 서로 독립적일 수 있다.
도 12는 도 7의 제3 테스트 동작을 수행하는 단계의 일 예를 나타내는 순서도이다.
도 1, 7 및 12를 참조하면, 상기 제3 테스트 동작을 수행하는데 있어서(단계 S300), 반도체 장치(100)에 포함되는 기능 회로(110)에 대한 포스트 패키지 레벨 기능 테스트 및 복수의 ESD 보호 회로들(140, 150, 160) 중 제3 ESD 보호 회로(160)를 이용한 포스트 패키지 레벨 ESD 테스트를 수행할 수 있다(단계 S310). 상기 포스트 패키지 레벨 기능 테스트의 결과 및 상기 포스트 패키지 레벨 ESD 테스트의 결과를 획득할 수 있다(단계 S320). 상기 포스트 패키지 레벨 ESD 테스트의 결과를 저장할 수 있다(단계 S330). 상기 포스트 패키지 레벨 ESD 테스트는 신뢰성 ESD 테스트 및 세트 레벨 ESD 테스트 중 적어도 하나를 포함할 수 있다.
도 12의 단계 S310, S320 및 S330 또한 도 10의 단계 S110, S120 및 S130과 각각 유사할 수 있다. 예를 들어, 신호 패드(SP1)를 통하여 기능 회로(110)에 제3 기능 테스트 신호(FTS3)를 인가하여 상기 포스트 패키지 레벨 기능 테스트를 수행하고, 제3 테스트 패드(TP3)를 통하여 제3 ESD 보호 회로(160)에 제3 ESD 테스트 신호(ETS3)를 인가하여 상기 포스트 패키지 레벨 ESD 테스트를 수행할 수 있다. 신호 패드(SP1)를 통하여 상기 포스트 패키지 레벨 기능 테스트의 결과를 나타내는 제3 기능 테스트 결과 신호(FTRS3)를 출력하고, 제3 테스트 패드(TP3)를 통하여 상기 포스트 패키지 레벨 ESD 테스트의 결과를 나타내는 제3 ESD 테스트 결과 신호(ETRS3)를 출력할 수 있다. 도 8의 테스트 장비(1600)는 테스트 신호들(FTS3, ETS3)을 발생하고 테스트 결과 신호들(FTRS3, ETRS3)을 수신할 수 있다. 저장부(130)는 제3 ESD 테스트 결과 신호(ETRS3)에 기초하여 상기 포스트 패키지 레벨 ESD 테스트의 결과를 저장할 수 있다.
일 실시예에서, 저장된 상기 포스트 패키지 레벨 ESD 테스트의 결과에 기초하여 상기 포스트 패키지 레벨 공정에 대한 제3 ESD 마진이 결정될 수 있다. 일 실시예에서, 상기 포스트 패키지 레벨 기능 테스트의 결과와 상기 포스트 패키지 레벨 ESD 테스트의 결과는 서로 독립적일 수 있다.
상술한 것처럼, 각 테스트 동작에서 기능 테스트 및 ESD 테스트가 실질적으로 동시에 수행되며, 따라서 전체 테스트 동작의 횟수, 전체 기능 테스트 동작의 횟수를 나타내는 테스트 신호들(FTS1, FTS2, FTS3)의 개수 및 테스트 결과 신호들(FTRS1, FTRS2, FTRS3)의 개수, 그리고 전체 ESD 테스트 동작의 횟수를 나타내는 테스트 신호들(ETS1, ETS2, ETS3)의 개수, 테스트 결과 신호들(ETRS1, ETRS2, ETRS3)의 개수 및 ESD 보호 회로들(140, 150, 160)의 개수는 모두 동일할 수 있다. 또한, 각 테스트 동작에서 기능 테스트 및 ESD 테스트는 서로 독립적으로 수행될 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 장치의 테스트 방법을 나타내는 순서도이다. 이하 도 7과 중복되는 설명은 생략한다.
도 6 및 13을 참조하면, 본 발명의 실시예들에 따른 반도체 장치의 테스트 방법에서, 테스트 대상인 상기 반도체 장치는 도 6을 참조하여 상술한 반도체 장치일 수 있다. 예를 들어, 상기 반도체 장치(예를 들어, 200)는 기능 회로(예를 들어, 210) 및 이와 독립적으로 형성되는 복수의 ESD 보호 회로들(예를 들어, 240~270)을 포함하며, 각 ESD 보호 회로는 서로 다른 크기 및 용량을 갖는 복수의 정션들(예를 들어, JC1~JC5)을 포함한다.
도 7의 실시예와 다르게, 도 13의 실시예에서는 X(X는 2 이상의 자연수)회의 웨이퍼 레벨 테스트들, Y(Y는 2 이상의 자연수)회의 패키지 레벨 테스트들 및 Z(Z는 2 이상의 자연수)회의 포스트 패키지 레벨 테스트들이 수행될 수 있다.
구체적으로, 상기 반도체 장치를 포함하는 웨이퍼 상에서, 제1 웨이퍼 레벨 테스트 동작을 수행하고(단계 S100a), 제X 웨이퍼 레벨 테스트 동작을 수행한다(단계 S100x). 상기 반도체 장치를 포함하는 반도체 패키지 상에서, 제1 패키지 레벨 테스트 동작을 수행하고(단계 S200a), 제Y 패키지 레벨 테스트 동작을 수행한다(단계 S200y). Y회의 패키지 레벨 테스트들 이후에, 제1 포스트 패키지 레벨 테스트 동작을 수행하고(단계 S300a), 제Z 포스트 패키지 레벨 테스트 동작을 수행한다(단계 S300z). 상술한 것처럼, 각 테스트 동작은 기능 테스트 및 ESD 테스트를 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 장치의 테스트 방법에서, 상기 반도체 장치에 포함되고 상기 기능 회로와 독립적으로 형성되는 상기 복수의 ESD 보호 회로들을 이용하여 각 공정마다 ESD 테스트를 복수 회 수행함으로써, 각 공정에서 ESD 불량 발생 여부를 정확하게 확인할 수 있다.
도 14는 본 발명의 실시예들에 따른 반도체 장치의 제조/테스트 시스템을 나타내는 블록도이다. 이하 도 8과 중복되는 설명은 생략한다.
도 14를 참조하면, 반도체 장치의 제조/테스트 시스템(2000)은 복수의 웨이퍼 생산 장비들(2100), 복수의 패키지 조립 장비들(2300), 복수의 포스트 패키지 프로세스 장비들(2500) 및 복수의 테스트 장비들(2200, 2400, 2600)을 포함한다.
각 장비들이 복수 개 포함되는 것을 제외하면, 도 14의 반도체 장치의 제조/테스트 시스템(2000)은 도 8의 반도체 장치의 제조/테스트 시스템(1000)과 실질적으로 동일할 수 있다. 제1 내지 제X 웨이퍼 생산 장비들(FE1, ..., FEX)(2100a, ..., 2100x), 제1 내지 제Y 패키지 조립 장비들(PE1, ..., PEY)(2300a, ..., 2300y) 및 제1 내지 제Z 포스트 패키지 프로세스 장비들(PPE1, ..., PPEZ)(2500a, ..., 2500z)은 도 8의 웨이퍼 생산 장비(1100), 패키지 조립 장비(1300) 및 포스트 패키지 프로세스 장비(1500)에 각각 대응할 수 있다. X개의 테스트 장비들(TE11, ..., TE1X)(2200a, ..., 2200x), Y개의 테스트 장비들(TE21, ..., TE2Y)(2400a, ..., 2400y) 및 Z개의 테스트 장비들(TE31, ..., TE3Z)(2600a, ..., 2600z)은 도 8의 테스트 장비들(1200, 1400, 1600)에 각각 대응하며, 도 13의 단계 S100a~S100x, S200a~S200y 및 S300a~S300z를 각각 수행할 수 있다.
도 15, 16 및 17은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 순서도들이다.
도 15를 참조하면, 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에서, 제조 대상인 상기 반도체 장치는 도 1 내지 6을 참조하여 상술한 반도체 장치일 수 있다.
상기 반도체 장치를 포함하는 웨이퍼를 생산한다(단계 S1100). 상기 반도체 장치는 기능 회로 및 이와 독립적으로 형성되는 복수의 ESD 보호 회로들을 포함한다. 단계 S1100은 도 8의 웨이퍼 생산 장비(1100) 또는 도 14의 웨이퍼 생산 장비들(2100)에 의해 수행될 수 있다.
상기 반도체 장치를 포함하는 웨이퍼 상에서, 상기 기능 회로 및 상기 복수의 ESD 보호 회로들 중 제1 ESD 보호 회로를 이용하여 제1 테스트 동작(즉, 웨이퍼 레벨 테스트 동작)을 수행한다(단계 S1200). 단계 S1200은 도 7의 단계 S100 또는 도 13의 단계 S100a~S100x와 실질적으로 동일하며, 도 8의 테스트 장비(1200) 또는 도 14의 테스트 장비들(2200)에 의해 수행될 수 있다.
상기 반도체 장치를 상기 웨이퍼에서 분리하여 반도체 패키지로 조립한다(단계 S1300). 단계 S1300은 도 8의 패키지 조립 장비(1300) 또는 도 14의 패키지 조립 장비들(2300)에 의해 수행될 수 있다.
상기 반도체 장치를 포함하는 상기 반도체 패키지 상에서, 상기 기능 회로 및 상기 복수의 ESD 보호 회로들 중 제2 ESD 보호 회로를 이용하여 제2 테스트 동작(즉, 패키지 레벨 테스트 동작)을 수행한다(단계 S1400). 단계 S1400은 도 7의 단계 S200 또는 도 13의 단계 S200a~S200y와 실질적으로 동일하며, 도 8의 테스트 장비(1400) 또는 도 14의 테스트 장비들(2400)에 의해 수행될 수 있다.
상기 패키지 레벨 테스트 동작 이후에 적어도 하나의 프로세스를 추가적으로 수행한다(단계 S1500). 예를 들어, 상기 적어도 하나의 프로세스는 상기 반도체 패키지에 대한 신뢰성 테스트, 상기 반도체 패키지를 전자 기기에 실장하는 세트 조립 프로세스 등을 포함할 수 있다. 단계 S1500은 도 8의 포스트 패키지 프로세스 장비(1500) 또는 도 14의 포스트 패키지 프로세스 장비들(2500)에 의해 수행될 수 있다.
상기 적어도 하나의 프로세스 이후에 상기 기능 회로 및 상기 복수의 ESD 보호 회로들 중 제3 ESD 보호 회로를 이용하여 제3 테스트 동작(즉, 포스트 패키지 레벨 테스트)을 추가적으로 수행한다(단계 S1600). 단계 S1600은 도 7의 단계 S300 또는 도 13의 단계 S300a~S300z와 실질적으로 동일하며, 도 8의 테스트 장비(1600) 또는 도 14의 테스트 장비들(2600)에 의해 수행될 수 있다.
도 16을 참조하면, 모니터링 동작 및 ESD 마진 결정 동작이 추가되는 것을 제외하면, 도 16의 반도체 장치의 제조 방법은 도 15의 반도체 장치의 제조 방법과 실질적으로 동일할 수 있다.
상기 제1 테스트 동작에 포함되는 웨이퍼 레벨 ESD 테스트 동작의 결과, 상기 제2 테스트 동작에 포함되는 패키지 레벨 ESD 테스트 동작의 결과 및 상기 제3 테스트 동작에 포함되는 포스트 패키지 레벨 ESD 테스트 동작의 결과를 모니터링할 수 있다(단계 S1700). 상기 모니터링 동작을 통해 ESD 불량 및 ESD 테스트와 관련된 모든 정보 및 이력을 추적할 수 있다.
상기 모니터링 결과에 기초하여 상기 웨이퍼 레벨 공정에 대한 제1 ESD 마진, 상기 패키지 레벨 공정에 대한 제2 ESD 마진 및 상기 포스트 패키지 레벨 프로세스에 대한 제3 ESD 마진 중 적어도 하나를 결정할 수 있다(단계 S1800).
예를 들어, 상기 웨이퍼 레벨 ESD 테스트 동작의 결과 상기 웨이퍼 레벨 공정에서 정션들(JC1, JC2)에 대한 불량이 평균적으로 발생한 경우에, 정션(JC2)에 대응하는 기준치를 상기 제1 ESD 마진으로 결정할 수 있다. 다른 예에서, 상기 패키지 레벨 ESD 테스트 동작의 결과 상기 패키지 레벨 공정에서 정션들(JC1, JC2, JC3)에 대한 불량이 최대로 발생한 경우에, 정션(JC3)에 대응하는 기준치를 상기 제2 ESD 마진으로 결정할 수 있다. 다시 말하면, 불량이 발생한 정션들 중 최대 크기 및 최대 용량의 정션에 기초하여 각 공정에 대한 ESD 마진이 결정될 수 있다.
도 17을 참조하면, 모니터링 동작 및 ESD 마진 결정 동작이 추가되는 것을 제외하면, 도 17의 반도체 장치의 제조 방법은 도 15의 반도체 장치의 제조 방법과 실질적으로 동일할 수 있다. 도 17의 단계 S1700은 도 16의 단계 S1700과 실질적으로 동일할 수 있다.
상기 모니터링 결과에 기초하여 상기 반도체 장치의 생산과 관련된 복수의 조건들 중 적어도 하나를 변경할 수 있다(단계 S1900).
일 실시예에서, 상기 반도체 장치에 대한 설계 조건을 변경할 수 있다. 예를 들어, 상기 반도체 장치의 회로 구조, 레이아웃 등을 변경하기 위한 재설계를 수행할 수 있다. 다른 실시예에서, 상기 반도체 장치를 생산하는데 이용되는 공정 또는 공정 조건을 변경할 수 있다. 예를 들어, 제조 설비, 공정 순서, 공정 상의 다양한 파라미터들 등을 조절(tuning)할 수 있다. 또 다른 실시예에서, 상기 반도체 장치에 대한 제품 사양을 변경할 수 있다. 실시예에 따라서, 상기 설계 조건, 상기 공정 조건 및 상기 제품 사양 중 적어도 두 개를 동시에 변경할 수도 있다.
상기 복수의 조건들 중 적어도 하나를 변경한 이후에, 단계 S1100 내지 S1700이 다시 수행될 수 있다.
본 발명의 실시예들에 따른 반도체 장치의 제조 방법에서, 상기 반도체 장치에 포함되고 상기 기능 회로와 독립적으로 형성되는 상기 복수의 ESD 보호 회로들을 이용하여 각 공정마다 ESD 테스트를 수행함으로써, 각 공정에서 ESD 불량 발생 여부를 정확하게 확인할 수 있고, ESD 레벨 이력을 효과적으로 추적할 수 있으며, 이를 기초로 ESD 마진 결정 및 반도체 장치의 생산과 관련된 조건 변경을 효과적으로 수행할 수 있다.
도 18은 본 발명의 실시예들에 따른 반도체 장치의 제조/테스트 시스템을 나타내는 블록도이다. 이하 도 8과 중복되는 설명은 생략한다.
도 18을 참조하면, 반도체 장치의 제조/테스트 시스템(5000)은 웨이퍼 생산 장비(5100), 패키지 조립 장비(5300), 포스트 패키지 프로세스 장비(5500), 테스트 장비들(5200, 5400, 5600) 및 모니터링 장비(5700)를 포함한다.
모니터링 장비(5700)를 더 포함하는 것을 제외하면, 도 18의 반도체 장치의 제조/테스트 시스템(5000)은 도 8의 반도체 장치의 제조/테스트 시스템(1000)과 실질적으로 동일할 수 있다. 웨이퍼 생산 장비(5100), 패키지 조립 장비(5300), 포스트 패키지 프로세스 장비(5500) 및 테스트 장비들(5200, 5400, 5600)은 도 8의 웨이퍼 생산 장비(1100), 패키지 조립 장비(1300), 포스트 패키지 프로세스 장비(1500) 및 테스트 장비들(1200, 1400, 1600)과 각각 실질적으로 동일할 수 있다.
모니터링 장비(5700)는 테스트 장비들(5200, 5400, 5600)에 의해 수행되는 테스트 결과를 모니터링하며, 상기 모니터링 결과에 기초하여 각 공정의 ESD 마진을 결정하거나 반도체 장치의 생산과 관련된 복수의 조건들 중 적어도 하나를 변경할 수 있다. 다시 말하면, 모니터링 장비(5700)는 도 16 및 17의 단계 S1700, S1800 및 S1900을 수행할 수 있다.
도 19는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 순서도이다.
도 19를 참조하면, 대량 생산하기 이전에 시제품 또는 실험용 샘플(experiment sample)로서 제1 반도체 장치를 생산 및 테스트한다(단계 S2100). 예를 들어, 단계 S2100은 도 16 및 17에 도시된 단계들을 모두 포함하여 수행되거나 도 16 및 17에서 단계 S1500 및 S1600을 제외하고 수행될 수 있다.
상기 제1 반도체 장치에 대한 테스트 결과에 기초하여 상기 제1 반도체 장치와 동일한 기능을 갖는 제2 반도체 장치를 대량 생산한다(단계 S2200). 예를 들어, 상기 제2 반도체 장치는 상기 제1 반도체 장치와 회로 구조, 레이아웃(layout), 기능 및/또는 동작이 모두 동일할 수 있다. 예를 들어, 단계 S2200은 도 15에 도시된 단계들을 모두 포함하여 수행되거나 도 16 및 17에 도시된 단계들을 모두 포함하여 수행될 수 있다.
본 발명의 실시예들은 시스템, 방법, 컴퓨터로 판독 가능한 매체에 저장된 컴퓨터로 판독 가능한 프로그램 코드를 포함하는 제품 등의 형태로 구현될 수 있다. 상기 컴퓨터로 판독 가능한 프로그램 코드는 다양한 컴퓨터 또는 다른 데이터 처리 장치의 프로세서로 제공될 수 있다. 상기 컴퓨터로 판독 가능한 매체는 컴퓨터로 판독 가능한 신호 매체 또는 컴퓨터로 판독 가능한 기록 매체일 수 있다. 상기 컴퓨터로 판독 가능한 기록 매체는 명령어 실행 시스템, 장비 또는 장치 내에 또는 이들과 접속되어 프로그램을 저장하거나 포함할 수 있는 임의의 유형적인 매체일 수 있다.
본 발명의 실시예들은 다양한 종류의 반도체 장치를 테스트/제조하는 과정에서 유용하게 이용될 수 있으며, 특히 ESD 불량 관련하여 불량 발생 공정을 정확하게 확인하고 각 칩의 ESD 불량 정보를 세트 레벨까지 효과적으로 관리 및 추적할 수 있어, 반도체 장치의 제조 비용이 감소하고 제조 효율이 증가할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 반도체 장치의 동작을 위한 기능 회로;
    상기 기능 회로와 독립적으로 형성되고, 서로 다른 크기 및 용량을 갖는 복수의 정션(junction)들을 각각 포함하며, 상기 반도체 장치의 생산을 위한 서로 다른 공정들에서 ESD(electrostatic discharge) 테스트를 수행하는데 각각 이용되는 복수의 ESD 보호 회로들; 및
    상기 복수의 ESD 보호 회로들과 연결되고, 상기 ESD 테스트를 위한 테스트 신호를 수신하는 복수의 테스트 패드들을 포함하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 ESD 테스트는,
    상기 반도체 장치가 웨이퍼에서 분리되기 이전에 상기 반도체 장치를 포함하는 상기 웨이퍼 상에서 수행되는 웨이퍼 레벨 ESD 테스트, 상기 반도체 장치가 상기 웨이퍼에서 분리되어 반도체 패키지로 조립된 이후에 상기 반도체 장치를 포함하는 상기 반도체 패키지 상에서 수행되는 패키지 레벨 ESD 테스트, 및 상기 패키지 레벨 ESD 테스트 이후에 추가적으로 수행되는 포스트(post) 패키지 레벨 ESD 테스트를 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서, 상기 복수의 ESD 보호 회로들은,
    상기 웨이퍼 레벨 ESD 테스트를 수행하는데 이용되는 제1 ESD 보호 회로;
    상기 패키지 레벨 ESD 테스트를 수행하는데 이용되는 제2 ESD 보호 회로; 및
    상기 포스트 패키지 레벨 ESD 테스트를 수행하는데 이용되는 제3 ESD 보호 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 2 항에 있어서,
    상기 포스트 패키지 레벨 ESD 테스트는 상기 반도체 장치를 포함하는 상기 반도체 패키지가 전자 기기에 실장된 이후에 상기 반도체 패키지를 포함하는 상기 전자 기기 상에서 수행되는 세트 레벨 ESD 테스트를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 2 항에 있어서,
    상기 포스트 패키지 레벨 ESD 테스트는 상기 반도체 장치를 포함하는 상기 반도체 패키지에 대한 신뢰성 ESD 테스트를 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서, 상기 복수의 ESD 보호 회로들 각각에 포함되는 상기 복수의 정션들은,
    제1 크기 및 제1 용량을 갖는 제1 정션;
    상기 제1 크기보다 큰 제2 크기 및 상기 제1 용량보다 큰 제2 용량을 갖는 제2 정션; 및
    상기 제2 크기보다 큰 제3 크기 및 상기 제2 용량보다 큰 제3 용량을 갖는 제3 정션을 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 기능 회로와 연결되어 ESD 이벤트로부터 상기 기능 회로를 보호하는 기능 회로용 ESD 보호 회로를 더 포함하고,
    상기 기능 회로용 ESD 보호 회로는 상기 제2 크기와 동일한 크기 및 상기 제2 용량과 동일한 용량을 갖는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 복수의 ESD 보호 회로들 각각에 포함되는 상기 복수의 정션들 각각은 실리콘 제어 정류기(Silicon Controlled Rectifier; SCR)를 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 복수의 ESD 보호 회로들과 연결되고, 상기 ESD 테스트의 결과를 저장하는 저장부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 저장부에 저장된 상기 ESD 테스트의 결과에 기초하여 상기 반도체 장치의 생산을 위한 상기 서로 다른 공정들 각각에 대한 ESD 마진(margin)이 결정되는 것을 특징으로 하는 반도체 장치.
  11. 반도체 장치의 동작을 위한 기능 회로, 및 상기 기능 회로와 독립적으로 형성되고 서로 다른 크기 및 용량을 갖는 복수의 정션(junction)들을 각각 포함하는 복수의 ESD(electrostatic discharge) 보호 회로들을 포함하는 상기 반도체 장치를 포함하는 웨이퍼 상에서, 상기 기능 회로 및 상기 복수의 ESD 보호 회로들 중 제1 ESD 보호 회로를 이용하여 제1 테스트 동작을 수행하는 단계; 및
    상기 반도체 장치가 상기 웨이퍼에서 분리되어 반도체 패키지로 조립된 이후에 상기 반도체 장치를 포함하는 상기 반도체 패키지 상에서, 상기 기능 회로 및 상기 복수의 ESD 보호 회로들 중 제2 ESD 보호 회로를 이용하여 제2 테스트 동작을 수행하는 단계를 포함하고,
    상기 제2 테스트 동작 이후에 상기 기능 회로 및 상기 복수의 ESD 보호 회로들 중 제3 ESD 보호 회로를 이용하여 제3 테스트 동작이 추가적으로 수행 가능하도록 형성되는 반도체 장치의 테스트 방법.
  12. 제 11 항에 있어서, 상기 제1 테스트 동작을 수행하는 단계는,
    상기 기능 회로에 제1 기능 테스트 신호를 인가하고 상기 제1 ESD 보호 회로에 제1 ESD 테스트 신호를 인가하여, 웨이퍼 레벨 기능 테스트 및 웨이퍼 레벨 ESD 테스트를 수행하는 단계; 및
    상기 웨이퍼 레벨 기능 테스트의 결과 및 상기 웨이퍼 레벨 ESD 테스트의 결과를 획득하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 테스트 방법.
  13. 제 12 항에 있어서,
    상기 웨이퍼 레벨 기능 테스트의 결과와 상기 웨이퍼 레벨 ESD 테스트의 결과는 서로 독립적인 것을 특징으로 하는 반도체 장치의 테스트 방법.
  14. 제 12 항에 있어서,
    상기 반도체 장치는 상기 제1 ESD 보호 회로와 연결되고, 상기 웨이퍼 레벨 ESD 테스트의 결과를 저장하는 저장부를 더 포함하고,
    상기 웨이퍼 레벨 ESD 테스트의 결과에 기초하여, 상기 반도체 장치를 포함하는 상기 웨이퍼의 생산 공정에 대한 제1 ESD 마진(margin)이 결정되는 것을 특징으로 하는 반도체 장치의 테스트 방법.
  15. 반도체 장치의 동작을 위한 기능 회로, 및 상기 기능 회로와 독립적으로 형성되고 서로 다른 크기 및 용량을 갖는 복수의 정션(junction)들을 각각 포함하는 복수의 ESD(electrostatic discharge) 보호 회로들을 포함하는 상기 반도체 장치를 포함하는 웨이퍼를 생산하는 단계;
    상기 반도체 장치를 포함하는 상기 웨이퍼 상에서, 상기 기능 회로 및 상기 복수의 ESD 보호 회로들 중 제1 ESD 보호 회로를 이용하여 제1 테스트 동작을 수행하는 단계;
    상기 반도체 장치를 상기 웨이퍼에서 분리하여 반도체 패키지로 조립하는 단계; 및
    상기 반도체 장치를 포함하는 상기 반도체 패키지 상에서, 상기 기능 회로 및 상기 복수의 ESD 보호 회로들 중 제2 ESD 보호 회로를 이용하여 제2 테스트 동작을 수행하는 단계를 포함하고,
    상기 제2 테스트 동작 이후에 상기 기능 회로 및 상기 복수의 ESD 보호 회로들 중 제3 ESD 보호 회로를 이용하여 제3 테스트 동작이 추가적으로 수행 가능하도록 형성되는 반도체 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 제1 테스트 동작의 결과, 상기 제2 테스트 동작의 결과 및 상기 제3 테스트 동작의 결과 중 적어도 하나를 모니터링하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제 16 항에 있어서,
    상기 모니터링 결과에 기초하여 상기 반도체 장치의 생산을 위한 복수의 공정들 중 적어도 하나에 대한 ESD 마진(margin)을 결정하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제 16 항에 있어서,
    상기 모니터링 결과에 기초하여 상기 반도체 장치의 생산과 관련된 복수의 조건들 중 적어도 하나를 변경하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제 15 항에 있어서,
    상기 반도체 장치는 대량 생산하기 이전에 실험용 샘플로서 생산되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제 19 항에 있어서,
    상기 제1 테스트 동작의 결과, 상기 제2 테스트 동작의 결과 및 상기 제3 테스트 동작의 결과 중 적어도 하나에 기초하여 상기 반도체 장치와 동일한 기능을 갖는 제2 반도체 장치를 대량 생산하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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