JP4698119B2 - メモリセルのアレイにおける不具合セルの物理的ロケーションの自動判定および表示 - Google Patents
メモリセルのアレイにおける不具合セルの物理的ロケーションの自動判定および表示 Download PDFInfo
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Description
【０００１】
【技術分野】
この発明は一般に、ＩＣ（集積回路）パッケージの製造中のＩＣ（集積回路）ダイの検査に関し、より特定的には、メモリセルのアレイの不具合セルの物理的ロケーションを、メモリセルのそのアレイを有するメモリＩＣ（集積回路）ダイの拡大画像上において自動的に判定し表示するための方法およびシステムに関する。
【０００２】
【背景技術】
図１を参照すると、メモリＩＣ（集積回路）ダイは、電子工学の技術の熟練者には公知であるように、フラッシュメモリセル２０のアレイで構成される不揮発性フラッシュメモリデバイスといった、その中に製作されるメモリデバイスを有する。図１では、第１のフラッシュメモリセル２２と第２のフラッシュメモリセル２４とはフラッシュメモリセルの第１の行を形成し、第３のフラッシュメモリセル２６と第４のフラッシュメモリセル２８とはフラッシュメモリセルの第２の行を形成する。第１のフラッシュメモリセル２２と第３のフラッシュメモリセル２６とはフラッシュメモリセルの第１の列を形成し、第２のフラッシュメモリセル２４と第４のフラッシュメモリセル２８とはフラッシュメモリセルの第２の列を形成する。
【０００３】
典型的な不揮発性メモリデバイス用のメモリセルのアレイは、（何百万ものフラッシュメモリセルなどの）より多数のフラッシュメモリセルを有し、フラッシュメモリセルのより多数の行および列を備える。しかし図１では、例示を明確にするため、２行×２列のアレイにおける４つのメモリセル２２、２４、２６、および２８を示す。
【０００４】
図２を参照すると、フラッシュメモリセル２２、２４、２６、および２８のうちの１つの断面図１００が示されている。電子工学の技術の熟練者には公知であるように、フラッシュメモリセルは、不揮発性フラッシュメモリデバイス用のフローティングゲートＭＯＳ（金属酸化膜半導体）タイプのデバイスである。フラッシュメモリセルの断面図１００は、通常ポリシリコンで構成されるコントロールゲート１０２を含む。たとえば砒素（Ａｓ）またはリン（Ｐ）などの接合ドーパントでドーピングされたドレイン接合部１０４が、半導体基板１０６内に形成される。接合ドーパントでドーピングされたソース接合部１０８が、半導体基板１０６内に形成される。
【０００５】
制御誘電体構造は、ドレイン接合部１０４とソース接合部１０８との間に配置される半導体基板１０６内のコントロールゲート区域１１０の上に形成される。制御誘電体構造は、半導体基板１０６の上に配置された第１の誘電体層１１２と、第１の誘電体層１１２の上に配置された第２の誘電体層１１４と、第２の誘電体層１１４の上に配置された第３の誘電体層１１６との積み重ねで構成される。制御誘電体構造の一例では、第１の誘電体層１１２は二酸化シリコン（ＳｉＯ2）で構成され、第２の誘電体層１１４は窒化シリコン（ＳｉＮ）で構成され、第３の誘電体層１１６は二酸化シリコン（ＳｉＯ2）で構成される。第１のフィールド酸化膜１１８がドレイン接合部１０４内に形成され、第２のフィールド酸化膜１２０がソース接合部１０８内に形成されて、第１、第２および第３の誘電体層１１２、１１４、および１１６で構成されるゲート誘電体構造とコントロールゲート１０２とを電気的に絶縁させる。
【０００６】
図１および２を参照すると、電子工学の技術の熟練者には公知であるように、列におけるメモリセルの各々のドレイン接合部は共に結合されてビット線を形成する。図１では、たとえば、メモリセル２２および２６の第１の列は第１のビット線３２に結合され、メモリセル２４および２８の第２の列は第２のビット線３４に結合される。電子工学の技術の熟練者には公知であるように、行におけるメモリセルの各々のコントロールゲートは共に結合されてワード線を形成する。図１では、たとえば、メモリセル２２および２４の第１の行は第１のワード線４２に結合され、メモリセル２６および２８の第２の行は第２のワード線４４に結合される。
【０００７】
図２を参照すると、フラッシュメモリデバイスのセルのプログラム動作または消去動作中、電荷キャリアが、第２の誘電体層１１４へ注入されるかまたは第２の誘電体層１１４から注出される。第２の誘電体層１１４内での電荷キャリアの量のそのような変動は、電子工学の技術の熟練者には公知であるように、コントロールゲート１０２のしきい値電圧を変える。たとえば、電子が第２の誘電体層１１４へ注入される電荷キャリアである場合、しきい値電圧は増加する。またそれに代えて、電子が第２の誘電体層１１４から注出される電荷キャリアである場合、しきい値電圧は減少する。
【０００８】
電子工学の技術の熟練者には公知であるように、バイアス電圧がコントロールゲートターミナル１２２（つまり、コントロールゲート１０２に結合されたワード線）を介してコントロールゲート１０２に印加されると、電荷キャリアは、ドレイン接合部１０４と制御誘電体構造との間で、第２の誘電体層１１４へ注入されるかまたは第２の誘電体層１１４から注出される。たとえば、メモリセルをプログラミングするために約＋１２Ｖのバイアス電圧をコントロールゲートターミナル１２２に印加する場合、電子工学の技術の熟練者には公知であるように、電子はホットキャリア注入効果によりドレイン接合部１０４から第２の誘電体層１１４へ注入される。またそれに代えて、メモリセルを消去するために約−１２Ｖのバイアス電圧をコントロールゲートターミナル１２２に印加する場合、電子工学の技術の熟練者には公知であるように、電子はホットキャリア注入効果により第２の誘電体層１１４から注出され、ドレイン接合部１０４へ注入される。
【０００９】
メモリセルからデジタルビット情報を読出すため、ゲートからソースへの約５．０Ｖの電圧と、ドレインからソースへの約１．５Ｖの電圧とがメモリセルに印加される。このようなバイアスを用いて、メモリセルは、メモリセルがプログラムされたか消去されたかに依存して、電流を通すかまたは電流を通さない。電子工学の技術の熟練者には公知であるように、これら２つの状況は、デジタルビット情報をフラッシュメモリ１００内に記憶させるための２つの状態として用いられる。
【００１０】
不揮発性フラッシュメモリデバイスの製造中、不揮発性フラッシュメモリデバイス用のメモリＩＣダイは、適切な機能性について検査される。メモリＩＣダイの機能性を検査するためのシステムは、ＩＣパッケージ製造の技術の熟練者には公知である。このような検査システムは、そのような検査中に適切に機能しない不具合メモリセルのラベル情報を出力して、メモリＩＣダイ上のそのような不具合メモリセルの物理的ロケーションを示す。
【００１１】
集積回路設計の技術の熟練者には公知であるように、メモリＩＣダイのラベル情報は、メモリＩＣダイの集積回路のレイアウト中に案出され、そのようなラベル情報はデザインブックに記録される。たとえば、図３を参照すると、メモリセルのアレイがメモリＩＣダイ２０２内に製作されている。図３のメモリＩＣダイ２０２は、ＩＣダイ２０２上に製作されるフラッシュメモリ集積回路のノードへの接続を提供するための複数のコンタクトパッド２０４、２０６、２０８、２１０、２１２、２１４、２１６、２１８、２２０、および２２２を含む。典型的にはメモリＩＣダイはより多数のコンタクトパッドを含むが、図３では、例示を明確にするため、１０のコンタクトパッド２０４、２０６、２０８、２１０、２１２、２１４、２１６、２１８、２２０、および２２２を示す。
【００１２】
図３をさらに参照すると、メモリセルのアレイは、メモリＩＣダイ２０２上において、第１のセクタ２３２、第２のセクタ２３４、第３のセクタ２３６、および第４のセクタ２３８を含む複数のセクタに分割される。典型的なメモリＩＣダイはより多数のセクタを含むが、図３では、例示を明確にするため、４つのセクタ２３２、２３４、２３６、および２３８を示す。複数のセクタを用いてメモリＩＣダイ２０２を設計する理由は、集積回路設計の技術の熟練者には公知であるように、メモリＩＣダイ２０２のレイアウト中に、各セクタのレイアウトをスタンプ化してメモリＩＣダイ２０２をより簡単にレイアウトするためである。こうして、メモリＩＣダイ２０２上のセクタ２３２、２３４、２３６、および２３８の各々は、実質的に同一のレイアウトを有する。
【００１３】
図３および４を参照すると、各セクタは、その中に製作されるメモリセルのそれぞれのアレイを有する。図４を参照すると、たとえば第１のセクタ２３２は、メモリセルの複数の行と複数の列とを含む。図１を参照すると、メモリセルの行における各メモリセルのコントロールゲートは、その行のワード線に結合される。図４を参照すると、メモリセルの行のワード線は、第１の水平導電構造２４２、第２の水平導電構造２４４、第３の水平導電構造２４６、および第４の水平導電構造２４８を含む水平導電構造によって形成される。
【００１４】
水平導電構造がメモリセルの行における各メモリセルのコントロールゲートに結合されたワード線を形成する場合、水平導電構造はたとえばポリシリコンで構成されてもよい。セクタは通常、何千もの水平導電構造といったより多数の水平導電構造を、メモリセルのより多数の行用に有する。しかし、図４では、例示を明確にするため、４つの水平導電構造２４２、２４４、２４６、および２４８を示す。
【００１５】
同様に、図１を参照すると、メモリセルの列における各メモリセルのドレインは、その列のビット線に結合される。図４では、一例の垂直導電構造２５０が参照される（しかし、図４の他の垂直導電構造は、例示を明確にするため、符号を付けられていない）。集積回路設計の技術の熟練者には公知であるように、垂直導電構造は通常、金属線である。
【００１６】
セクタは通常、図４に示されるよりも多数の垂直導電構造（何千もの垂直導電構造など）で構成されるが、図４では、例示を明確にするため、少しの垂直導電構造しか示されていない。セクタ２３２は通常、第１のＩ／Ｏ領域２６２、第２のＩ／Ｏ領域２６４、第３のＩ／Ｏ領域２６６、および第４のＩ／Ｏ領域２６８（図４の破線内に示す）を含む複数のＩ／Ｏ領域に分割される。各Ｉ／Ｏ領域はその中に垂直導電構造のセットパターンを有する。典型的なセクタ２３２は、より多数の垂直導電構造用のより多数のＩ／Ｏ領域を１セクタ内に有するが、図４では、例示を明確にするため、４つのＩ／Ｏ領域２６２、２６４、２６６、および２６８を示す。加えて、典型的なＩ／Ｏ領域は、図４に示されるよりも多数の垂直導電構造を有するが、図４では、例示を明確にするため、６つの垂直導電構造を各Ｉ／Ｏ領域内に示す。
【００１７】
セクタ２３２を複数のＩ／Ｏ領域を用いて設計する理由は、集積回路設計の技術の熟練者には公知であるように、メモリＩＣダイ２０２のレイアウト中に、各Ｉ／Ｏ領域のレイアウトをスタンプ化してメモリＩＣダイ２０２をより簡単にレイアウトするためである。こうして、Ｉ／Ｏ領域２６２、２６４、２６６、および２６８の各々は、実質的に同一のレイアウトを有する。加えて、少なくとも１つの垂直導電構造が、２つの隣接するＩ／Ｏ領域の間に、隣接するＩ／Ｏ領域が視覚的に互いに別個のものとなるように、冗長領域として製作される。たとえば、図４では、第１の垂直導電構造２７２は、第１のＩ／Ｏ領域２６２と第２のＩ／Ｏ領域２６４との間に配置される第１の冗長領域を形成し、第２の垂直導電構造２７４は、第２のＩ／Ｏ領域２６４と第３のＩ／Ｏ領域２６６との間に配置される第２の冗長領域を形成し、第３の垂直導電構造２７６は、第３のＩ／Ｏ領域２６６と第４のＩ／Ｏ領域２６８との間に配置される第３の冗長領域を形成する。
【００１８】
メモリセルのアレイを有するメモリＩＣダイの検査中、検査ステーションは、不具合メモリセルの物理的ロケーションを、不具合メモリセルのセクタラベル、Ｉ／Ｏラベル、行ラベル、および列ラベルを出力することによって示す。図３を参照すると、セクタラベルは、その中に位置が突き止められた不具合メモリセルを有するセクタ２３２、２３４、２３６、および２３８のうちの１つを指す。図４を参照すると、Ｉ／Ｏラベルは、セクタラベルに対応するセクタ内の、その中に位置が突き止められた不具合メモリセルを有するＩ／Ｏ領域２６２、２６４、２６６、および２６８のうちの１つを指す。列ラベルは、Ｉ／Ｏラベルに対応するＩ／Ｏ領域内の、不具合メモリセルのドレインに結合された垂直導電構造のうちの１つを指す。行ラベルは、不具合メモリセルのコントロールゲートに結合された水平導電構造２４２、２４４、２４６、および２４８のうちの１つを示す。
【００１９】
検査ステーションが不具合メモリセルのセクタラベル、Ｉ／Ｏラベル、行ラベル、および列ラベルを含むラベル情報を判定すると、オペレータはそのような不具合メモリセルに結合された水平導電構造および垂直導電構造の位置を突き止め、メモリＩＣダイ上の不具合メモリセルの物理的ロケーションを判定する。不具合メモリセルに対応する水平導電構造および垂直導電構造のロケーションと、メモリＩＣダイ上の不具合メモリセルの物理的ロケーションの判定に伴い、さらなる検査が不具合メモリセルに対して実行され、メモリセルの不具合の原因をさらに判定してもよい。メモリセルの不具合の原因の判定に伴い、メモリＩＣダイの製造中の不具合メモリセルの発生を防止するため、訂正措置が着手されてもよい。
【００２０】
先行技術では、検査ステーションが不具合メモリセルのセクタラベル、Ｉ／Ｏラベル、行ラベル、および列ラベルのラベル情報を出力すると、オペレータはメモリＩＣダイが如何にレイアウトされたかについてデザインブックを調べ、ラベル情報をメモリＩＣダイ上の不具合メモリセルの物理的ロケーションに変換する。オペレータはメモリＩＣダイの拡大画像を見て、水平導電構造と垂直導電構造とを数えて、不具合メモリセルのセクタラベル、Ｉ／Ｏラベル、行ラベル、および列ラベルのラベル情報を、メモリＩＣダイ上の不具合メモリセルの物理的ロケーションへ手動で変換する。
【００２１】
このような手動による不具合メモリセルの物理的ロケーションの判定は、オペレータに、何千もの水平導電構造および垂直導電構造を数えることを要求する。その結果、先行技術における手動による不具合メモリセルの物理的ロケーションの判定は、時間がかかり、人間による間違いが起こりやすい。
【００２２】
このため、メモリセルのアレイの不具合メモリセルの物理的ロケーションを、メモリＩＣ（集積回路）ダイの拡大画像上において自動的に判定し表示するためのメカニズムが望まれている。
【００２３】
ＵＳ−Ａ−５，７２０，０３１は、半導体デバイス上におけるエラーの物理的ロケーションに基づいてエラーデータがリアルタイムで表示される、半導体デバイスを検査するための方法を開示している。ルータ回路が、半導体デバイスによって採用された論理的アドレスを、エラーキャッチメモリによって採用された物理的アドレスへ変換し、そのためエラーデータは、半導体デバイス内のロケーションからエラーキャッチメモリ内の対応するロケーションへルート付けされる。位相回路が次に、エラーキャッチメモリ内のエラーデータの物理的アドレスを空間的アドレスへ変換し、そのためホストコンピュータは、そのようなエラーをビットマップ表示として視覚的表示装置上に表示することができる。
この発明の一般的な局面では、メモリセルのアレイの不具合メモリセルの物理的ロケーションを、メモリＩＣ（集積回路）ダイの拡大画像上において、検査ステーションによって生成された不具合メモリセルのラベル情報から自動的に判定し表示するためのコンピュータシステムと共に、ソフトウェアアプリケーションが用いられる。
【００２４】
この発明によれば、メモリＩＣ（集積回路）ダイ（２０２）上のメモリセルのアレイの不具合セルの物理的ロケーションを自動的に判定し表示するための方法が提供され、方法は、
データプロセッサにより、前記メモリＩＣダイに対応するメモリＩＣ（集積回路）ダイ名を受付けるステップと、
前記データプロセッサにより、セクタラベルを受付けるステップとを含み、前記メモリＩＣダイは複数のセクタで構成され、前記不具合セルは前記セクタラベルに対応するセクタ内に位置が突き止められ、前記方法はさらに、
前記データプロセッサにより、前記メモリＩＣダイ名に対応する前記メモリＩＣダイの第１の拡大画像を、データ記憶ユニットから検索するステップと、
前記データプロセッサにより、前記セクタラベルを、前記メモリＩＣダイの前記第１の拡大画像上の前記セクタラベルに対応するセクタへマッピングするステップと、
前記データプロセッサにより、前記メモリＩＣダイの前記第１の拡大画像を、前記セクタラベルに対応する前記セクタを強調表示して、ＧＵＩ（グラフィカルユーザインターフェイス）上に表示するステップと、
前記データプロセッサにより、Ｉ／Ｏ（入力／出力）ラベルを受付けるステップとを含み、前記セクタラベルに対応する前記セクタは複数のＩ／Ｏ（入力／出力）領域で構成され、前記不具合セルは前記Ｉ／Ｏラベルに対応するＩ／Ｏ領域内に位置が突き止められ、前記方法はさらに、
前記データプロセッサにより、前記セクタラベルに対応する前記セクタの第２の拡大画像を、前記データ記憶ユニットから検索するステップと、
前記データプロセッサにより、前記Ｉ／Ｏラベルを、前記セクタラベルに対応する前記セクタの前記第２の拡大画像上の前記Ｉ／Ｏラベルに対応するＩ／Ｏ領域へマッピングするステップと、
前記データプロセッサにより、前記セクタラベルに対応する前記セクタの前記第２の拡大画像を、前記Ｉ／Ｏラベルに対応する前記Ｉ／Ｏ領域を強調表示して、前記ＧＵＩ（グラフィカルユーザインターフェイス）上に表示するステップと、
前記データプロセッサにより、列ラベルを受付けるステップとを含み、前記Ｉ／Ｏラベルに対応する前記Ｉ／Ｏ領域は、メモリセルの複数の列で構成され、
メモリセルの各列は、前記列における前記複数のメモリセルの各々のノードに結合された垂直導電構造を有し、前記不具合セルは前記列ラベルに対応するメモリセルの列内に位置が突き止められ、前記方法はさらに、
前記データプロセッサにより、前記Ｉ／Ｏラベルに対応する前記Ｉ／Ｏ領域の第３の拡大画像を、前記データ記憶ユニットから検索するステップと、
前記データプロセッサにより、前記列ラベルを、前記Ｉ／Ｏラベルに対応する前記Ｉ／Ｏ領域の前記第３の拡大画像上の前記列ラベルに対応する垂直導電構造へマッピングするステップと、
前記データプロセッサにより、前記Ｉ／Ｏラベルに対応する前記Ｉ／Ｏ領域の前記第３の拡大画像を、前記列ラベルに対応する前記垂直導電構造を強調表示して、前記ＧＵＩ（グラフィカルユーザインターフェイス）上に表示するステップと、
前記データプロセッサにより、行ラベルを受付けるステップとを含み、前記Ｉ／Ｏラベルに対応する前記Ｉ／Ｏ領域は、メモリセルの複数の行で構成され、
メモリセルの各行は、前記行における前記複数のメモリセルの各々のノードに結合された水平導電構造を有し、前記不具合セルは前記行ラベルに対応するメモリセルの行内に位置が突き止められ、前記方法はさらに、
前記データプロセッサにより、前記行ラベルを、前記Ｉ／Ｏラベルに対応する前記Ｉ／Ｏ領域の前記第３の拡大画像上の前記行ラベルに対応する水平導電構造へマッピングするステップと、
前記データプロセッサにより、前記Ｉ／Ｏラベルに対応する前記Ｉ／Ｏ領域の前記第３の拡大画像を、前記行ラベルに対応する前記水平導電構造を強調表示して、前記ＧＵＩ（グラフィカルユーザインターフェイス）上に表示するステップとを含み、
セクタの第２の拡大画像は、メモリＩＣダイの第１の拡大画像よりも拡大率が高く、Ｉ／Ｏ領域の第３の拡大画像は、セクタの第２の拡大画像よりも拡大率が高い。
【００２８】
この発明は、メモリＩＣダイがフローティングゲートＭＯＳ（金属酸化膜半導体）メモリセルのアレイで構成された不揮発性フラッシュメモリデバイスである場合に、特に有利に用いられてもよい。その場合、水平導電構造は、フローティングゲートＭＯＳメモリセルの行の各々のコントロールゲートに結合されたポリシリコン線であってもよく、垂直導電構造は、フローティングゲートＭＯＳメモリセルの列の各々のドレインに結合された金属線であってもよい。
【００２９】
このように、メモリＩＣダイの拡大画像上における水平導電構造、垂直導電構造、および不具合メモリセルの物理的ロケーションが、比較的短時間（たとえば１秒の何分の１かなど）で、不具合メモリセルのラベル情報から、ＧＵＩ（グラフィカルユーザインターフェイス）上において自動的に判定され表示される。このため、オペレータは、先行技術の手動による判定プロセスでの何千もの導電構造を数えるという時間のかかる作業から救われる。加えて、この発明は、先行技術の手動による判定プロセスでの人間による間違いを回避する。
【００３０】
この発明のこれらならびに他の特徴および利点は、添付図面を参照して以下のこの発明の一例の詳細な説明を検討することによって、よりよく理解されるであろう。
【００３１】
ここに参照される図面は、例示を明確にするために描かれており、必ずしも一律の縮尺に従って描かれてはいない。図１、２、３、４、５、６、７、８、９、１０、および１１において同じ参照符号を有する要素は、同様の構造および機能を有する要素を指す。
【００３２】
【発明を実行するための形態】
図５を参照すると、一例のコンピュータシステム３００のブロック図は、データプロセッサ３０２とデータ記憶ユニット３０４とを含む。データ記憶ユニット３０４は、電子工学の技術の熟練者には公知であるように、ＲＯＭ（読出専用メモリ）デバイスなどのコンピュータシステム２００のスタティック記憶デバイス、ＲＡＭ（ランダムアクセスメモリ）デバイスなどのコンピュータシステム３００のメインメモリ、および／または、フロッピー（Ｒ）ディスクまたはコンパクトディスクなどの他のあらゆるタイプのデータ記憶デバイスを含んでいてもよい。データ記憶ユニット３０４は、データと、データプロセッサ３０２によって実行される命令とを記憶し、電子工学の技術の熟練者には公知であるように、データプロセッサ３０２による命令の実行中に一時的変数も記憶してもよい。
【００３３】
コンピュータシステム３００は、電子工学の技術の熟練者には公知のキーボード３０６およびマウス３０８などの外部データ入力装置も含む。加えて、コンピュータシステム３００は、電子工学の技術の熟練者には公知であるようなＧＵＩ（グラフィカルユーザインターフェイス）スクリーンなどのディスプレイ３１０も含む。
【００３４】
この発明の一般的な局面では、コンピュータシステム３００は、メモリセルのアレイの不具合セルの物理的ロケーションを、メモリＩＣ（集積回路）ダイの拡大画像上において、検査ステーションによって生成された不具合メモリセルのラベル情報から自動的に判定し表示するために用いられる。コンピュータシステム３００のデータプロセッサ３０２は、データ記憶ユニット３０４に含まれる命令のシーケンスを実行する。このような命令は、コンピュータシステム３００のメインメモリ内へプログラムされてもよく、または、フロッピー（Ｒ）ディスクもしくはコンパクトディスクなどの別のコンピュータ可読媒体からコンピュータシステム３００のメインメモリ内へ書込まれてもよい。このような命令のシーケンスの実行により、データプロセッサ３０２は、ここに記載されるようなこの発明の一実施例のステップを実行する。
【００３５】
図６は、メモリセルのアレイの不具合メモリセルの物理的ロケーションを、メモリＩＣ（集積回路）ダイの拡大画像上において、検査ステーションによって生成された不具合メモリセルのラベル情報から自動的に判定し表示するためのこの発明の一実施例の一般的なステップを含むフローチャートを示す。
【００３６】
多くの種類のメモリＩＣダイは、さまざまなメモリ能力を提供するために製造される。さまざまな種類のメモリＩＣダイは、異なるレイアウトを有する。たとえば、より高いメモリ能力を提供する不揮発性メモリＩＣダイは、ダイの大きさがより大きく、セクタの数がより多数で、各セクタはより大きい。図５および６を参照すると、この発明の一実施例の動作は、データプロセッサ３０２により、位置を突き止められるべき不具合メモリセルを有するメモリＩＣダイのメモリＩＣダイ名を受付けるステップ（図６のステップ４０２）を含む。
【００３７】
図７を参照すると、データプロセッサ３０２は、ＧＵＩ（グラフィカルユーザインターフェイス）スクリーン３１０上に、可能なメモリＩＣダイ名を表示するプルダウンメニュー３１２を提供してもよい。オペレータは、キーボード３０６またはマウス３０８を用いて、プルダウンメニュー３１２からメモリＩＣダイ名を選択する。図７のプルダウンメニュー３１２の例として、可能なメモリＩＣダイ名は、ＡＣＣ４８８８″、ＤＯＣ９８６７″、ＬＳ１４３２″、ＫＨＪＪ００１１″、およびＴＦＪ１００００″となっている。カリフォルニア州サンフランシスコのマクロメディア社（Macromedia, Inc.）からのオーサウェアプロフェッショナルマクロメディアプログラム（Authorware Professional Macromedia Program）などの、プルダウンメニュー３１２を作り出すためのプログラミングアプリケーションは、ソフトウェアプログラミングの技術の熟練者には公知であり、商業的に入手可能である。
【００３８】
図６を参照すると、不具合メモリセルのラベル情報が、データプロセッサ３０２により受付けられる（図６のステップ４０４）。図３および４を参照してここに記載されたように、ラベル情報は、メモリセルのアレイにおける不具合メモリセルのセクタラベル、Ｉ／Ｏラベル、列ラベル、および行ラベルを含んでいてもよい。図８を参照すると、オペレータは、そのようなラベル情報を、ＧＵＩ（グラフィカルユーザインターフェイス）スクリーン３１０上に、この発明の一実施例に従ったキーボード３０６を用いて入力してもよい。この発明の別の実施例では、不具合メモリセルのそのようなラベル情報を生成する検査ステーションは、そのようなラベル情報をデータプロセッサ３０２へ送ってもよい。
【００３９】
図６を参照すると、データプロセッサ３０２は次に、メモリＩＣダイ名に対応するメモリＩＣダイの第１の拡大画像を、データ記憶ユニット３０４から検索する（図６のステップ４０６）。メモリＩＣダイの拡大画像を、さまざまな拡大係数について、およびメモリＩＣダイのさまざまなロケーションについて生成するためのシステムは、ＩＣパッケージ製造の技術の熟練者には公知である。加えて、メモリＩＣダイのそのような拡大画像をコンピュータシステム３００のデータ記憶ユニット３０４に記憶させるためのメカニズムは、電子工学の技術の熟練者には公知である。さまざまなメモリＩＣダイの拡大画像は、データ記憶ユニット３０４内で生成され記憶される。
【００４０】
図６を参照すると、データプロセッサ３０２は次に、セクタラベルを、メモリＩＣダイの第１の拡大画像上のセクタラベルに対応するセクタへマッピングする（図６のステップ４０８）。カリフォルニア州サンフランシスコのマクロメディア社からのオーサウェアプロフェッショナルマクロメディアプログラムなどの、情報をグラフィカル画像上の区域へマッピングするためのプログラミングアプリケーションは、ソフトウェアプログラミングの技術の熟練者には公知であり、商業的に入手可能である。そのようなプログラミングアプリケーションは、メモリＩＣダイの第１の拡大画像上のセクタラベルに対応するセクタへのセクタラベルのマッピングをプログラムするために用いられる。
【００４１】
図９を参照すると、データプロセッサ３０２は、セクタラベルに対応するセクタを強調表示して、メモリＩＣダイの第１の拡大画像をＧＵＩ（グラフィカルユーザインターフェイス）スクリーン３１０上に表示する（図６のステップ４１０）。図９では、図３の例のメモリＩＣダイ２０２について、セクタラベルは第３のセクタ２３６に対応して３″であると仮定する。その場合、図３のメモリＩＣダイ２０２の拡大画像は、第３のセクタ２３６が強調表示されて、ＧＵＩ（グラフィカルユーザインターフェイス）スクリーン３１０上に表示される。
【００４２】
図６を参照すると、データプロセッサ３０２は次に、セクタラベルに対応するセクタの第２の拡大画像を、データ記憶ユニット３０４から検索する（図６のステップ４１２）。第２の拡大画像は、メモリＩＣダイ全体の第１の拡大画像よりも拡大係数が大きい、セクタラベルに対応するセクタのグラフィカル画像である。
【００４３】
データプロセッサは次に、Ｉ／Ｏラベルを、セクタラベルに対応するセクタの第２の拡大画像上のＩ／Ｏラベルに対応するＩ／Ｏ領域へマッピングする（図６のステップ４１４）。カリフォルニア州サンフランシスコのマクロメディア社からのオーサウェアプロフェッショナルマクロメディアプログラムなどの、情報をグラフィカル画像上の区域へマッピングするためのプログラミングアプリケーションは、ソフトウェアプログラミングの技術の熟練者には公知であり、商業的に入手可能である。そのようなプログラムアプリケーションは、セクタラベルに対応するセクタの第２の拡大画像上のＩ／Ｏラベルに対応するＩ／Ｏ領域へのＩ／Ｏラベルのマッピングをプログラムするために用いられる。
【００４４】
図４を参照してここに記載されたように、セクタは複数のＩ／Ｏ領域で構成される。Ｉ／Ｏラベルは、その中に位置が突き止められた不具合セルを有するＩ／Ｏ領域に対応する。図１０を参照すると、データプロセッサ３０２は、セクタラベルに対応するセクタの第２の拡大画像３５０を、Ｉ／Ｏラベルに対応するＩ／Ｏ領域を強調表示して、ＧＵＩ（グラフィカルユーザインターフェイス）スクリーン３１０上に表示する（図６のステップ４１６）。図１０では、図４の例のセクタ２３２について、Ｉ／Ｏラベルはセクタ２３２内の第４のＩ／Ｏ領域２６８に対応して４″であると仮定する。その場合、図４のセクタ２３２の拡大画像は、第４のＩ／Ｏ領域２６８が強調表示されて、ＧＵＩ（グラフィカルユーザインターフェイス）スクリーン３１０上に表示される。
【００４５】
図６を参照すると、データプロセッサ３０２は次に、Ｉ／Ｏラベルに対応するＩ／Ｏ領域の第３の拡大画像を、データ記憶ユニット３０４から検索する（図６のステップ４１８）。第３の拡大画像は、セクタラベルに対応するセクタの第２の拡大画像よりも拡大係数が大きい、Ｉ／Ｏラベルに対応するＩ／Ｏ領域のグラフィカル画像である。
【００４６】
データプロセッサ３０２は次に、列ラベルを、Ｉ／Ｏラベルに対応するＩ／Ｏ領域の第３の拡大画像上の列ラベルに対応する垂直導電構造へマッピングする（図６のステップ４２０）。カリフォルニア州サンフランシスコのマクロメディア社からのオーサウェアプロフェッショナルマクロメディアプログラムなどの、情報をグラフィカル画像上の区域にマッピングするためのプログラミングアプリケーションは、ソフトウェアプログラミングの技術の熟練者には公知であり、商業的に入手可能である。そのようなプログラミングアプリケーションは、Ｉ／Ｏラベルに対応するＩ／Ｏ領域の第３の拡大画像上の列ラベルに対応する垂直導電構造への列ラベルのマッピングをプログラムするために用いられる。
【００４７】
図４を参照してここに記載されたように、Ｉ／Ｏ領域は複数の垂直導電構造で構成され、各垂直導電構造はＭＯＳ（金属酸化膜半導体）タイプのフラッシュメモリセルの列のドレインへ結合されている。列ラベルは、不具合メモリセルを有するフラッシュメモリセルの列に結合された垂直導電構造に対応する。
【００４８】
図１１を参照すると、データプロセッサ３０２は、Ｉ／Ｏラベルに対応するＩ／Ｏ領域の第３の拡大画像を、列ラベルに対応する垂直導電構造を強調表示して、ＧＵＩ（グラフィカルユーザインターフェイス）スクリーン３１０上に表示する（図６のステップ４２２）。図１１では、たとえば、左のＩ／Ｏ領域３５２は、右のＩ／Ｏ領域３５４から、冗長領域３５６によって分けられている（領域３５２、３５４、および３５６は図１１において破線内にある）。左のＩ／Ｏ領域３５２は、その中に位置が突き止められた不具合メモリセルを有するＩ／Ｏラベルに対応するＩ／Ｏ領域であり、このＩ／Ｏ領域３５２の第３の拡大画像が、ＧＵＩ（グラフィカルユーザインターフェイス）スクリーン３１０上に表示される。冗長領域は、２つの隣接するＩ／Ｏ領域の間に、隣接するＩ／Ｏ領域がＩ／Ｏ領域の拡大画像において視覚的に互いに別個のものとなるように形成されている。
【００４９】
図１１を参照すると、各Ｉ／Ｏ領域は垂直導電構造の群を有し、垂直導電構造の２つの隣接する群の間には、垂直導電構造の隣接する群がＩ／Ｏ領域の拡大画像において視覚的に互いに別個のものとなるように、さらなる間隔が空いている。図１１の例では、Ｉ／Ｏ領域３５２は、１０の垂直導電構造からなる第１の群３６２と、１０の垂直導電構造からなる第２の群３６４とを有する（導電構造の群３６２および３６４は図１１において破線内にある）。垂直導電構造の第１の群３６２と第２の群３６４とは隣接しており、相対的にさらなる間隔によって分けられている。図１１の例では、列ラベルは、垂直導電構造の第２の群３６４内の左から５番目の垂直導電構造へマッピングされており、列ラベルに対応するこの垂直導電構造が、ＧＵＩ（グラフィカルユーザインターフェイス）スクリーン３１０上で強調表示される。
【００５０】
図６を参照すると、データプロセッサ３０２はまた、行ラベルも、Ｉ／Ｏラベルに対応するＩ／Ｏ領域の第３の拡大画像上の行ラベルに対応する水平導電構造へマッピングする（図６のステップ４２４）。カリフォルニア州サンフランシスコのマクロメディア社からのオーサウェアプロフェッショナルマクロメディアプログラムなどの、情報をグラフィカル画像上の区域にマッピングするためのプログラミングアプリケーションは、ソフトウェアプログラミングの技術の熟練者には公知であり、商業的に入手可能である。そのようなプログラミングアプリケーションは、Ｉ／Ｏラベルに対応するＩ／Ｏ領域の第３の拡大画像上の行ラベルに対応する水平導電構造への行ラベルのマッピングをプログラムするために用いられる。
【００５１】
図４を参照してここに記載されたように、Ｉ／Ｏ領域は複数の水平導電構造で構成され、各水平導電構造はＭＯＳ（金属酸化膜半導体）タイプのメモリセルの行のコントロールゲートへ結合されている。行ラベルは、不具合メモリセルを有するメモリセルの行に結合された水平導電構造に対応する。
【００５２】
図１１を参照すると、データプロセッサ３０２は、Ｉ／Ｏラベルに対応するＩ／Ｏ領域の第３の拡大画像を、行ラベルに対応する水平導電構造を強調表示して、ＧＵＩ（グラフィカルユーザインターフェイス）スクリーン３１０上に表示する（図６のステップ４２６）。図１１では、たとえば行ラベルは、上から４番目の水平導電構造へマッピングされており、行ラベルに対応するこの水平導電構造が、ＧＵＩ（グラフィカルユーザインターフェイス）スクリーン３１０上で強調表示される。
【００５３】
このように、メモリＩＣダイの第１の拡大画像は、セクタラベルに対応するセクタが（たとえば図９に図示されるように）強調表示されて生成される。加えて、セクタラベルに対応するセクタの第２の拡大画像は、Ｉ／Ｏラベルに対応するＩ／Ｏ領域が（たとえば図１０に示されるように）強調表示されて生成される。さらに、Ｉ／Ｏラベルに対応するＩ／Ｏ領域の第３の拡大画像は、列ラベルに対応する垂直導電構造と行ラベルに対応する水平導電構造とが（たとえば図１１に示されるように）強調表示されて生成される。
【００５４】
コンピュータシステム３００はそのような拡大画像を、メモリＩＣダイの不具合メモリセルのラベル情報から自動的に生成する。このように、メモリＩＣダイの拡大画像上における水平導電構造、垂直導電構造、および不具合メモリセルの物理的ロケーションが、比較的短時間（たとえば１秒の何分の１かなど）で、不具合メモリセルのラベル情報から、ＧＵＩ（グラフィカルユーザインターフェイス）上において自動的に判定され表示される。このため、オペレータは、先行技術の手動による判定プロセスでの何千もの導電構造を数えるという時間のかかる作業から救われる。加えて、この発明は、先行技術の手動による判定プロセスでの人間による間違いを回避する。
【００５５】
オペレータは次に、メモリＩＣダイが不具合メモリセルの不具合の原因をさらに判定するために別の検査システムの顕微鏡にかけられる場合に、そのような画像を、メモリＩＣダイ上の不具合メモリセルの構造の物理的ロケーションを判定する上での補助として用いる。メモリセルの不具合の原因の判定に伴い、メモリＩＣダイの製造中の不具合メモリセルの発生を防止するため、訂正措置が着手されてもよい。
【００５６】
前述の内容は例としてのみであって、限定する意図はない。たとえば、この発明は、メモリＩＣダイのレイアウト例について記載されている。しかしながら、この発明は、当業者にはここの記載から明らかであるように、さまざまなメモリＩＣダイ用のさまざまな種類のレイアウトと共に用いられてもよい。
【００５７】
加えて、この発明を用いて、セクタラベルに対応するセクタが強調表示されたメモリＩＣダイの第１の拡大画像、および／または、Ｉ／Ｏラベルに対応するＩ／Ｏ領域が強調表示されたセクタラベルに対応するセクタの第２の拡大画像、および／または、列ラベルに対応する垂直導電構造および／または行ラベルに対応する水平導電構造が強調表示されたＩ／Ｏラベルに対応するＩ／Ｏ領域の第３の拡大画像のあらゆる組合せを生成してもよい。
【００５８】
さらに、当業者には理解されるように、ここに記載の構造は、それらの位置および配向に拘らず、同様になされてもまた用いられてもよい。したがって、ここに用いられたような左、上、列、行などの用語および句は、構造のさまざまな部分の互いに対する相対的な位置および配向を指すものであって、外部物体に対するある特定の絶対的な配向が必要となるまたは要求されるということを示唆する意図はない、ということが理解されるべきである。
【００５９】
この発明は、特許請求の範囲およびその均等物に規定されることによってのみ限定される。
【図面の簡単な説明】
【図１】 一例の不揮発性メモリデバイスのメモリセルのアレイを示す図である。
【図２】 半導体基板内に製作された図１のメモリセルのうちの１つの断面図である。
【図３】 複数のセクタを有するメモリＩＣ（集積回路）ダイの一例のレイアウトを示す図である。
【図４】 複数のＩ／Ｏ領域を有し、各Ｉ／Ｏ領域は複数の水平導電構造と複数の垂直導電構造とを有する、図３の一例のセクタを示す図である。
【図５】 この発明の一実施例に従って、メモリセルのアレイの不具合メモリセルの物理的ロケーションを、メモリＩＣ（集積回路）ダイの拡大画像において、検査ステーションによって生成されたラベル情報から自動的に判定し表示するためのソフトウェアアプリケーションのシーケンスを実行するためのコンピュータシステムの構成要素を示す図である。
【図６】 この発明の一実施例に従って、メモリセルのアレイの不具合メモリセルの物理的ロケーションを、メモリＩＣ（集積回路）ダイの拡大画像において、検査ステーションによって生成されたラベル情報から自動的に判定し表示するためのソフトウェアアプリケーションの動作のステップを示すためのフローチャートである。
【図７】 この発明の一実施例に従った、オペレータによりメモリＩＣダイ名をＧＵＩ（グラフィカルユーザインターフェイス）上に入力するためのプルダウンメニューの使用を示す図である。
【図８】 この発明の一実施例に従った、不具合メモリセルのセクタレベル、Ｉ／Ｏラベル、行ラベル、および列ラベルを含むラベル情報のＧＵＩ（グラフィカルユーザインターフェイス）上へのオペレータによる入力を示す図である。
【図９】 この発明の一実施例に従った、セクタラベルに対応するセクタが強調表示されたメモリＩＣダイの拡大画像のＧＵＩ（グラフィカルユーザインターフェイス）上への表示を示す図である。
【図１０】 この発明の一実施例に従った、Ｉ／Ｏラベルに対応するＩ／Ｏ領域が強調表示されたセクタラベルに対応するセクタの拡大画像のＧＵＩ（グラフィカルユーザインターフェイス）上への表示を示す図である。
【図１１】 この発明の一実施例に従った、行ラベルに対応する水平導電構造が強調表示され、列ラベルに対応する垂直導電構造が強調表示されたＩ／Ｏラベルに対応するＩ／Ｏ領域の拡大画像のＧＵＩ（グラフィカルユーザインターフェイス）上への表示を示す図である。
【技術分野】
この発明は一般に、ＩＣ（集積回路）パッケージの製造中のＩＣ（集積回路）ダイの検査に関し、より特定的には、メモリセルのアレイの不具合セルの物理的ロケーションを、メモリセルのそのアレイを有するメモリＩＣ（集積回路）ダイの拡大画像上において自動的に判定し表示するための方法およびシステムに関する。
【０００２】
【背景技術】
図１を参照すると、メモリＩＣ（集積回路）ダイは、電子工学の技術の熟練者には公知であるように、フラッシュメモリセル２０のアレイで構成される不揮発性フラッシュメモリデバイスといった、その中に製作されるメモリデバイスを有する。図１では、第１のフラッシュメモリセル２２と第２のフラッシュメモリセル２４とはフラッシュメモリセルの第１の行を形成し、第３のフラッシュメモリセル２６と第４のフラッシュメモリセル２８とはフラッシュメモリセルの第２の行を形成する。第１のフラッシュメモリセル２２と第３のフラッシュメモリセル２６とはフラッシュメモリセルの第１の列を形成し、第２のフラッシュメモリセル２４と第４のフラッシュメモリセル２８とはフラッシュメモリセルの第２の列を形成する。
【０００３】
典型的な不揮発性メモリデバイス用のメモリセルのアレイは、（何百万ものフラッシュメモリセルなどの）より多数のフラッシュメモリセルを有し、フラッシュメモリセルのより多数の行および列を備える。しかし図１では、例示を明確にするため、２行×２列のアレイにおける４つのメモリセル２２、２４、２６、および２８を示す。
【０００４】
図２を参照すると、フラッシュメモリセル２２、２４、２６、および２８のうちの１つの断面図１００が示されている。電子工学の技術の熟練者には公知であるように、フラッシュメモリセルは、不揮発性フラッシュメモリデバイス用のフローティングゲートＭＯＳ（金属酸化膜半導体）タイプのデバイスである。フラッシュメモリセルの断面図１００は、通常ポリシリコンで構成されるコントロールゲート１０２を含む。たとえば砒素（Ａｓ）またはリン（Ｐ）などの接合ドーパントでドーピングされたドレイン接合部１０４が、半導体基板１０６内に形成される。接合ドーパントでドーピングされたソース接合部１０８が、半導体基板１０６内に形成される。
【０００５】
制御誘電体構造は、ドレイン接合部１０４とソース接合部１０８との間に配置される半導体基板１０６内のコントロールゲート区域１１０の上に形成される。制御誘電体構造は、半導体基板１０６の上に配置された第１の誘電体層１１２と、第１の誘電体層１１２の上に配置された第２の誘電体層１１４と、第２の誘電体層１１４の上に配置された第３の誘電体層１１６との積み重ねで構成される。制御誘電体構造の一例では、第１の誘電体層１１２は二酸化シリコン（ＳｉＯ2）で構成され、第２の誘電体層１１４は窒化シリコン（ＳｉＮ）で構成され、第３の誘電体層１１６は二酸化シリコン（ＳｉＯ2）で構成される。第１のフィールド酸化膜１１８がドレイン接合部１０４内に形成され、第２のフィールド酸化膜１２０がソース接合部１０８内に形成されて、第１、第２および第３の誘電体層１１２、１１４、および１１６で構成されるゲート誘電体構造とコントロールゲート１０２とを電気的に絶縁させる。
【０００６】
図１および２を参照すると、電子工学の技術の熟練者には公知であるように、列におけるメモリセルの各々のドレイン接合部は共に結合されてビット線を形成する。図１では、たとえば、メモリセル２２および２６の第１の列は第１のビット線３２に結合され、メモリセル２４および２８の第２の列は第２のビット線３４に結合される。電子工学の技術の熟練者には公知であるように、行におけるメモリセルの各々のコントロールゲートは共に結合されてワード線を形成する。図１では、たとえば、メモリセル２２および２４の第１の行は第１のワード線４２に結合され、メモリセル２６および２８の第２の行は第２のワード線４４に結合される。
【０００７】
図２を参照すると、フラッシュメモリデバイスのセルのプログラム動作または消去動作中、電荷キャリアが、第２の誘電体層１１４へ注入されるかまたは第２の誘電体層１１４から注出される。第２の誘電体層１１４内での電荷キャリアの量のそのような変動は、電子工学の技術の熟練者には公知であるように、コントロールゲート１０２のしきい値電圧を変える。たとえば、電子が第２の誘電体層１１４へ注入される電荷キャリアである場合、しきい値電圧は増加する。またそれに代えて、電子が第２の誘電体層１１４から注出される電荷キャリアである場合、しきい値電圧は減少する。
【０００８】
電子工学の技術の熟練者には公知であるように、バイアス電圧がコントロールゲートターミナル１２２（つまり、コントロールゲート１０２に結合されたワード線）を介してコントロールゲート１０２に印加されると、電荷キャリアは、ドレイン接合部１０４と制御誘電体構造との間で、第２の誘電体層１１４へ注入されるかまたは第２の誘電体層１１４から注出される。たとえば、メモリセルをプログラミングするために約＋１２Ｖのバイアス電圧をコントロールゲートターミナル１２２に印加する場合、電子工学の技術の熟練者には公知であるように、電子はホットキャリア注入効果によりドレイン接合部１０４から第２の誘電体層１１４へ注入される。またそれに代えて、メモリセルを消去するために約−１２Ｖのバイアス電圧をコントロールゲートターミナル１２２に印加する場合、電子工学の技術の熟練者には公知であるように、電子はホットキャリア注入効果により第２の誘電体層１１４から注出され、ドレイン接合部１０４へ注入される。
【０００９】
メモリセルからデジタルビット情報を読出すため、ゲートからソースへの約５．０Ｖの電圧と、ドレインからソースへの約１．５Ｖの電圧とがメモリセルに印加される。このようなバイアスを用いて、メモリセルは、メモリセルがプログラムされたか消去されたかに依存して、電流を通すかまたは電流を通さない。電子工学の技術の熟練者には公知であるように、これら２つの状況は、デジタルビット情報をフラッシュメモリ１００内に記憶させるための２つの状態として用いられる。
【００１０】
不揮発性フラッシュメモリデバイスの製造中、不揮発性フラッシュメモリデバイス用のメモリＩＣダイは、適切な機能性について検査される。メモリＩＣダイの機能性を検査するためのシステムは、ＩＣパッケージ製造の技術の熟練者には公知である。このような検査システムは、そのような検査中に適切に機能しない不具合メモリセルのラベル情報を出力して、メモリＩＣダイ上のそのような不具合メモリセルの物理的ロケーションを示す。
【００１１】
集積回路設計の技術の熟練者には公知であるように、メモリＩＣダイのラベル情報は、メモリＩＣダイの集積回路のレイアウト中に案出され、そのようなラベル情報はデザインブックに記録される。たとえば、図３を参照すると、メモリセルのアレイがメモリＩＣダイ２０２内に製作されている。図３のメモリＩＣダイ２０２は、ＩＣダイ２０２上に製作されるフラッシュメモリ集積回路のノードへの接続を提供するための複数のコンタクトパッド２０４、２０６、２０８、２１０、２１２、２１４、２１６、２１８、２２０、および２２２を含む。典型的にはメモリＩＣダイはより多数のコンタクトパッドを含むが、図３では、例示を明確にするため、１０のコンタクトパッド２０４、２０６、２０８、２１０、２１２、２１４、２１６、２１８、２２０、および２２２を示す。
【００１２】
図３をさらに参照すると、メモリセルのアレイは、メモリＩＣダイ２０２上において、第１のセクタ２３２、第２のセクタ２３４、第３のセクタ２３６、および第４のセクタ２３８を含む複数のセクタに分割される。典型的なメモリＩＣダイはより多数のセクタを含むが、図３では、例示を明確にするため、４つのセクタ２３２、２３４、２３６、および２３８を示す。複数のセクタを用いてメモリＩＣダイ２０２を設計する理由は、集積回路設計の技術の熟練者には公知であるように、メモリＩＣダイ２０２のレイアウト中に、各セクタのレイアウトをスタンプ化してメモリＩＣダイ２０２をより簡単にレイアウトするためである。こうして、メモリＩＣダイ２０２上のセクタ２３２、２３４、２３６、および２３８の各々は、実質的に同一のレイアウトを有する。
【００１３】
図３および４を参照すると、各セクタは、その中に製作されるメモリセルのそれぞれのアレイを有する。図４を参照すると、たとえば第１のセクタ２３２は、メモリセルの複数の行と複数の列とを含む。図１を参照すると、メモリセルの行における各メモリセルのコントロールゲートは、その行のワード線に結合される。図４を参照すると、メモリセルの行のワード線は、第１の水平導電構造２４２、第２の水平導電構造２４４、第３の水平導電構造２４６、および第４の水平導電構造２４８を含む水平導電構造によって形成される。
【００１４】
水平導電構造がメモリセルの行における各メモリセルのコントロールゲートに結合されたワード線を形成する場合、水平導電構造はたとえばポリシリコンで構成されてもよい。セクタは通常、何千もの水平導電構造といったより多数の水平導電構造を、メモリセルのより多数の行用に有する。しかし、図４では、例示を明確にするため、４つの水平導電構造２４２、２４４、２４６、および２４８を示す。
【００１５】
同様に、図１を参照すると、メモリセルの列における各メモリセルのドレインは、その列のビット線に結合される。図４では、一例の垂直導電構造２５０が参照される（しかし、図４の他の垂直導電構造は、例示を明確にするため、符号を付けられていない）。集積回路設計の技術の熟練者には公知であるように、垂直導電構造は通常、金属線である。
【００１６】
セクタは通常、図４に示されるよりも多数の垂直導電構造（何千もの垂直導電構造など）で構成されるが、図４では、例示を明確にするため、少しの垂直導電構造しか示されていない。セクタ２３２は通常、第１のＩ／Ｏ領域２６２、第２のＩ／Ｏ領域２６４、第３のＩ／Ｏ領域２６６、および第４のＩ／Ｏ領域２６８（図４の破線内に示す）を含む複数のＩ／Ｏ領域に分割される。各Ｉ／Ｏ領域はその中に垂直導電構造のセットパターンを有する。典型的なセクタ２３２は、より多数の垂直導電構造用のより多数のＩ／Ｏ領域を１セクタ内に有するが、図４では、例示を明確にするため、４つのＩ／Ｏ領域２６２、２６４、２６６、および２６８を示す。加えて、典型的なＩ／Ｏ領域は、図４に示されるよりも多数の垂直導電構造を有するが、図４では、例示を明確にするため、６つの垂直導電構造を各Ｉ／Ｏ領域内に示す。
【００１７】
セクタ２３２を複数のＩ／Ｏ領域を用いて設計する理由は、集積回路設計の技術の熟練者には公知であるように、メモリＩＣダイ２０２のレイアウト中に、各Ｉ／Ｏ領域のレイアウトをスタンプ化してメモリＩＣダイ２０２をより簡単にレイアウトするためである。こうして、Ｉ／Ｏ領域２６２、２６４、２６６、および２６８の各々は、実質的に同一のレイアウトを有する。加えて、少なくとも１つの垂直導電構造が、２つの隣接するＩ／Ｏ領域の間に、隣接するＩ／Ｏ領域が視覚的に互いに別個のものとなるように、冗長領域として製作される。たとえば、図４では、第１の垂直導電構造２７２は、第１のＩ／Ｏ領域２６２と第２のＩ／Ｏ領域２６４との間に配置される第１の冗長領域を形成し、第２の垂直導電構造２７４は、第２のＩ／Ｏ領域２６４と第３のＩ／Ｏ領域２６６との間に配置される第２の冗長領域を形成し、第３の垂直導電構造２７６は、第３のＩ／Ｏ領域２６６と第４のＩ／Ｏ領域２６８との間に配置される第３の冗長領域を形成する。
【００１８】
メモリセルのアレイを有するメモリＩＣダイの検査中、検査ステーションは、不具合メモリセルの物理的ロケーションを、不具合メモリセルのセクタラベル、Ｉ／Ｏラベル、行ラベル、および列ラベルを出力することによって示す。図３を参照すると、セクタラベルは、その中に位置が突き止められた不具合メモリセルを有するセクタ２３２、２３４、２３６、および２３８のうちの１つを指す。図４を参照すると、Ｉ／Ｏラベルは、セクタラベルに対応するセクタ内の、その中に位置が突き止められた不具合メモリセルを有するＩ／Ｏ領域２６２、２６４、２６６、および２６８のうちの１つを指す。列ラベルは、Ｉ／Ｏラベルに対応するＩ／Ｏ領域内の、不具合メモリセルのドレインに結合された垂直導電構造のうちの１つを指す。行ラベルは、不具合メモリセルのコントロールゲートに結合された水平導電構造２４２、２４４、２４６、および２４８のうちの１つを示す。
【００１９】
検査ステーションが不具合メモリセルのセクタラベル、Ｉ／Ｏラベル、行ラベル、および列ラベルを含むラベル情報を判定すると、オペレータはそのような不具合メモリセルに結合された水平導電構造および垂直導電構造の位置を突き止め、メモリＩＣダイ上の不具合メモリセルの物理的ロケーションを判定する。不具合メモリセルに対応する水平導電構造および垂直導電構造のロケーションと、メモリＩＣダイ上の不具合メモリセルの物理的ロケーションの判定に伴い、さらなる検査が不具合メモリセルに対して実行され、メモリセルの不具合の原因をさらに判定してもよい。メモリセルの不具合の原因の判定に伴い、メモリＩＣダイの製造中の不具合メモリセルの発生を防止するため、訂正措置が着手されてもよい。
【００２０】
先行技術では、検査ステーションが不具合メモリセルのセクタラベル、Ｉ／Ｏラベル、行ラベル、および列ラベルのラベル情報を出力すると、オペレータはメモリＩＣダイが如何にレイアウトされたかについてデザインブックを調べ、ラベル情報をメモリＩＣダイ上の不具合メモリセルの物理的ロケーションに変換する。オペレータはメモリＩＣダイの拡大画像を見て、水平導電構造と垂直導電構造とを数えて、不具合メモリセルのセクタラベル、Ｉ／Ｏラベル、行ラベル、および列ラベルのラベル情報を、メモリＩＣダイ上の不具合メモリセルの物理的ロケーションへ手動で変換する。
【００２１】
このような手動による不具合メモリセルの物理的ロケーションの判定は、オペレータに、何千もの水平導電構造および垂直導電構造を数えることを要求する。その結果、先行技術における手動による不具合メモリセルの物理的ロケーションの判定は、時間がかかり、人間による間違いが起こりやすい。
【００２２】
このため、メモリセルのアレイの不具合メモリセルの物理的ロケーションを、メモリＩＣ（集積回路）ダイの拡大画像上において自動的に判定し表示するためのメカニズムが望まれている。
【００２３】
ＵＳ−Ａ−５，７２０，０３１は、半導体デバイス上におけるエラーの物理的ロケーションに基づいてエラーデータがリアルタイムで表示される、半導体デバイスを検査するための方法を開示している。ルータ回路が、半導体デバイスによって採用された論理的アドレスを、エラーキャッチメモリによって採用された物理的アドレスへ変換し、そのためエラーデータは、半導体デバイス内のロケーションからエラーキャッチメモリ内の対応するロケーションへルート付けされる。位相回路が次に、エラーキャッチメモリ内のエラーデータの物理的アドレスを空間的アドレスへ変換し、そのためホストコンピュータは、そのようなエラーをビットマップ表示として視覚的表示装置上に表示することができる。
この発明の一般的な局面では、メモリセルのアレイの不具合メモリセルの物理的ロケーションを、メモリＩＣ（集積回路）ダイの拡大画像上において、検査ステーションによって生成された不具合メモリセルのラベル情報から自動的に判定し表示するためのコンピュータシステムと共に、ソフトウェアアプリケーションが用いられる。
【００２４】
この発明によれば、メモリＩＣ（集積回路）ダイ（２０２）上のメモリセルのアレイの不具合セルの物理的ロケーションを自動的に判定し表示するための方法が提供され、方法は、
データプロセッサにより、前記メモリＩＣダイに対応するメモリＩＣ（集積回路）ダイ名を受付けるステップと、
前記データプロセッサにより、セクタラベルを受付けるステップとを含み、前記メモリＩＣダイは複数のセクタで構成され、前記不具合セルは前記セクタラベルに対応するセクタ内に位置が突き止められ、前記方法はさらに、
前記データプロセッサにより、前記メモリＩＣダイ名に対応する前記メモリＩＣダイの第１の拡大画像を、データ記憶ユニットから検索するステップと、
前記データプロセッサにより、前記セクタラベルを、前記メモリＩＣダイの前記第１の拡大画像上の前記セクタラベルに対応するセクタへマッピングするステップと、
前記データプロセッサにより、前記メモリＩＣダイの前記第１の拡大画像を、前記セクタラベルに対応する前記セクタを強調表示して、ＧＵＩ（グラフィカルユーザインターフェイス）上に表示するステップと、
前記データプロセッサにより、Ｉ／Ｏ（入力／出力）ラベルを受付けるステップとを含み、前記セクタラベルに対応する前記セクタは複数のＩ／Ｏ（入力／出力）領域で構成され、前記不具合セルは前記Ｉ／Ｏラベルに対応するＩ／Ｏ領域内に位置が突き止められ、前記方法はさらに、
前記データプロセッサにより、前記セクタラベルに対応する前記セクタの第２の拡大画像を、前記データ記憶ユニットから検索するステップと、
前記データプロセッサにより、前記Ｉ／Ｏラベルを、前記セクタラベルに対応する前記セクタの前記第２の拡大画像上の前記Ｉ／Ｏラベルに対応するＩ／Ｏ領域へマッピングするステップと、
前記データプロセッサにより、前記セクタラベルに対応する前記セクタの前記第２の拡大画像を、前記Ｉ／Ｏラベルに対応する前記Ｉ／Ｏ領域を強調表示して、前記ＧＵＩ（グラフィカルユーザインターフェイス）上に表示するステップと、
前記データプロセッサにより、列ラベルを受付けるステップとを含み、前記Ｉ／Ｏラベルに対応する前記Ｉ／Ｏ領域は、メモリセルの複数の列で構成され、
メモリセルの各列は、前記列における前記複数のメモリセルの各々のノードに結合された垂直導電構造を有し、前記不具合セルは前記列ラベルに対応するメモリセルの列内に位置が突き止められ、前記方法はさらに、
前記データプロセッサにより、前記Ｉ／Ｏラベルに対応する前記Ｉ／Ｏ領域の第３の拡大画像を、前記データ記憶ユニットから検索するステップと、
前記データプロセッサにより、前記列ラベルを、前記Ｉ／Ｏラベルに対応する前記Ｉ／Ｏ領域の前記第３の拡大画像上の前記列ラベルに対応する垂直導電構造へマッピングするステップと、
前記データプロセッサにより、前記Ｉ／Ｏラベルに対応する前記Ｉ／Ｏ領域の前記第３の拡大画像を、前記列ラベルに対応する前記垂直導電構造を強調表示して、前記ＧＵＩ（グラフィカルユーザインターフェイス）上に表示するステップと、
前記データプロセッサにより、行ラベルを受付けるステップとを含み、前記Ｉ／Ｏラベルに対応する前記Ｉ／Ｏ領域は、メモリセルの複数の行で構成され、
メモリセルの各行は、前記行における前記複数のメモリセルの各々のノードに結合された水平導電構造を有し、前記不具合セルは前記行ラベルに対応するメモリセルの行内に位置が突き止められ、前記方法はさらに、
前記データプロセッサにより、前記行ラベルを、前記Ｉ／Ｏラベルに対応する前記Ｉ／Ｏ領域の前記第３の拡大画像上の前記行ラベルに対応する水平導電構造へマッピングするステップと、
前記データプロセッサにより、前記Ｉ／Ｏラベルに対応する前記Ｉ／Ｏ領域の前記第３の拡大画像を、前記行ラベルに対応する前記水平導電構造を強調表示して、前記ＧＵＩ（グラフィカルユーザインターフェイス）上に表示するステップとを含み、
セクタの第２の拡大画像は、メモリＩＣダイの第１の拡大画像よりも拡大率が高く、Ｉ／Ｏ領域の第３の拡大画像は、セクタの第２の拡大画像よりも拡大率が高い。
【００２８】
この発明は、メモリＩＣダイがフローティングゲートＭＯＳ（金属酸化膜半導体）メモリセルのアレイで構成された不揮発性フラッシュメモリデバイスである場合に、特に有利に用いられてもよい。その場合、水平導電構造は、フローティングゲートＭＯＳメモリセルの行の各々のコントロールゲートに結合されたポリシリコン線であってもよく、垂直導電構造は、フローティングゲートＭＯＳメモリセルの列の各々のドレインに結合された金属線であってもよい。
【００２９】
このように、メモリＩＣダイの拡大画像上における水平導電構造、垂直導電構造、および不具合メモリセルの物理的ロケーションが、比較的短時間（たとえば１秒の何分の１かなど）で、不具合メモリセルのラベル情報から、ＧＵＩ（グラフィカルユーザインターフェイス）上において自動的に判定され表示される。このため、オペレータは、先行技術の手動による判定プロセスでの何千もの導電構造を数えるという時間のかかる作業から救われる。加えて、この発明は、先行技術の手動による判定プロセスでの人間による間違いを回避する。
【００３０】
この発明のこれらならびに他の特徴および利点は、添付図面を参照して以下のこの発明の一例の詳細な説明を検討することによって、よりよく理解されるであろう。
【００３１】
ここに参照される図面は、例示を明確にするために描かれており、必ずしも一律の縮尺に従って描かれてはいない。図１、２、３、４、５、６、７、８、９、１０、および１１において同じ参照符号を有する要素は、同様の構造および機能を有する要素を指す。
【００３２】
【発明を実行するための形態】
図５を参照すると、一例のコンピュータシステム３００のブロック図は、データプロセッサ３０２とデータ記憶ユニット３０４とを含む。データ記憶ユニット３０４は、電子工学の技術の熟練者には公知であるように、ＲＯＭ（読出専用メモリ）デバイスなどのコンピュータシステム２００のスタティック記憶デバイス、ＲＡＭ（ランダムアクセスメモリ）デバイスなどのコンピュータシステム３００のメインメモリ、および／または、フロッピー（Ｒ）ディスクまたはコンパクトディスクなどの他のあらゆるタイプのデータ記憶デバイスを含んでいてもよい。データ記憶ユニット３０４は、データと、データプロセッサ３０２によって実行される命令とを記憶し、電子工学の技術の熟練者には公知であるように、データプロセッサ３０２による命令の実行中に一時的変数も記憶してもよい。
【００３３】
コンピュータシステム３００は、電子工学の技術の熟練者には公知のキーボード３０６およびマウス３０８などの外部データ入力装置も含む。加えて、コンピュータシステム３００は、電子工学の技術の熟練者には公知であるようなＧＵＩ（グラフィカルユーザインターフェイス）スクリーンなどのディスプレイ３１０も含む。
【００３４】
この発明の一般的な局面では、コンピュータシステム３００は、メモリセルのアレイの不具合セルの物理的ロケーションを、メモリＩＣ（集積回路）ダイの拡大画像上において、検査ステーションによって生成された不具合メモリセルのラベル情報から自動的に判定し表示するために用いられる。コンピュータシステム３００のデータプロセッサ３０２は、データ記憶ユニット３０４に含まれる命令のシーケンスを実行する。このような命令は、コンピュータシステム３００のメインメモリ内へプログラムされてもよく、または、フロッピー（Ｒ）ディスクもしくはコンパクトディスクなどの別のコンピュータ可読媒体からコンピュータシステム３００のメインメモリ内へ書込まれてもよい。このような命令のシーケンスの実行により、データプロセッサ３０２は、ここに記載されるようなこの発明の一実施例のステップを実行する。
【００３５】
図６は、メモリセルのアレイの不具合メモリセルの物理的ロケーションを、メモリＩＣ（集積回路）ダイの拡大画像上において、検査ステーションによって生成された不具合メモリセルのラベル情報から自動的に判定し表示するためのこの発明の一実施例の一般的なステップを含むフローチャートを示す。
【００３６】
多くの種類のメモリＩＣダイは、さまざまなメモリ能力を提供するために製造される。さまざまな種類のメモリＩＣダイは、異なるレイアウトを有する。たとえば、より高いメモリ能力を提供する不揮発性メモリＩＣダイは、ダイの大きさがより大きく、セクタの数がより多数で、各セクタはより大きい。図５および６を参照すると、この発明の一実施例の動作は、データプロセッサ３０２により、位置を突き止められるべき不具合メモリセルを有するメモリＩＣダイのメモリＩＣダイ名を受付けるステップ（図６のステップ４０２）を含む。
【００３７】
図７を参照すると、データプロセッサ３０２は、ＧＵＩ（グラフィカルユーザインターフェイス）スクリーン３１０上に、可能なメモリＩＣダイ名を表示するプルダウンメニュー３１２を提供してもよい。オペレータは、キーボード３０６またはマウス３０８を用いて、プルダウンメニュー３１２からメモリＩＣダイ名を選択する。図７のプルダウンメニュー３１２の例として、可能なメモリＩＣダイ名は、ＡＣＣ４８８８″、ＤＯＣ９８６７″、ＬＳ１４３２″、ＫＨＪＪ００１１″、およびＴＦＪ１００００″となっている。カリフォルニア州サンフランシスコのマクロメディア社（Macromedia, Inc.）からのオーサウェアプロフェッショナルマクロメディアプログラム（Authorware Professional Macromedia Program）などの、プルダウンメニュー３１２を作り出すためのプログラミングアプリケーションは、ソフトウェアプログラミングの技術の熟練者には公知であり、商業的に入手可能である。
【００３８】
図６を参照すると、不具合メモリセルのラベル情報が、データプロセッサ３０２により受付けられる（図６のステップ４０４）。図３および４を参照してここに記載されたように、ラベル情報は、メモリセルのアレイにおける不具合メモリセルのセクタラベル、Ｉ／Ｏラベル、列ラベル、および行ラベルを含んでいてもよい。図８を参照すると、オペレータは、そのようなラベル情報を、ＧＵＩ（グラフィカルユーザインターフェイス）スクリーン３１０上に、この発明の一実施例に従ったキーボード３０６を用いて入力してもよい。この発明の別の実施例では、不具合メモリセルのそのようなラベル情報を生成する検査ステーションは、そのようなラベル情報をデータプロセッサ３０２へ送ってもよい。
【００３９】
図６を参照すると、データプロセッサ３０２は次に、メモリＩＣダイ名に対応するメモリＩＣダイの第１の拡大画像を、データ記憶ユニット３０４から検索する（図６のステップ４０６）。メモリＩＣダイの拡大画像を、さまざまな拡大係数について、およびメモリＩＣダイのさまざまなロケーションについて生成するためのシステムは、ＩＣパッケージ製造の技術の熟練者には公知である。加えて、メモリＩＣダイのそのような拡大画像をコンピュータシステム３００のデータ記憶ユニット３０４に記憶させるためのメカニズムは、電子工学の技術の熟練者には公知である。さまざまなメモリＩＣダイの拡大画像は、データ記憶ユニット３０４内で生成され記憶される。
【００４０】
図６を参照すると、データプロセッサ３０２は次に、セクタラベルを、メモリＩＣダイの第１の拡大画像上のセクタラベルに対応するセクタへマッピングする（図６のステップ４０８）。カリフォルニア州サンフランシスコのマクロメディア社からのオーサウェアプロフェッショナルマクロメディアプログラムなどの、情報をグラフィカル画像上の区域へマッピングするためのプログラミングアプリケーションは、ソフトウェアプログラミングの技術の熟練者には公知であり、商業的に入手可能である。そのようなプログラミングアプリケーションは、メモリＩＣダイの第１の拡大画像上のセクタラベルに対応するセクタへのセクタラベルのマッピングをプログラムするために用いられる。
【００４１】
図９を参照すると、データプロセッサ３０２は、セクタラベルに対応するセクタを強調表示して、メモリＩＣダイの第１の拡大画像をＧＵＩ（グラフィカルユーザインターフェイス）スクリーン３１０上に表示する（図６のステップ４１０）。図９では、図３の例のメモリＩＣダイ２０２について、セクタラベルは第３のセクタ２３６に対応して３″であると仮定する。その場合、図３のメモリＩＣダイ２０２の拡大画像は、第３のセクタ２３６が強調表示されて、ＧＵＩ（グラフィカルユーザインターフェイス）スクリーン３１０上に表示される。
【００４２】
図６を参照すると、データプロセッサ３０２は次に、セクタラベルに対応するセクタの第２の拡大画像を、データ記憶ユニット３０４から検索する（図６のステップ４１２）。第２の拡大画像は、メモリＩＣダイ全体の第１の拡大画像よりも拡大係数が大きい、セクタラベルに対応するセクタのグラフィカル画像である。
【００４３】
データプロセッサは次に、Ｉ／Ｏラベルを、セクタラベルに対応するセクタの第２の拡大画像上のＩ／Ｏラベルに対応するＩ／Ｏ領域へマッピングする（図６のステップ４１４）。カリフォルニア州サンフランシスコのマクロメディア社からのオーサウェアプロフェッショナルマクロメディアプログラムなどの、情報をグラフィカル画像上の区域へマッピングするためのプログラミングアプリケーションは、ソフトウェアプログラミングの技術の熟練者には公知であり、商業的に入手可能である。そのようなプログラムアプリケーションは、セクタラベルに対応するセクタの第２の拡大画像上のＩ／Ｏラベルに対応するＩ／Ｏ領域へのＩ／Ｏラベルのマッピングをプログラムするために用いられる。
【００４４】
図４を参照してここに記載されたように、セクタは複数のＩ／Ｏ領域で構成される。Ｉ／Ｏラベルは、その中に位置が突き止められた不具合セルを有するＩ／Ｏ領域に対応する。図１０を参照すると、データプロセッサ３０２は、セクタラベルに対応するセクタの第２の拡大画像３５０を、Ｉ／Ｏラベルに対応するＩ／Ｏ領域を強調表示して、ＧＵＩ（グラフィカルユーザインターフェイス）スクリーン３１０上に表示する（図６のステップ４１６）。図１０では、図４の例のセクタ２３２について、Ｉ／Ｏラベルはセクタ２３２内の第４のＩ／Ｏ領域２６８に対応して４″であると仮定する。その場合、図４のセクタ２３２の拡大画像は、第４のＩ／Ｏ領域２６８が強調表示されて、ＧＵＩ（グラフィカルユーザインターフェイス）スクリーン３１０上に表示される。
【００４５】
図６を参照すると、データプロセッサ３０２は次に、Ｉ／Ｏラベルに対応するＩ／Ｏ領域の第３の拡大画像を、データ記憶ユニット３０４から検索する（図６のステップ４１８）。第３の拡大画像は、セクタラベルに対応するセクタの第２の拡大画像よりも拡大係数が大きい、Ｉ／Ｏラベルに対応するＩ／Ｏ領域のグラフィカル画像である。
【００４６】
データプロセッサ３０２は次に、列ラベルを、Ｉ／Ｏラベルに対応するＩ／Ｏ領域の第３の拡大画像上の列ラベルに対応する垂直導電構造へマッピングする（図６のステップ４２０）。カリフォルニア州サンフランシスコのマクロメディア社からのオーサウェアプロフェッショナルマクロメディアプログラムなどの、情報をグラフィカル画像上の区域にマッピングするためのプログラミングアプリケーションは、ソフトウェアプログラミングの技術の熟練者には公知であり、商業的に入手可能である。そのようなプログラミングアプリケーションは、Ｉ／Ｏラベルに対応するＩ／Ｏ領域の第３の拡大画像上の列ラベルに対応する垂直導電構造への列ラベルのマッピングをプログラムするために用いられる。
【００４７】
図４を参照してここに記載されたように、Ｉ／Ｏ領域は複数の垂直導電構造で構成され、各垂直導電構造はＭＯＳ（金属酸化膜半導体）タイプのフラッシュメモリセルの列のドレインへ結合されている。列ラベルは、不具合メモリセルを有するフラッシュメモリセルの列に結合された垂直導電構造に対応する。
【００４８】
図１１を参照すると、データプロセッサ３０２は、Ｉ／Ｏラベルに対応するＩ／Ｏ領域の第３の拡大画像を、列ラベルに対応する垂直導電構造を強調表示して、ＧＵＩ（グラフィカルユーザインターフェイス）スクリーン３１０上に表示する（図６のステップ４２２）。図１１では、たとえば、左のＩ／Ｏ領域３５２は、右のＩ／Ｏ領域３５４から、冗長領域３５６によって分けられている（領域３５２、３５４、および３５６は図１１において破線内にある）。左のＩ／Ｏ領域３５２は、その中に位置が突き止められた不具合メモリセルを有するＩ／Ｏラベルに対応するＩ／Ｏ領域であり、このＩ／Ｏ領域３５２の第３の拡大画像が、ＧＵＩ（グラフィカルユーザインターフェイス）スクリーン３１０上に表示される。冗長領域は、２つの隣接するＩ／Ｏ領域の間に、隣接するＩ／Ｏ領域がＩ／Ｏ領域の拡大画像において視覚的に互いに別個のものとなるように形成されている。
【００４９】
図１１を参照すると、各Ｉ／Ｏ領域は垂直導電構造の群を有し、垂直導電構造の２つの隣接する群の間には、垂直導電構造の隣接する群がＩ／Ｏ領域の拡大画像において視覚的に互いに別個のものとなるように、さらなる間隔が空いている。図１１の例では、Ｉ／Ｏ領域３５２は、１０の垂直導電構造からなる第１の群３６２と、１０の垂直導電構造からなる第２の群３６４とを有する（導電構造の群３６２および３６４は図１１において破線内にある）。垂直導電構造の第１の群３６２と第２の群３６４とは隣接しており、相対的にさらなる間隔によって分けられている。図１１の例では、列ラベルは、垂直導電構造の第２の群３６４内の左から５番目の垂直導電構造へマッピングされており、列ラベルに対応するこの垂直導電構造が、ＧＵＩ（グラフィカルユーザインターフェイス）スクリーン３１０上で強調表示される。
【００５０】
図６を参照すると、データプロセッサ３０２はまた、行ラベルも、Ｉ／Ｏラベルに対応するＩ／Ｏ領域の第３の拡大画像上の行ラベルに対応する水平導電構造へマッピングする（図６のステップ４２４）。カリフォルニア州サンフランシスコのマクロメディア社からのオーサウェアプロフェッショナルマクロメディアプログラムなどの、情報をグラフィカル画像上の区域にマッピングするためのプログラミングアプリケーションは、ソフトウェアプログラミングの技術の熟練者には公知であり、商業的に入手可能である。そのようなプログラミングアプリケーションは、Ｉ／Ｏラベルに対応するＩ／Ｏ領域の第３の拡大画像上の行ラベルに対応する水平導電構造への行ラベルのマッピングをプログラムするために用いられる。
【００５１】
図４を参照してここに記載されたように、Ｉ／Ｏ領域は複数の水平導電構造で構成され、各水平導電構造はＭＯＳ（金属酸化膜半導体）タイプのメモリセルの行のコントロールゲートへ結合されている。行ラベルは、不具合メモリセルを有するメモリセルの行に結合された水平導電構造に対応する。
【００５２】
図１１を参照すると、データプロセッサ３０２は、Ｉ／Ｏラベルに対応するＩ／Ｏ領域の第３の拡大画像を、行ラベルに対応する水平導電構造を強調表示して、ＧＵＩ（グラフィカルユーザインターフェイス）スクリーン３１０上に表示する（図６のステップ４２６）。図１１では、たとえば行ラベルは、上から４番目の水平導電構造へマッピングされており、行ラベルに対応するこの水平導電構造が、ＧＵＩ（グラフィカルユーザインターフェイス）スクリーン３１０上で強調表示される。
【００５３】
このように、メモリＩＣダイの第１の拡大画像は、セクタラベルに対応するセクタが（たとえば図９に図示されるように）強調表示されて生成される。加えて、セクタラベルに対応するセクタの第２の拡大画像は、Ｉ／Ｏラベルに対応するＩ／Ｏ領域が（たとえば図１０に示されるように）強調表示されて生成される。さらに、Ｉ／Ｏラベルに対応するＩ／Ｏ領域の第３の拡大画像は、列ラベルに対応する垂直導電構造と行ラベルに対応する水平導電構造とが（たとえば図１１に示されるように）強調表示されて生成される。
【００５４】
コンピュータシステム３００はそのような拡大画像を、メモリＩＣダイの不具合メモリセルのラベル情報から自動的に生成する。このように、メモリＩＣダイの拡大画像上における水平導電構造、垂直導電構造、および不具合メモリセルの物理的ロケーションが、比較的短時間（たとえば１秒の何分の１かなど）で、不具合メモリセルのラベル情報から、ＧＵＩ（グラフィカルユーザインターフェイス）上において自動的に判定され表示される。このため、オペレータは、先行技術の手動による判定プロセスでの何千もの導電構造を数えるという時間のかかる作業から救われる。加えて、この発明は、先行技術の手動による判定プロセスでの人間による間違いを回避する。
【００５５】
オペレータは次に、メモリＩＣダイが不具合メモリセルの不具合の原因をさらに判定するために別の検査システムの顕微鏡にかけられる場合に、そのような画像を、メモリＩＣダイ上の不具合メモリセルの構造の物理的ロケーションを判定する上での補助として用いる。メモリセルの不具合の原因の判定に伴い、メモリＩＣダイの製造中の不具合メモリセルの発生を防止するため、訂正措置が着手されてもよい。
【００５６】
前述の内容は例としてのみであって、限定する意図はない。たとえば、この発明は、メモリＩＣダイのレイアウト例について記載されている。しかしながら、この発明は、当業者にはここの記載から明らかであるように、さまざまなメモリＩＣダイ用のさまざまな種類のレイアウトと共に用いられてもよい。
【００５７】
加えて、この発明を用いて、セクタラベルに対応するセクタが強調表示されたメモリＩＣダイの第１の拡大画像、および／または、Ｉ／Ｏラベルに対応するＩ／Ｏ領域が強調表示されたセクタラベルに対応するセクタの第２の拡大画像、および／または、列ラベルに対応する垂直導電構造および／または行ラベルに対応する水平導電構造が強調表示されたＩ／Ｏラベルに対応するＩ／Ｏ領域の第３の拡大画像のあらゆる組合せを生成してもよい。
【００５８】
さらに、当業者には理解されるように、ここに記載の構造は、それらの位置および配向に拘らず、同様になされてもまた用いられてもよい。したがって、ここに用いられたような左、上、列、行などの用語および句は、構造のさまざまな部分の互いに対する相対的な位置および配向を指すものであって、外部物体に対するある特定の絶対的な配向が必要となるまたは要求されるということを示唆する意図はない、ということが理解されるべきである。
【００５９】
この発明は、特許請求の範囲およびその均等物に規定されることによってのみ限定される。
【図面の簡単な説明】
【図１】 一例の不揮発性メモリデバイスのメモリセルのアレイを示す図である。
【図２】 半導体基板内に製作された図１のメモリセルのうちの１つの断面図である。
【図３】 複数のセクタを有するメモリＩＣ（集積回路）ダイの一例のレイアウトを示す図である。
【図４】 複数のＩ／Ｏ領域を有し、各Ｉ／Ｏ領域は複数の水平導電構造と複数の垂直導電構造とを有する、図３の一例のセクタを示す図である。
【図５】 この発明の一実施例に従って、メモリセルのアレイの不具合メモリセルの物理的ロケーションを、メモリＩＣ（集積回路）ダイの拡大画像において、検査ステーションによって生成されたラベル情報から自動的に判定し表示するためのソフトウェアアプリケーションのシーケンスを実行するためのコンピュータシステムの構成要素を示す図である。
【図６】 この発明の一実施例に従って、メモリセルのアレイの不具合メモリセルの物理的ロケーションを、メモリＩＣ（集積回路）ダイの拡大画像において、検査ステーションによって生成されたラベル情報から自動的に判定し表示するためのソフトウェアアプリケーションの動作のステップを示すためのフローチャートである。
【図７】 この発明の一実施例に従った、オペレータによりメモリＩＣダイ名をＧＵＩ（グラフィカルユーザインターフェイス）上に入力するためのプルダウンメニューの使用を示す図である。
【図８】 この発明の一実施例に従った、不具合メモリセルのセクタレベル、Ｉ／Ｏラベル、行ラベル、および列ラベルを含むラベル情報のＧＵＩ（グラフィカルユーザインターフェイス）上へのオペレータによる入力を示す図である。
【図９】 この発明の一実施例に従った、セクタラベルに対応するセクタが強調表示されたメモリＩＣダイの拡大画像のＧＵＩ（グラフィカルユーザインターフェイス）上への表示を示す図である。
【図１０】 この発明の一実施例に従った、Ｉ／Ｏラベルに対応するＩ／Ｏ領域が強調表示されたセクタラベルに対応するセクタの拡大画像のＧＵＩ（グラフィカルユーザインターフェイス）上への表示を示す図である。
【図１１】 この発明の一実施例に従った、行ラベルに対応する水平導電構造が強調表示され、列ラベルに対応する垂直導電構造が強調表示されたＩ／Ｏラベルに対応するＩ／Ｏ領域の拡大画像のＧＵＩ（グラフィカルユーザインターフェイス）上への表示を示す図である。
Claims (2)
- メモリＩＣ（集積回路）ダイ（２０２）上のメモリセルのアレイの不具合セルの物理的ロケーションを自動的に判定し表示するための方法であって、
データプロセッサ（３０２）により、前記メモリＩＣダイ（２０２）に対応するメモリＩＣ（集積回路）ダイ名を受付けるステップと、
前記データプロセッサ（３０２）により、セクタラベルを受付けるステップとを含み、前記メモリＩＣダイ（２０２）は複数のセクタ（２３２、２３４、２３６、２３８）で構成され、前記不具合セルは前記セクタラベルに対応するセクタ内に位置が突き止められ、前記方法はさらに、
前記データプロセッサにより、前記メモリＩＣダイ名に対応する前記メモリＩＣダイの第１の拡大画像を、データ記憶ユニット（３０４）から検索するステップと、
前記データプロセッサ（３０２）により、前記セクタラベルを、前記メモリＩＣダイ（２０２）の前記第１の拡大画像上の前記セクタラベルに対応するセクタへマッピングするステップと、
前記データプロセッサ（３０２）により、前記メモリＩＣダイの前記第１の拡大画像を、前記セクタラベルに対応する前記セクタを強調表示して、ＧＵＩ（グラフィカルユーザインターフェイス）（３１０）上に表示するステップと、
前記データプロセッサ（３０２）により、Ｉ／Ｏ（入力／出力）ラベルを受付けるステップとを含み、前記セクタラベルに対応する前記セクタは複数のＩ／Ｏ（入力／出力）領域（２６２、２６４、２６６、２６８）で構成され、前記不具合セルは前記Ｉ／Ｏラベルに対応するＩ／Ｏ領域内に位置が突き止められ、前記方法はさらに、
前記データプロセッサ（３０２）により、前記セクタラベルに対応する前記セクタの第２の拡大画像を、前記データ記憶ユニット（３０４）から検索するステップと、
前記データプロセッサ（３０２）により、前記Ｉ／Ｏラベルを、前記セクタラベルに対応する前記セクタの前記第２の拡大画像上の前記Ｉ／Ｏラベルに対応するＩ／Ｏ領域へマッピングするステップと、
前記データプロセッサ（３０２）により、前記セクタラベルに対応する前記セクタの前記第２の拡大画像を、前記Ｉ／Ｏラベルに対応する前記Ｉ／Ｏ領域を強調表示して、前記ＧＵＩ（グラフィカルユーザインターフェイス）上に表示するステップと、
前記データプロセッサにより、列ラベルを受付けるステップとを含み、前記Ｉ／Ｏラベルに対応する前記Ｉ／Ｏ領域は、メモリセルの複数の列（３６２、３６４）で構成され、
メモリセルの各列は、前記列における前記複数のメモリセルの各々のノードに結合された垂直導電構造を有し、前記不具合セルは前記列ラベルに対応するメモリセルの列内に位置が突き止められ、前記方法はさらに、
前記データプロセッサ（３０２）により、前記Ｉ／Ｏラベルに対応する前記Ｉ／Ｏ領域の第３の拡大画像を、前記データ記憶ユニット（３０４）から検索するステップと、
前記データプロセッサ（３０２）により、前記列ラベルを、前記Ｉ／Ｏラベルに対応する前記Ｉ／Ｏ領域の前記第３の拡大画像上の前記列ラベルに対応する垂直導電構造へマッピングするステップと、
前記データプロセッサ（３０２）により、前記Ｉ／Ｏラベルに対応する前記Ｉ／Ｏ領域の前記第３の拡大画像を、前記列ラベルに対応する前記垂直導電構造を強調表示して、前記ＧＵＩ（グラフィカルユーザインターフェイス）上に表示するステップと、
前記データプロセッサ（３０２）により、行ラベルを受付けるステップとを含み、前記Ｉ／Ｏラベルに対応する前記Ｉ／Ｏ領域は、メモリセルの複数の行（２４２、２４４、２４６、２４８）で構成され、
メモリセルの各行は、前記行における前記複数のメモリセルの各々のノードに結合された水平導電構造を有し、前記不具合セルは前記行ラベルに対応するメモリセルの行内に位置が突き止められ、前記方法はさらに、
前記データプロセッサ（３０２）により、前記行ラベルを、前記Ｉ／Ｏラベルに対応する前記Ｉ／Ｏ領域の前記第３の拡大画像上の前記行ラベルに対応する水平導電構造へマッピングするステップと、
前記データプロセッサ（３０２）により、前記Ｉ／Ｏラベルに対応する前記Ｉ／Ｏ領域の前記第３の拡大画像を、前記行ラベルに対応する前記水平導電構造を強調表示して、前記ＧＵＩ（グラフィカルユーザインターフェイス）（３１０）上に表示するステップとを含み、
セクタの第２の拡大画像は、メモリＩＣダイの第１の拡大画像よりも拡大率が高く、Ｉ／Ｏ領域の第３の拡大画像は、セクタの第２の拡大画像よりも拡大率が高い、方法。 - コンピュータシステムであって、
プロセッサ（３０２）と、
複数のメモリＩＣ（集積回路）ダイ名の各々に対応する画像のそれぞれの組をその中に記憶するデータ記憶ユニット（３０４）とを含み、
前記データ記憶ユニット（３０４）はその中に記憶された命令のシーケンスを有し、前記プロセッサ（３０２）による命令の前記シーケンスの実行によって、メモリＩＣ（集積回路）ダイ上のメモリセルのアレイの不具合セルの物理的ロケーションを自動的に判定し表示するために、前記プロセッサは、
前記不具合メモリセルを有する前記メモリＩＣダイに対応するメモリＩＣ（集積回路）ダイ名を受付けるステップと、
セクタラベルを受付けるステップとを実行し、前記メモリＩＣダイ（２０２）は複数のセクタ（２３２、２３４、２３６、２３８）で構成され、前記不具合セルは前記セクタラベルに対応するセクタ内に位置が突き止められ、前記プロセッサはさらに、
前記メモリＩＣダイ名に対応する前記メモリＩＣダイ（２０２）の第１の拡大画像を、前記データ記憶ユニット（３０４）から検索するステップと、
前記セクタラベルを、前記メモリＩＣダイの前記第１の拡大画像上の前記セクタラベルに対応するセクタへマッピングするステップと、
前記メモリＩＣダイの前記第１の拡大画像を、前記セクタラベルに対応する前記セクタを強調表示して、前記コンピュータシステムのＧＵＩ（グラフィカルユーザインターフェイス）（３１０）上に表示するステップと、
Ｉ／Ｏ（入力／出力）ラベルを受付けるステップとを実行し、前記セクタラベルに対応する前記セクタは複数のＩ／Ｏ（入力／出力）領域（２６２、２６４、２６６、２６８）で構成され、前記不具合セルは前記Ｉ／Ｏラベルに対応するＩ／Ｏ領域内に位置が突き止められ、前記プロセッサはさらに、
前記セクタラベルに対応する前記セクタの第２の拡大画像を、前記データ記憶ユニット（３０４）から検索するステップと、
前記Ｉ／Ｏラベルを、前記セクタラベルに対応する前記セクタの前記第２の拡大画像上の前記Ｉ／Ｏラベルに対応するＩ／Ｏ領域へマッピングするステップと、
前記セクタラベルに対応する前記セクタの前記第２の拡大画像を、前記Ｉ／Ｏラベルに対応する前記Ｉ／Ｏ領域を強調表示して、前記ＧＵＩ（グラフィカルユーザインターフェイス）上に表示するステップと、
列ラベルを受付けるステップとを実行し、前記Ｉ／Ｏラベルに対応する前記Ｉ／Ｏ領域は、メモリセルの複数の列（３６２、３６４）で構成され、
メモリセルの各列は、前記列における前記複数のメモリセルの各々のノードに結合された垂直導電構造を有し、前記不具合セルは前記列ラベルに対応するメモリセルの列内に位置が突き止められ、前記プロセッサはさらに、
前記Ｉ／Ｏラベルに対応する前記Ｉ／Ｏ領域の第３の拡大画像を、前記データ記憶ユニットから検索するステップと、
前記列ラベルを、前記Ｉ／Ｏラベルに対応する前記Ｉ／Ｏ領域の前記第３の拡大画像上の前記列ラベルに対応する垂直導電構造へマッピングするステップと、
前記Ｉ／Ｏラベルに対応する前記Ｉ／Ｏ領域の前記第３の拡大画像を、前記列ラベルに対応する前記垂直導電構造を強調表示して、前記ＧＵＩ（グラフィカルユーザインターフェイス）上に表示するステップと、
行ラベルを受付けるステップとを実行し、前記Ｉ／Ｏラベルに対応する前記Ｉ／Ｏ領域は、メモリセルの複数の行（２４２、２４４、２４６、２４８）で構成され、
メモリセルの各行は、前記行における前記複数のメモリセルの各々のノードに結合された水平導電構造を有し、前記不具合セルは前記行ラベルに対応するメモリセルの行内に位置が突き止められ、前記プロセッサはさらに、
前記行ラベルを、前記Ｉ／Ｏラベルに対応する前記Ｉ／Ｏ領域の前記第３の拡大画像上の前記行ラベルに対応する水平導電構造へマッピングするステップと、
前記Ｉ／Ｏラベルに対応する前記Ｉ／Ｏ領域の前記第３の拡大画像を、前記行ラベルに対応する前記水平導電構造を強調表示して、前記ＧＵＩ（グラフィカルユーザインターフェイス）上に表示するステップとを実行するようになり、
セクタの第２の拡大画像は、メモリＩＣダイの第１の拡大画像よりも拡大率が高く、Ｉ／Ｏ領域の第３の拡大画像は、セクタの第２の拡大画像よりも拡大率が高い、コンピュータシステム。
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5720031A (en) * | 1995-12-04 | 1998-02-17 | Micron Technology, Inc. | Method and apparatus for testing memory devices and displaying results of such tests |
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|---|---|---|---|---|
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| JP3256555B2 (ja) * | 1991-03-18 | 2002-02-12 | 株式会社日立製作所 | 半導体メモリ不良解析システムと不良セル表示出力方法 |
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