JPH04278556A - Ｌｓｉの外観不良解析システム - Google Patents
Ｌｓｉの外観不良解析システムInfo
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- JPH04278556A JPH04278556A JP3041482A JP4148291A JPH04278556A JP H04278556 A JPH04278556 A JP H04278556A JP 3041482 A JP3041482 A JP 3041482A JP 4148291 A JP4148291 A JP 4148291A JP H04278556 A JPH04278556 A JP H04278556A
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- 238000004458 analytical method Methods 0.000 title claims abstract description 18
- 230000000007 visual effect Effects 0.000 title abstract description 9
- 230000002950 deficient Effects 0.000 claims abstract description 46
- 238000000034 method Methods 0.000 claims abstract description 8
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- 239000000284 extract Substances 0.000 claims abstract 2
- 238000007689 inspection Methods 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 claims description 5
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- 238000007405 data analysis Methods 0.000 abstract description 17
- 238000013480 data collection Methods 0.000 abstract description 2
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- 238000010586 diagram Methods 0.000 description 10
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Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、メモリ系ＬＳＩ製造・
検査工程中に測定されたデータの解析システムに関し、
特に外観不良マップデータと不良ビットマップデータの
相関解析システムに関する。
検査工程中に測定されたデータの解析システムに関し、
特に外観不良マップデータと不良ビットマップデータの
相関解析システムに関する。
【０００２】
【従来の技術】従来、メモリ系ＬＳＩ製造・検査工程中
に外観検査装置によって検査された外観不良マップデー
タとＬＳＩテスタによって検査された不良ビットマップ
データとの相関を解析し、どの工程のどの外観不良がど
の電気的不良の原因になるかを明らかにするためには、
外観検査装置からプリンターで打ち出された外観不良マ
ップデータとＬＳＩテスターからプリンターで打ち出さ
れた不良ビットマップデータとを、人手で座標確認を行
い相関を解析し、相関結果を解析ワークステーションへ
人手で入力し、各種グラフを作成することによって行っ
ていた。
に外観検査装置によって検査された外観不良マップデー
タとＬＳＩテスタによって検査された不良ビットマップ
データとの相関を解析し、どの工程のどの外観不良がど
の電気的不良の原因になるかを明らかにするためには、
外観検査装置からプリンターで打ち出された外観不良マ
ップデータとＬＳＩテスターからプリンターで打ち出さ
れた不良ビットマップデータとを、人手で座標確認を行
い相関を解析し、相関結果を解析ワークステーションへ
人手で入力し、各種グラフを作成することによって行っ
ていた。
【０００３】
【発明が解決しようとする課題】上述した従来のメモリ
系ＬＳＩの外観不良マップデータと不良ビットマップデ
ータの相関解析方法では、採取したデータの座標確認を
人手で行っているため相関解析に多大な工数が発生し、
多くのチップの相関解析が実施できない。また、解析結
果を人手で解析ワークステーションへ入力し、グラフ等
の作成を行っているため、入力ミス等による誤解析が生
ずるという問題があった。
系ＬＳＩの外観不良マップデータと不良ビットマップデ
ータの相関解析方法では、採取したデータの座標確認を
人手で行っているため相関解析に多大な工数が発生し、
多くのチップの相関解析が実施できない。また、解析結
果を人手で解析ワークステーションへ入力し、グラフ等
の作成を行っているため、入力ミス等による誤解析が生
ずるという問題があった。
【０００４】本発明の目的は、このような問題を解決し
、外観不良マップデータと不良ビットマップデータとの
相関解析をワークステーションで自動的に行わせること
により、相関解析が容易にでき、誤解析をなくしたＬＳ
Ｉの外観不良解析システムを提供することにある。
、外観不良マップデータと不良ビットマップデータとの
相関解析をワークステーションで自動的に行わせること
により、相関解析が容易にでき、誤解析をなくしたＬＳ
Ｉの外観不良解析システムを提供することにある。
【０００５】
【課題を解決するための手段】本発明のＬＳＩの外観不
良解析システムの構成は、ＬＳＩ製造工程中の特定チッ
プ内パターンの外観を自動的に検査して外観不良座標デ
ータを採取し、そのチップ単位の各外観不良をモード別
に分類して外観不良マップデータとし、このマップデー
タを一定フォーマットのレコードに変換する外観検査装
置と、ＬＳＩ検査工程で前記特定チップの電気的特定検
査を行い不良ビットマップデータを採取し、このデータ
を一定フォーマットのレコードに変換するＬＳＩテスタ
と、これらＬＳＩテスタおよび外観検査装置からの変換
された前記不良ビットマップデータおよび前記外観不良
マップデータをそれぞれ受け一時記憶する記憶媒体と、
この記憶媒体から出力された外観不良マップデータおよ
び不良ビットマップデータをそれぞれデータベースとし
て保管し、統合・管理する外観不良マップデータ解析ワ
ークステーションとを備え、この解析ワークステーショ
ンは、前記特定チップ外観不良マップデータと不良ビッ
トマップデータを抽出し、この抽出した前記外観不良マ
ップデータと前記不良ビットマップデータをグラフィッ
ク的に重ね合せ、このグラフィック的に重ね合せた結果
より前記外観不良マップデータと前記不良ビットマップ
データの相関を解析することを特徴とする。
良解析システムの構成は、ＬＳＩ製造工程中の特定チッ
プ内パターンの外観を自動的に検査して外観不良座標デ
ータを採取し、そのチップ単位の各外観不良をモード別
に分類して外観不良マップデータとし、このマップデー
タを一定フォーマットのレコードに変換する外観検査装
置と、ＬＳＩ検査工程で前記特定チップの電気的特定検
査を行い不良ビットマップデータを採取し、このデータ
を一定フォーマットのレコードに変換するＬＳＩテスタ
と、これらＬＳＩテスタおよび外観検査装置からの変換
された前記不良ビットマップデータおよび前記外観不良
マップデータをそれぞれ受け一時記憶する記憶媒体と、
この記憶媒体から出力された外観不良マップデータおよ
び不良ビットマップデータをそれぞれデータベースとし
て保管し、統合・管理する外観不良マップデータ解析ワ
ークステーションとを備え、この解析ワークステーショ
ンは、前記特定チップ外観不良マップデータと不良ビッ
トマップデータを抽出し、この抽出した前記外観不良マ
ップデータと前記不良ビットマップデータをグラフィッ
ク的に重ね合せ、このグラフィック的に重ね合せた結果
より前記外観不良マップデータと前記不良ビットマップ
データの相関を解析することを特徴とする。
【０００６】
【実施例】図１は本発明の実施例の処理手順を示すフロ
ー図、図２は図１のシステム構成を示すブロック図であ
る。また、図３，図４は図１により測定・収集した外観
不良マップデータと不良ビットマップデータを相関解析
ワークステーションで相関解析した出力画面側の表示図
である。
ー図、図２は図１のシステム構成を示すブロック図であ
る。また、図３，図４は図１により測定・収集した外観
不良マップデータと不良ビットマップデータを相関解析
ワークステーションで相関解析した出力画面側の表示図
である。
【０００７】メモリ系ＬＳＩ製造工程中のチップ内パタ
ーンの外観を自動的に検査する外観検査装置１において
、まずステップＳ１で特定チップの外観検査を行い外観
不良座標データを採取し、ステップＳ２で採取したチッ
プ単位の各外観不良をモード別に分類し、ステップＳ３
で分類した外観不良座標データ・不良モードデータ等の
外観不良マップデータを一定フォーマットのレコードに
変換し、ステップＳ４で変換した外観不良マップデータ
を外観不良マップデータ記憶媒体３へ出力し、ステップ
Ｓ５で出力された外観不良マップデータを外観不良マッ
プデータ記憶媒体３を媒体にして外観不良マップデータ
解析ワークステーション５へ送信し、ステップＳ６で送
信されてきた外観不良マップデータを外観不良マップデ
ータ解析ワークステーション５のマップデータ保管デー
タベース６に保管し統合・管理する。
ーンの外観を自動的に検査する外観検査装置１において
、まずステップＳ１で特定チップの外観検査を行い外観
不良座標データを採取し、ステップＳ２で採取したチッ
プ単位の各外観不良をモード別に分類し、ステップＳ３
で分類した外観不良座標データ・不良モードデータ等の
外観不良マップデータを一定フォーマットのレコードに
変換し、ステップＳ４で変換した外観不良マップデータ
を外観不良マップデータ記憶媒体３へ出力し、ステップ
Ｓ５で出力された外観不良マップデータを外観不良マッ
プデータ記憶媒体３を媒体にして外観不良マップデータ
解析ワークステーション５へ送信し、ステップＳ６で送
信されてきた外観不良マップデータを外観不良マップデ
ータ解析ワークステーション５のマップデータ保管デー
タベース６に保管し統合・管理する。
【０００８】次に、メモリ系ＬＳＩ検査工程中の電気的
特性を検査するＬＳＩテスタ２において、ステップＳ７
で特定チップの電気的特性検査を行い不良ビットマップ
データを採取し、ステップＳ８で採取した不良ビットマ
ップデータを一定フォーマットのレコードに変換し、ス
テップＳ９で変換した不良ビットマップデータを不良ビ
ットマップデータ記憶媒体４に出力し、ステップＳ１０
で出力された不良ビットマップデータを不良ビットマッ
プデータ記憶媒体４を媒体にした外観不良マップデータ
解析ワークステーション５へ送信し、ステップＳ１１で
送信されてきた不良ビットマップデータを外観不良マッ
プデータ解析ワークステーション５のマップデータ保管
データベース６に保管し統合・管理する。
特性を検査するＬＳＩテスタ２において、ステップＳ７
で特定チップの電気的特性検査を行い不良ビットマップ
データを採取し、ステップＳ８で採取した不良ビットマ
ップデータを一定フォーマットのレコードに変換し、ス
テップＳ９で変換した不良ビットマップデータを不良ビ
ットマップデータ記憶媒体４に出力し、ステップＳ１０
で出力された不良ビットマップデータを不良ビットマッ
プデータ記憶媒体４を媒体にした外観不良マップデータ
解析ワークステーション５へ送信し、ステップＳ１１で
送信されてきた不良ビットマップデータを外観不良マッ
プデータ解析ワークステーション５のマップデータ保管
データベース６に保管し統合・管理する。
【０００９】さらに、ステップＳ１２で統合・管理され
ている同一チップの外観不良マップデータと不良ビット
マップデータをマップデータ保管データベース６より抽
出し、ステップＳ１３で、図３（ａ）のような外観不良
マップデータ解析画面１１や図３（ｂ）のような不良ビ
ットマップデータ解析画面１２で単体データの解析を行
い、これら２つのマップデータ解析画面をグラフィック
的に重ね合わせ、ステップＳ１４で外観不良マップデー
タと不良ビットマップデータの相関解析を実施し、図３
（ｃ）のような相関解析画面１３を得る。
ている同一チップの外観不良マップデータと不良ビット
マップデータをマップデータ保管データベース６より抽
出し、ステップＳ１３で、図３（ａ）のような外観不良
マップデータ解析画面１１や図３（ｂ）のような不良ビ
ットマップデータ解析画面１２で単体データの解析を行
い、これら２つのマップデータ解析画面をグラフィック
的に重ね合わせ、ステップＳ１４で外観不良マップデー
タと不良ビットマップデータの相関解析を実施し、図３
（ｃ）のような相関解析画面１３を得る。
【００１０】その結果、図４（ａ），（ｂ）に示す相関
解析結果画面１４や相関解析結果画面１５の様な表示が
得られので、各外観不良がどの様な電気的不良に結び付
くかというデータが容易に判定することができる。
解析結果画面１４や相関解析結果画面１５の様な表示が
得られので、各外観不良がどの様な電気的不良に結び付
くかというデータが容易に判定することができる。
【００１１】図５は本発明の第２の実施例のシステム構
成を示すブロック図である。本実施例の場合は、外観不
良マップデータ及び不良ビットマップデータの外観不良
マップデータ解析ワークステーション５，７への送信を
記憶媒体ではなくＬＡＮ８を用いて実施している。その
他機能・手順は実施例１の場合と同様である。
成を示すブロック図である。本実施例の場合は、外観不
良マップデータ及び不良ビットマップデータの外観不良
マップデータ解析ワークステーション５，７への送信を
記憶媒体ではなくＬＡＮ８を用いて実施している。その
他機能・手順は実施例１の場合と同様である。
【００１２】本実施例の場合、ＬＡＮ８により外観不良
マップデータ解析ワークステーション５とマップデータ
保管データベース６とが接続されているので、外観不良
マップデータ解析ワークステーション７の様な他の端末
で解析が実施できる。すなわち、複数台の解析ワークス
テーションによるデータ抽出・解析が可能になるという
利点を有する。
マップデータ解析ワークステーション５とマップデータ
保管データベース６とが接続されているので、外観不良
マップデータ解析ワークステーション７の様な他の端末
で解析が実施できる。すなわち、複数台の解析ワークス
テーションによるデータ抽出・解析が可能になるという
利点を有する。
【００１３】
【発明の効果】以上説明したように本発明は、抽出した
同一チップの外観不良マップデータと不良ビットマップ
データをグラフィック的に重ね合せた結果から外観不良
マップデータと不良ビットマップデータの相関を解析す
ることにより、外観不良マップデータと不良ビットマッ
プデータの相関解析が容易に実施出来るようになり、デ
ータ収集・管理・解析工数の大幅な削減が可能になり、
データ解析ミスをなくすという効果がある。
同一チップの外観不良マップデータと不良ビットマップ
データをグラフィック的に重ね合せた結果から外観不良
マップデータと不良ビットマップデータの相関を解析す
ることにより、外観不良マップデータと不良ビットマッ
プデータの相関解析が容易に実施出来るようになり、デ
ータ収集・管理・解析工数の大幅な削減が可能になり、
データ解析ミスをなくすという効果がある。
【図１】本発明の実施例を説明するフロー図。
【図２】図１のシステム構成図を示すブロック図。
【図３】図１から測定・収集した外観不良マップデータ
と不良ビットマップデータの相関解析を行う時の表示図
。
と不良ビットマップデータの相関解析を行う時の表示図
。
【図４】図３の相関解析で得られた表示図。
【図５】本発明の第２の実施例のシステム構成を示すブ
ロック図。
ロック図。
１ 外観検査装置
２ ＬＳＩテスター
３ 外観不良マップデータ記憶媒体４ 不
良ビットマップデータ記憶媒体５，７ 外観不良
マップデータ解析ワークステーション ６ マップデータ保管データベース８ Ｌ
ＡＮ １１ 外観不良マップデータ解析画面１２
不良ビットマップデータ解析画面１３ 相関解
析画面 １４，１５ 相関解析結果画面
良ビットマップデータ記憶媒体５，７ 外観不良
マップデータ解析ワークステーション ６ マップデータ保管データベース８ Ｌ
ＡＮ １１ 外観不良マップデータ解析画面１２
不良ビットマップデータ解析画面１３ 相関解
析画面 １４，１５ 相関解析結果画面
Claims (2)
- 【請求項１】 ＬＳＩ製造工程中の特定チップ内パタ
ーンの外観を自動的に検査して外観不良座標データを採
取し、そのチップ単位の各外観不良をモード別に分類し
て外観不良マップデータとし、このマップデータを一定
フォーマットのレコードに変換する外観検査装置と、Ｌ
ＳＩ検査工程で前記特定チップの電気的特定検査を行い
不良ビットマップデータを採取し、このデータを一定フ
ォーマットのレコードに変換するＬＳＩテスタと、これ
らＬＳＩテスタおよび外観検査装置からの変換された前
記不良ビットマップデータおよび前記外観不良マップデ
ータをそれぞれ受け一時記憶する記憶媒体と、この記憶
媒体から出力された外観不良マップデータおよび不良ビ
ットマップデータをそれぞれデータベースとして保管し
、統合・管理する外観不良マップデータ解析ワークステ
ーションとを備え、この解析ワークステーションは、前
記特定チップ外観不良マップデータと不良ビットマップ
データを抽出し、この抽出した前記外観不良マップデー
タと前記不良ビットマップデータをグラフィック的に重
ね合せ、このグラフィック的に重ね合せた結果より前記
外観不良マップデータと前記不良ビットマップデータの
相関を解析することを特徴とするＬＳＩの外観不良解析
システム。 - 【請求項２】 記憶媒体が、ローカル・エリア・ネッ
トワーク（ＬＡＮ）を置換えられた請求項１記載のＬＳ
Ｉの外観不良解析システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3041482A JPH04278556A (ja) | 1991-03-07 | 1991-03-07 | Ｌｓｉの外観不良解析システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3041482A JPH04278556A (ja) | 1991-03-07 | 1991-03-07 | Ｌｓｉの外観不良解析システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04278556A true JPH04278556A (ja) | 1992-10-05 |
Family
ID=12609568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3041482A Pending JPH04278556A (ja) | 1991-03-07 | 1991-03-07 | Ｌｓｉの外観不良解析システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04278556A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6374199B1 (en) | 1997-12-25 | 2002-04-16 | Nec Corporation | Inspection and analyzing apparatus for semiconductor integrated circuit and inspection and analyzing method |
| JP2004503041A (ja) * | 2000-07-03 | 2004-01-29 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | メモリセルのアレイにおける不具合セルの物理的ロケーションの自動判定および表示 |
| JP2008034100A (ja) * | 2007-10-18 | 2008-02-14 | Hitachi Ulsi Systems Co Ltd | メモリ不良解析システム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59228726A (ja) * | 1983-06-10 | 1984-12-22 | Hitachi Ltd | 不良解析装置 |
| JPH0344054A (ja) * | 1989-07-12 | 1991-02-25 | Hitachi Ltd | 検査システムおよび電子デバイスの製造方法 |
-
1991
- 1991-03-07 JP JP3041482A patent/JPH04278556A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59228726A (ja) * | 1983-06-10 | 1984-12-22 | Hitachi Ltd | 不良解析装置 |
| JPH0344054A (ja) * | 1989-07-12 | 1991-02-25 | Hitachi Ltd | 検査システムおよび電子デバイスの製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6374199B1 (en) | 1997-12-25 | 2002-04-16 | Nec Corporation | Inspection and analyzing apparatus for semiconductor integrated circuit and inspection and analyzing method |
| JP2004503041A (ja) * | 2000-07-03 | 2004-01-29 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | メモリセルのアレイにおける不具合セルの物理的ロケーションの自動判定および表示 |
| JP2008034100A (ja) * | 2007-10-18 | 2008-02-14 | Hitachi Ulsi Systems Co Ltd | メモリ不良解析システム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970916 |