JP2004031676A - ロジック製品の不良回路ブロック解析方法 - Google Patents
ロジック製品の不良回路ブロック解析方法 Download PDFInfo
- Publication number
- JP2004031676A JP2004031676A JP2002186572A JP2002186572A JP2004031676A JP 2004031676 A JP2004031676 A JP 2004031676A JP 2002186572 A JP2002186572 A JP 2002186572A JP 2002186572 A JP2002186572 A JP 2002186572A JP 2004031676 A JP2004031676 A JP 2004031676A
- Authority
- JP
- Japan
- Prior art keywords
- circuit block
- defective
- information
- chip
- analysis
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
【課題】ウェハの不良発生状況のマップ表示、更にチップ内の不良箇所をチップ内の塗り潰しという方法で表現する事により、不良回路ブロック解析の効率化する。
【解決手段】ビットマップ解析が実施できないランダムロジック製品の不良回路ブロック解析をロジックテスタ１の試験装置により行い、その回路ブロック単位での不良判定結果を、設定ファイル７の設定による解析ソフト６に従って、解析結果５として、ウェーハ番号、チップアドレス情報のデータを出力させ、そのデータをウェーハマップ形式や、歩留値情報として表現させ、不良領域の絞り込みを行うことを特徴とする。
【選択図】 図１
【解決手段】ビットマップ解析が実施できないランダムロジック製品の不良回路ブロック解析をロジックテスタ１の試験装置により行い、その回路ブロック単位での不良判定結果を、設定ファイル７の設定による解析ソフト６に従って、解析結果５として、ウェーハ番号、チップアドレス情報のデータを出力させ、そのデータをウェーハマップ形式や、歩留値情報として表現させ、不良領域の絞り込みを行うことを特徴とする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ロジック製品におけるロジックテスタを用いた不良回路ブロック解析方法に関する。
【０００２】
【従来の技術】
ランダムロジック製品の不良解析方法のひとつに、製品内の個々の回路ブロックに着目した解析方法がある。この解析方法では、製品内の不良回路ブロックを絞り込み、その回路的特徴や、レイアウト上の特徴などから不良原因を推定する方法である。
【０００３】
図６は、従来例の解析方法を示したブロック図である。これは、ロジックテスタ１では、メモリテスタのような不良情報を格納するフェイルメモリを有していないため、Ｐ／Ｗテスト工程にて得られる不良カテゴリー情報２や不良ログ情報３を元に、手計算・集計４を行い不良回路ブロックに関する解析結果５を得ていた。
【０００４】
なお、他の従来例として、特開平１０―１２５７９４号公報（従来例２）には、回路ブロックのうちの不良回路（故障）ブロックを、ＬＳＩ上にブロックとして塗り潰しで表示するものがあり、また、特開２００１―１６０４７２号公報（従来例３）には、ウェーハ上の不良チップを、不良カテゴリ別にウェーハマップ上に塗り潰しで表示するものがある。
【０００５】
【発明が解決しようとする課題】
上述したように、従来の解析方法では、分類される不良カテゴリ数に制限があるため、その情報が大まかな情報であり、解析の情報としては不十分であったり、また詳細な情報を得られる不良ログでも、回路ブロック情報へのデータ変換や集計が必要なため不良回路ブロック解析に工数がかかるものとなっていた。
【０００６】
また、従来例２では、１つのＬＳＩ上の不良個所の位置を表示するにすぎず、従来例３では、ウェーハ上の不良チップを表示するにすぎず、ウェーハに関連した回路ブロックの不良という面では不十分であった。
【０００７】
本発明の目的は、データの採取方法を工夫し、回路ブロック単位の不良発生状況集計、ウェーハ面内の不良発生状況のマップ表示、更にチップ内の不良箇所をチップ内の塗り潰しという方法で表現する事により、不良回路ブロック解析の効率化したロジック製品の不良回路ブロック解析方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明の構成は、ビットマップ解析が実施できないランダムロジック製品の不良回路ブロック解析方法において、その回路ブロック単位での不良判定結果を、試験装置により、ウェーハ番号、チップアドレス情報のデータを出力させ、そのデータをウェーハマップ形式や、歩留値情報として表現させる事により、不良領域の絞り込みを行うことを特徴とする。
【０００９】
本発明において、試験装置がロジックテスタであり、その不良判定結果を、回路ブロック情報の設定ファイルに従った解析ソフトに実施することができる。
【００１０】
また、本発明のロジック製品の不良回路ブロック解析方法の構成は、ロジックテスタにより回路ブロック単位のテストを実施し、その結果を、ウェーハ番号、チップ内のＸＹ座標に対応させて、その良否判定結果をファイルに出力し、そのファイルを解析ソフトに読込み、回路ブロック設定ファイルの設定に従って、不良回路ブロック情報に変換し、その結果を前記回路ブロック単位で表示部に出力することを特徴とする。
【００１１】
本発明において、表示部への出力が、回路ブロック単位での歩留集計や各回路ブロックの不良発生状況であり、また、ウェーハ面内での回路ブロック単位での不良発生状況や、チップ内での不良発生回路ブロック情報をウェーハマップやチップイメージで出力されることができ、さらに、ロジックテスタは、回路ブロック単位での不良判定結果を、テキストファイルで出力することができる。
【００１２】
本発明の構成によれば、回路ブロック単位での歩留集計、ウェーハ面内での回路ブロック単位での不良発生状況、更にチップ内での不良発生状況を効率よく解析することが可能となる。
【００１３】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明の一実施形態に関わる不良解析システムの構成を示すブロック図である。各回路ブロックの良否判定を行い、その結果をテキストファイルとして出力するロジックテスタ１と、そのテキストファイルを読込み、回路ブロック単位での歩留集計や各回路ブロックの不良発生状況をウェーハマップ表示する解析ソフト６と、テキストファイルデータと回路ブロックの対応、およびチップ内での回路ブロック位置を定義する回路ブロック情報設定ファイル７とで構成され、その解析結果５は、回路ブロック単位の不良発生状況集計、不良のウェーハ面内発生状況のマップ表示、更にチップ内の不良箇所をチップ内の塗り潰しで表現することができる。
【００１４】
次に、この不良解析システムを用いて実際に不良解析を行う場合について説明する。図２は、この不良解析システムを用いて不良解析を行う場合の処理手順を示すフローチャートである。
【００１５】
まず、ステップＳ１で、ロジックテスタ１により回路ブロック単位のテストを実施し、このテスト結果を、ステップＳ２で，ウェーハ番号、テストチップのウェーハ内でのチップアドレス（ウェーハ内でのチップのＸ座標とＹ座標）、各回路ブロックの良否判定結果を情報を出力する。更に、ステップＳ３で、そのファイルを解析ソフト６で読み込み、ステップＳ４で、回路ブロック情報設定ファイル７を元に不良回路ブロック情報に変換し、ステップ５で、その結果を回路ブロック単位での歩留情報をテーブル形式で出力し、またウェーハ面内での回路ブロック単位での不良発生状況、更にチップ内での不良発生回路ブロック情報を視覚的に捕えやすいウェーハマップやチップイメージで出力する。
【００１６】
図３は、図１の各回路ブロック単位の不良判定結果より、各回路ブロックの不良数を、ウェーハ毎に集計しテーブルイメージで出力した図である。このリスト１０には、ウェーハ番号１１（縦の数字がウェーハ番号）毎に、各回路ブロック番号１２（横の数字は回路ブロック番号）毎の不良数１３が示されている。図４は、不良発生状況をウェーハイメージで表現した図で、各ウェーハ１４の不良チップ１５をハッチングで塗り潰し、更にチップ内の不良ブロック領域１６を黒の塗り潰しで表現している。図５は、ウェーハ内の任意の領域を拡大してチップ内での不良発生状況をチップイメージで表現した図である。黒で塗り潰す不良回路ブロック領域１６は、実際の回路領域と一致するように塗り潰しで表現している。
【００１７】
【発明の効果】
以上説明したように本発明の構成によれば、ロジックテスタを用いて回路ブロック単位での歩留情報を効率よく集計する事ができ、解析業務の効率化がはかれ、また、不良の傾向を視覚的に捕えやすい形式で表現する事で、不良原因の特定が行いやすいという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施形態の不良解析システムの構成を示すブロック図である
【図２】図１の不良解析システムを用いて不良解析を行う場合の処理手順を示すフローチャートである。
【図３】図１の各回路ブロック単位での解析結果をテーブルイメージで出力した図である。
【図４】図１の不良発生状況をウェーハイメージで表現した平面図である。
【図５】図１のチップ内での不良発生状況をチップイメージで表現した平面図である。
【図６】
従来例の不良解析システムの構成を示すブロック図である。
【符号の説明】
１ ロジックテスタ
２ 不良カテゴリー情報
３ 不良ログ情報
４ 手計算・集計
５ 解析結果
６ 解析ソフト
７ 回路ブロック情報設定ファイル
１０ リスト
１１ ウェーハ番号
１２ 回路ブロック番号
１３ 不良数データ
１４ ウェーハ
１５ 不良チップ
１６ 不良回路ブロック領域
Ｓ１〜Ｓ５ 処理ステップ
【発明の属する技術分野】
本発明は、ロジック製品におけるロジックテスタを用いた不良回路ブロック解析方法に関する。
【０００２】
【従来の技術】
ランダムロジック製品の不良解析方法のひとつに、製品内の個々の回路ブロックに着目した解析方法がある。この解析方法では、製品内の不良回路ブロックを絞り込み、その回路的特徴や、レイアウト上の特徴などから不良原因を推定する方法である。
【０００３】
図６は、従来例の解析方法を示したブロック図である。これは、ロジックテスタ１では、メモリテスタのような不良情報を格納するフェイルメモリを有していないため、Ｐ／Ｗテスト工程にて得られる不良カテゴリー情報２や不良ログ情報３を元に、手計算・集計４を行い不良回路ブロックに関する解析結果５を得ていた。
【０００４】
なお、他の従来例として、特開平１０―１２５７９４号公報（従来例２）には、回路ブロックのうちの不良回路（故障）ブロックを、ＬＳＩ上にブロックとして塗り潰しで表示するものがあり、また、特開２００１―１６０４７２号公報（従来例３）には、ウェーハ上の不良チップを、不良カテゴリ別にウェーハマップ上に塗り潰しで表示するものがある。
【０００５】
【発明が解決しようとする課題】
上述したように、従来の解析方法では、分類される不良カテゴリ数に制限があるため、その情報が大まかな情報であり、解析の情報としては不十分であったり、また詳細な情報を得られる不良ログでも、回路ブロック情報へのデータ変換や集計が必要なため不良回路ブロック解析に工数がかかるものとなっていた。
【０００６】
また、従来例２では、１つのＬＳＩ上の不良個所の位置を表示するにすぎず、従来例３では、ウェーハ上の不良チップを表示するにすぎず、ウェーハに関連した回路ブロックの不良という面では不十分であった。
【０００７】
本発明の目的は、データの採取方法を工夫し、回路ブロック単位の不良発生状況集計、ウェーハ面内の不良発生状況のマップ表示、更にチップ内の不良箇所をチップ内の塗り潰しという方法で表現する事により、不良回路ブロック解析の効率化したロジック製品の不良回路ブロック解析方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明の構成は、ビットマップ解析が実施できないランダムロジック製品の不良回路ブロック解析方法において、その回路ブロック単位での不良判定結果を、試験装置により、ウェーハ番号、チップアドレス情報のデータを出力させ、そのデータをウェーハマップ形式や、歩留値情報として表現させる事により、不良領域の絞り込みを行うことを特徴とする。
【０００９】
本発明において、試験装置がロジックテスタであり、その不良判定結果を、回路ブロック情報の設定ファイルに従った解析ソフトに実施することができる。
【００１０】
また、本発明のロジック製品の不良回路ブロック解析方法の構成は、ロジックテスタにより回路ブロック単位のテストを実施し、その結果を、ウェーハ番号、チップ内のＸＹ座標に対応させて、その良否判定結果をファイルに出力し、そのファイルを解析ソフトに読込み、回路ブロック設定ファイルの設定に従って、不良回路ブロック情報に変換し、その結果を前記回路ブロック単位で表示部に出力することを特徴とする。
【００１１】
本発明において、表示部への出力が、回路ブロック単位での歩留集計や各回路ブロックの不良発生状況であり、また、ウェーハ面内での回路ブロック単位での不良発生状況や、チップ内での不良発生回路ブロック情報をウェーハマップやチップイメージで出力されることができ、さらに、ロジックテスタは、回路ブロック単位での不良判定結果を、テキストファイルで出力することができる。
【００１２】
本発明の構成によれば、回路ブロック単位での歩留集計、ウェーハ面内での回路ブロック単位での不良発生状況、更にチップ内での不良発生状況を効率よく解析することが可能となる。
【００１３】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明の一実施形態に関わる不良解析システムの構成を示すブロック図である。各回路ブロックの良否判定を行い、その結果をテキストファイルとして出力するロジックテスタ１と、そのテキストファイルを読込み、回路ブロック単位での歩留集計や各回路ブロックの不良発生状況をウェーハマップ表示する解析ソフト６と、テキストファイルデータと回路ブロックの対応、およびチップ内での回路ブロック位置を定義する回路ブロック情報設定ファイル７とで構成され、その解析結果５は、回路ブロック単位の不良発生状況集計、不良のウェーハ面内発生状況のマップ表示、更にチップ内の不良箇所をチップ内の塗り潰しで表現することができる。
【００１４】
次に、この不良解析システムを用いて実際に不良解析を行う場合について説明する。図２は、この不良解析システムを用いて不良解析を行う場合の処理手順を示すフローチャートである。
【００１５】
まず、ステップＳ１で、ロジックテスタ１により回路ブロック単位のテストを実施し、このテスト結果を、ステップＳ２で，ウェーハ番号、テストチップのウェーハ内でのチップアドレス（ウェーハ内でのチップのＸ座標とＹ座標）、各回路ブロックの良否判定結果を情報を出力する。更に、ステップＳ３で、そのファイルを解析ソフト６で読み込み、ステップＳ４で、回路ブロック情報設定ファイル７を元に不良回路ブロック情報に変換し、ステップ５で、その結果を回路ブロック単位での歩留情報をテーブル形式で出力し、またウェーハ面内での回路ブロック単位での不良発生状況、更にチップ内での不良発生回路ブロック情報を視覚的に捕えやすいウェーハマップやチップイメージで出力する。
【００１６】
図３は、図１の各回路ブロック単位の不良判定結果より、各回路ブロックの不良数を、ウェーハ毎に集計しテーブルイメージで出力した図である。このリスト１０には、ウェーハ番号１１（縦の数字がウェーハ番号）毎に、各回路ブロック番号１２（横の数字は回路ブロック番号）毎の不良数１３が示されている。図４は、不良発生状況をウェーハイメージで表現した図で、各ウェーハ１４の不良チップ１５をハッチングで塗り潰し、更にチップ内の不良ブロック領域１６を黒の塗り潰しで表現している。図５は、ウェーハ内の任意の領域を拡大してチップ内での不良発生状況をチップイメージで表現した図である。黒で塗り潰す不良回路ブロック領域１６は、実際の回路領域と一致するように塗り潰しで表現している。
【００１７】
【発明の効果】
以上説明したように本発明の構成によれば、ロジックテスタを用いて回路ブロック単位での歩留情報を効率よく集計する事ができ、解析業務の効率化がはかれ、また、不良の傾向を視覚的に捕えやすい形式で表現する事で、不良原因の特定が行いやすいという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施形態の不良解析システムの構成を示すブロック図である
【図２】図１の不良解析システムを用いて不良解析を行う場合の処理手順を示すフローチャートである。
【図３】図１の各回路ブロック単位での解析結果をテーブルイメージで出力した図である。
【図４】図１の不良発生状況をウェーハイメージで表現した平面図である。
【図５】図１のチップ内での不良発生状況をチップイメージで表現した平面図である。
【図６】
従来例の不良解析システムの構成を示すブロック図である。
【符号の説明】
１ ロジックテスタ
２ 不良カテゴリー情報
３ 不良ログ情報
４ 手計算・集計
５ 解析結果
６ 解析ソフト
７ 回路ブロック情報設定ファイル
１０ リスト
１１ ウェーハ番号
１２ 回路ブロック番号
１３ 不良数データ
１４ ウェーハ
１５ 不良チップ
１６ 不良回路ブロック領域
Ｓ１〜Ｓ５ 処理ステップ
Claims (6)
- ビットマップ解析が実施できないランダムロジック製品の不良回路ブロック解析方法において、その回路ブロック単位での不良判定結果を、試験装置により、ウェーハ番号、チップアドレス情報のデータを出力させ、そのデータをウェーハマップ形式や、歩留値情報として表現させる事により、不良領域の絞り込みを行うことを特徴とするロジック製品の不良回路ブロック解析方法。
- 試験装置がロジックテスタであり、その不良判定結果を、回路ブロック情報の設定ファイルに従った解析ソフトに実施する請求項１記載のロジック製品の不良回路ブロック解析方法。
- ロジックテスタにより回路ブロック単位のテストを実施し、その結果を、ウェーハ番号、チップ内のＸＹ座標に対応させて、その良否判定結果をファイルに出力し、そのファイルを解析ソフトに読込み、回路ブロック設定ファイルの設定に従って、不良回路ブロック情報に変換し、その結果を前記回路ブロック単位で表示部に出力することを特徴とするロジック製品の不良回路ブロック解析方法。
- 表示部への出力が、回路ブロック単位での歩留集計や各回路ブロックの不良発生状況である請求項３記載のロジック製品の不良回路ブロック解析方法。
- 表示部への出力が、ウェーハ面内での回路ブロック単位での不良発生状況や、チップ内での不良発生回路ブロック情報をウェーハマップやチップイメージで出力される請求項３記載のロジック製品の不良回路ブロック解析方法。
- ロジックテスタは、回路ブロック単位での不良判定結果を、テキストファイルで出力する請求項２，３，４または５記載のロジック製品の不良回路ブロック解析方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002186572A JP2004031676A (ja) | 2002-06-26 | 2002-06-26 | ロジック製品の不良回路ブロック解析方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002186572A JP2004031676A (ja) | 2002-06-26 | 2002-06-26 | ロジック製品の不良回路ブロック解析方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004031676A true JP2004031676A (ja) | 2004-01-29 |
Family
ID=31181886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002186572A Pending JP2004031676A (ja) | 2002-06-26 | 2002-06-26 | ロジック製品の不良回路ブロック解析方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004031676A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006222118A (ja) * | 2005-02-08 | 2006-08-24 | Renesas Technology Corp | 半導体製品の歩留り予測方法、製造方法、ならびに歩留り予測システム |
| JP2008517467A (ja) * | 2004-10-15 | 2008-05-22 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 集積回路設計を選択的にスケーリングするための方法、システム、およびプログラム（集積回路の選択的スケーリング） |
-
2002
- 2002-06-26 JP JP2002186572A patent/JP2004031676A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008517467A (ja) * | 2004-10-15 | 2008-05-22 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 集積回路設計を選択的にスケーリングするための方法、システム、およびプログラム（集積回路の選択的スケーリング） |
| JP2006222118A (ja) * | 2005-02-08 | 2006-08-24 | Renesas Technology Corp | 半導体製品の歩留り予測方法、製造方法、ならびに歩留り予測システム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7869966B2 (en) | Inspection method and its apparatus, inspection system | |
| JP4014379B2 (ja) | 欠陥レビュー装置及び方法 | |
| JP3678133B2 (ja) | 検査システムおよび半導体デバイスの製造方法 | |
| TWI618940B (zh) | 印刷電路板的盲孔檢測裝置與方法 | |
| JP2012518280A (ja) | 欠陥分類における設計情報及び欠陥画像情報の使用 | |
| US6724929B1 (en) | Wafer inspecting apparatus | |
| KR20030051064A (ko) | 순수 디펙트에 의한 페일 발생 확률 측정방법, 순수디펙트에서 추출한 패턴 파라미터의 분류를 이용한 디펙트제한 수율 측정 방법 및 순수 디펙트에 의한 페일 발생확률 및 디펙트 제한 수율을 측정하기 위한 시스템 | |
| JP2007188968A (ja) | ウエーハマップデータの解析方法および解析プログラム | |
| JP3550105B2 (ja) | ウエハの故障サイン自動検出、分類方法 | |
| JP2004031676A (ja) | ロジック製品の不良回路ブロック解析方法 | |
| JPH08124977A (ja) | 半導体装置不良解析システム | |
| JP2006220528A (ja) | 不良分類システムおよび不良分類方法 | |
| WO2005093819A1 (ja) | 処理装置、表示方法および表示プログラム | |
| JP2004286532A (ja) | 外観検査方法及びその装置 | |
| JPH10214870A (ja) | 半導体装置の製造方法 | |
| JPH09232388A (ja) | 半導体装置の不良解析方法 | |
| JP2004287609A (ja) | 製品検査内容設定方法、製品検査内容変更方法、製品検査内容設定システム及び製品検査内容変更システム | |
| JPS6385432A (ja) | 線状欠陥の検査方法 | |
| US7634127B1 (en) | Efficient storage of fail data to aid in fault isolation | |
| JP3973753B2 (ja) | 半導体不良解析方法および装置並びに半導体不良解析プログラムを記録した記録媒体 | |
| WO2024116675A1 (ja) | 画像処理装置および画像処理方法 | |
| JP7462377B1 (ja) | 方法、プログラム、情報処理装置、及び学習済みモデル | |
| JP2008251975A (ja) | 被検査物の外観検査方法およびそれを備えた装置 | |
| JP2000164666A (ja) | 検査システム、解析ユニット及び電子デバイスの製造方法 | |
| JP3549943B2 (ja) | 半導体装置の試験データ処理装置及びその試験データ処理方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050518 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050518 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061218 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061226 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070424 |