JP3148180B2 - 半導体集積回路のレイアウト検証方法とレイアウト検証装置 - Google Patents
半導体集積回路のレイアウト検証方法とレイアウト検証装置Info
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- JP3148180B2 JP3148180B2 JP15002898A JP15002898A JP3148180B2 JP 3148180 B2 JP3148180 B2 JP 3148180B2 JP 15002898 A JP15002898 A JP 15002898A JP 15002898 A JP15002898 A JP 15002898A JP 3148180 B2 JP3148180 B2 JP 3148180B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
レイアウト検証方法及びレイアウト検証装置に関し、デ
ータ量が削減されたエラーパターンを出力できる半導体
集積回路のレイアウト検証方法及びレイアウト検証装置
に関する。
レイアウト検証方法及びレイアウト検証装置に関し、デ
ータ量が削減されたエラーパターンを出力できる半導体
集積回路のレイアウト検証方法及びレイアウト検証装置
に関する。
【０００２】
【従来の技術】本発明は、半導体集積回路のレイアウト
検証方法における、特に配線のショートエラー箇所を含
むショートエラーパターンデータを抽出する方法に関す
る。本方法に関連した従来技術の例として、特開平９−
１３４９６２号公報が挙げられる。この公報に記載され
た方法では、注目するパッド間に介在する全ての配線を
抽出し、抽出された配線の中から、分岐配線を取り除い
て出力する。分岐配線とは、端点を他の配線と共有しな
い、すなわち、配線の一端が経路の行き止まりとなって
いるような配線のことであり、不具合パターンデータは
エレクトリック・ルール・チェック（ＥＲＣ）という配
線上の抵抗値が０となる変化から配線ショートの有無を
検証する手法から検出されるレイアウトデータをいう。
検証方法における、特に配線のショートエラー箇所を含
むショートエラーパターンデータを抽出する方法に関す
る。本方法に関連した従来技術の例として、特開平９−
１３４９６２号公報が挙げられる。この公報に記載され
た方法では、注目するパッド間に介在する全ての配線を
抽出し、抽出された配線の中から、分岐配線を取り除い
て出力する。分岐配線とは、端点を他の配線と共有しな
い、すなわち、配線の一端が経路の行き止まりとなって
いるような配線のことであり、不具合パターンデータは
エレクトリック・ルール・チェック（ＥＲＣ）という配
線上の抵抗値が０となる変化から配線ショートの有無を
検証する手法から検出されるレイアウトデータをいう。
【０００３】本公報は、ＬＳＩやＶＬＳＩ等の半導体集
積回路のレイアウト検証方法に関し、ＬＳＩレイアウト
パターンから配線ショート個所を含む不具合パターンデ
ータを抽出する方法で、不具合パターンデータの規模縮
小を目的とし、半導体集積回路のパッド間又はノード間
若しくはパッドとノード間の配線ショートを検証する方
法において、前記パッド間又はノード間若しくはパッド
とノード間に介在する全ての配線を抽出し、該全ての配
線の中から、端点を他の配線と共有しない全ての分岐配
線を取り除き、該全ての分岐配線を取り除いた後の配線
を不具合パターンデータとして出力することを特徴とし
ている。
積回路のレイアウト検証方法に関し、ＬＳＩレイアウト
パターンから配線ショート個所を含む不具合パターンデ
ータを抽出する方法で、不具合パターンデータの規模縮
小を目的とし、半導体集積回路のパッド間又はノード間
若しくはパッドとノード間の配線ショートを検証する方
法において、前記パッド間又はノード間若しくはパッド
とノード間に介在する全ての配線を抽出し、該全ての配
線の中から、端点を他の配線と共有しない全ての分岐配
線を取り除き、該全ての分岐配線を取り除いた後の配線
を不具合パターンデータとして出力することを特徴とし
ている。
【０００４】また、上記不具合パターンデータ上の全て
のセル端子名を抽出し、該セル端子名を、前記パッド又
はノード対セル端子名対応リストで照合し、該照合結果
に基いてショート個所を特定することを特徴とする。
のセル端子名を抽出し、該セル端子名を、前記パッド又
はノード対セル端子名対応リストで照合し、該照合結果
に基いてショート個所を特定することを特徴とする。
【０００５】
【発明が解決しようとする課題】しかしながら、上記公
報の従来技術では、配線がループを形成している場合、
分岐配線を取り除いた後にもループの部分はそのまま残
されるので、データ量削減が必ずしも十分に図れていな
いという問題点があった。
報の従来技術では、配線がループを形成している場合、
分岐配線を取り除いた後にもループの部分はそのまま残
されるので、データ量削減が必ずしも十分に図れていな
いという問題点があった。
【０００６】本発明は、配線がループを形成している場
合でも、レイアウト検証におけるデータ量の削減を目的
とする。
合でも、レイアウト検証におけるデータ量の削減を目的
とする。
【０００７】
【課題を解決するための手段】本発明は、半導体集積回
路のパッド間又はノード間若しくはパッドとノード間の
配線ショートを検証する半導体集積回路のレイアウト検
証方法において、前記パッド間又はノード間若しくはパ
ッドとノード間に介在する全ての配線を抽出し、該全て
の配線の中からプローブ点を指定し、前記プローブ点の
座標を設定し、前記プローブ点の含まれる図形と等しい
ネット番号の全図形を抽出し、前記プローブ点であるパ
ッド間の最短経路を求め、当該最短経路上の図形をマー
クし、前記マークされた図形をエラーレイアウトデータ
として出力することを特徴とする。
路のパッド間又はノード間若しくはパッドとノード間の
配線ショートを検証する半導体集積回路のレイアウト検
証方法において、前記パッド間又はノード間若しくはパ
ッドとノード間に介在する全ての配線を抽出し、該全て
の配線の中からプローブ点を指定し、前記プローブ点の
座標を設定し、前記プローブ点の含まれる図形と等しい
ネット番号の全図形を抽出し、前記プローブ点であるパ
ッド間の最短経路を求め、当該最短経路上の図形をマー
クし、前記マークされた図形をエラーレイアウトデータ
として出力することを特徴とする。
【０００８】また、本発明は、上記半導体集積回路のレ
イアウト検証方法において、前記プローブ点を指定する
ステップでは、前記配線のレイアウトデータから等電位
追跡を行い、互いに繋がっている図形にネット番号を付
与し、前記ネット番号が重なっている場合にショートし
ている判断し、該ショートしているネット番号の両端点
をプローブ点として指定することを特徴とする。
イアウト検証方法において、前記プローブ点を指定する
ステップでは、前記配線のレイアウトデータから等電位
追跡を行い、互いに繋がっている図形にネット番号を付
与し、前記ネット番号が重なっている場合にショートし
ている判断し、該ショートしているネット番号の両端点
をプローブ点として指定することを特徴とする。
【０００９】更に、本発明は、半導体集積回路のパッド
間又はノード間若しくはパッドとノード間の配線ショー
トを検証する半導体集積回路のレイアウト検証装置にお
いて、前記半導体回路のレイアウトを読み込みレイアウ
トデータベースに格納するレイアウトデータ入力手段
と、前記レイアウトデータベースを読み込み図形の重な
りおよび接触等から等電位追跡を行いネット番号を付与
してショートするネット番号を検出するショートエラー
検出手段と、前記ショートするネット番号の２つの座標
を読み取り、レイアウトデータベース上に当該座標をプ
ローブ点として設定するプローブ点設定手段と、前記プ
ローブ点の含まれる図形から前記パッド間の最短経路を
算出して最短経路上の図形をマークする最短経路算出手
段と、前記マークされている図形を出力するエラーパタ
ーン出力手段と、から構成されることを特徴とする。
間又はノード間若しくはパッドとノード間の配線ショー
トを検証する半導体集積回路のレイアウト検証装置にお
いて、前記半導体回路のレイアウトを読み込みレイアウ
トデータベースに格納するレイアウトデータ入力手段
と、前記レイアウトデータベースを読み込み図形の重な
りおよび接触等から等電位追跡を行いネット番号を付与
してショートするネット番号を検出するショートエラー
検出手段と、前記ショートするネット番号の２つの座標
を読み取り、レイアウトデータベース上に当該座標をプ
ローブ点として設定するプローブ点設定手段と、前記プ
ローブ点の含まれる図形から前記パッド間の最短経路を
算出して最短経路上の図形をマークする最短経路算出手
段と、前記マークされている図形を出力するエラーパタ
ーン出力手段と、から構成されることを特徴とする。
【００１０】
【発明の実施の形態】本発明の実施形態について、図面
を参照しつつ詳細に説明する。
を参照しつつ詳細に説明する。
【００１１】（本実施形態の構成）図１を参照すると、
本実施形態による半導体集積回路のレイアウト検証装置
は、ディスプレイに表示された座標入力領域に座標を入
力してデータとするレイアウトデータ入力手段１６と、
ショートエラー検出手段１７と、プローブ点設定手段１
８と、最短経路算出手段１９と、エラーパターン出力手
段２０とから構成されている。また、その周辺に、レイ
アウトデータ入力手段１６に読み込まれるレイアウトデ
ータ１１と、プローブ点設定手段１８に入力する座標指
定手段１２と、エラーパターン出力手段２０から出力さ
れるエラーレイアウトデータ１３と、レイアウトデータ
入力手段１６やショートエラー検出手段１７等のデータ
格納や検索用のレイアウトデータベース１４とが備えら
れている。
本実施形態による半導体集積回路のレイアウト検証装置
は、ディスプレイに表示された座標入力領域に座標を入
力してデータとするレイアウトデータ入力手段１６と、
ショートエラー検出手段１７と、プローブ点設定手段１
８と、最短経路算出手段１９と、エラーパターン出力手
段２０とから構成されている。また、その周辺に、レイ
アウトデータ入力手段１６に読み込まれるレイアウトデ
ータ１１と、プローブ点設定手段１８に入力する座標指
定手段１２と、エラーパターン出力手段２０から出力さ
れるエラーレイアウトデータ１３と、レイアウトデータ
入力手段１６やショートエラー検出手段１７等のデータ
格納や検索用のレイアウトデータベース１４とが備えら
れている。
【００１２】ここで、レイアウトデータ入力手段１６
は、レイアウトデータ１１を読み込み、例えば座標で格
納するレイアウトデータベース１４を生成する。ショー
トエラー検出手段は、レイアウトデータベース１４を読
み込み、等電位追跡を行う。等電位追跡では、ＬＳＩの
パッドから、複層からなるＬＳＩの同層の図形の重なり
および接触、複層からなるＬＳＩの層間を結ぶコンタク
ト層と配線層との重なりを調べて、互いに繋がっている
図形に、ある一つのネット番号を付与してゆく。ここ
で、あるパッドから等電位追跡を行って、ネット番号を
付与していき、ある図形にネット番号を割り当てようと
したときに、その図形にすでに他のネット番号が割り当
てられていた場合、この２つのネット番号のパッド間は
ショートしていると判断できる。この２つのネット番号
のパットを特定的に着目しておく。
は、レイアウトデータ１１を読み込み、例えば座標で格
納するレイアウトデータベース１４を生成する。ショー
トエラー検出手段は、レイアウトデータベース１４を読
み込み、等電位追跡を行う。等電位追跡では、ＬＳＩの
パッドから、複層からなるＬＳＩの同層の図形の重なり
および接触、複層からなるＬＳＩの層間を結ぶコンタク
ト層と配線層との重なりを調べて、互いに繋がっている
図形に、ある一つのネット番号を付与してゆく。ここ
で、あるパッドから等電位追跡を行って、ネット番号を
付与していき、ある図形にネット番号を割り当てようと
したときに、その図形にすでに他のネット番号が割り当
てられていた場合、この２つのネット番号のパッド間は
ショートしていると判断できる。この２つのネット番号
のパットを特定的に着目しておく。
【００１３】また、プローブ点設定手段１８は、座標指
定手段１２から、２つの座標を読み取り、レイアウトデ
ータベース１４上に当該座標を設定する。ここで読み取
られた２点を以下ではプローブ点と呼ぶ。プローブ点
は、２つのパッド上か、あるいは、どのパッドに接続す
るかがあらかじめ分かっているＬＳＩ内部の配線上とす
る。ただし、２点は、本来別のネット番号が付与される
はずの互いに異なるパッド上かあるいは、異なるパッド
に属する図形上でなければならない。
定手段１２から、２つの座標を読み取り、レイアウトデ
ータベース１４上に当該座標を設定する。ここで読み取
られた２点を以下ではプローブ点と呼ぶ。プローブ点
は、２つのパッド上か、あるいは、どのパッドに接続す
るかがあらかじめ分かっているＬＳＩ内部の配線上とす
る。ただし、２点は、本来別のネット番号が付与される
はずの互いに異なるパッド上かあるいは、異なるパッド
に属する図形上でなければならない。
【００１４】また、最短経路算出手段１９は、レイアウ
トデータベースから、まず、プローブ点の含まれる図形
と等しいネット番号の全図形を抽出する。次に、抽出さ
れた図形から、接続関係を表すグラフを生成する。次
に、プローブ点間の最短経路を求める。最後に最短経路
上の図形をマークする。エラーパターン出力手段２０
は、レイアウトデータベース１４を読み込み、マークさ
れている図形をエラーレイアウトデータ１３に出力す
る。
トデータベースから、まず、プローブ点の含まれる図形
と等しいネット番号の全図形を抽出する。次に、抽出さ
れた図形から、接続関係を表すグラフを生成する。次
に、プローブ点間の最短経路を求める。最後に最短経路
上の図形をマークする。エラーパターン出力手段２０
は、レイアウトデータベース１４を読み込み、マークさ
れている図形をエラーレイアウトデータ１３に出力す
る。
【００１５】（本実施形態の動作）図１および図２を用
いて本実施形態の動作について説明する。図２は本実施
形態を適用するレイアウトの例である。図２において、
２１はＬＳＩ、２２および２３は外部と接続する端子点
のパッドである。実線で示された２４はパッド２２に接
続する配線であり、点線の２５はパッド２３に接続する
配線である。２４および２５は、２６および２７の点線
の楕円内に含まれる細い実線によってショートしている
とする。ここで、配線２４上の任意の一点から、配線２
５上の任意の一点への経路は、必ず、ショートポイント
２６か、ショートポイント２７の線分を通過する配線で
あることが分かる。
いて本実施形態の動作について説明する。図２は本実施
形態を適用するレイアウトの例である。図２において、
２１はＬＳＩ、２２および２３は外部と接続する端子点
のパッドである。実線で示された２４はパッド２２に接
続する配線であり、点線の２５はパッド２３に接続する
配線である。２４および２５は、２６および２７の点線
の楕円内に含まれる細い実線によってショートしている
とする。ここで、配線２４上の任意の一点から、配線２
５上の任意の一点への経路は、必ず、ショートポイント
２６か、ショートポイント２７の線分を通過する配線で
あることが分かる。
【００１６】まず始めに、レイアウトデータ入力手段１
６が、図２のレイアウトデータを読み取り、レイアウト
データベース１４を生成する。レイアウトデータには、
例えば、パッドの座標と、各ラインの接続点の座標と、
ショートポイントの座標との座標データとして求められ
る。
６が、図２のレイアウトデータを読み取り、レイアウト
データベース１４を生成する。レイアウトデータには、
例えば、パッドの座標と、各ラインの接続点の座標と、
ショートポイントの座標との座標データとして求められ
る。
【００１７】次に、ショートエラー検出手段１７が、レ
イアウトデータベース１４を読み込み、等電位追跡を行
って、ショートエラーを検出する。図２上の配線２４、
２５、ショートポイント２６、２７の配線は全て、繋が
っているので、ある一つのネット番号が割り当てられ
る。
イアウトデータベース１４を読み込み、等電位追跡を行
って、ショートエラーを検出する。図２上の配線２４、
２５、ショートポイント２６、２７の配線は全て、繋が
っているので、ある一つのネット番号が割り当てられ
る。
【００１８】次に、使用者が、座標指定手段１２からプ
ローブ点を指定する。ここで、例えば、パッド２２と２
３にプローブ点が指定されたものとする。
ローブ点を指定する。ここで、例えば、パッド２２と２
３にプローブ点が指定されたものとする。
【００１９】次に、プローブ点設定手段１８が、座標指
定手段１２からの２つの入力座標を読み取り、レイアウ
トデータベース１４上に当該座標を設定する。
定手段１２からの２つの入力座標を読み取り、レイアウ
トデータベース１４上に当該座標を設定する。
【００２０】次に、最短経路算出手段１９は、まず、レ
イアウトデータベース１４から、プローブ点の含まれる
図形と等しいネット番号の全図形を抽出する。その結
果、配線２４、２５、ショートポイント２６、２７が抽
出される。次に、これらの抽出図形から、トレースし
て、接続関係を表わすグラフを生成する。次にプローブ
点であるパッド２２および２３間の最短経路を求める
と、実線で示す経路が２８のように得られ、レイアウト
データベース１４に当該最短経路上の図形、例えばビッ
トマップ上にチェックマークを付してマークする。
イアウトデータベース１４から、プローブ点の含まれる
図形と等しいネット番号の全図形を抽出する。その結
果、配線２４、２５、ショートポイント２６、２７が抽
出される。次に、これらの抽出図形から、トレースし
て、接続関係を表わすグラフを生成する。次にプローブ
点であるパッド２２および２３間の最短経路を求める
と、実線で示す経路が２８のように得られ、レイアウト
データベース１４に当該最短経路上の図形、例えばビッ
トマップ上にチェックマークを付してマークする。
【００２１】最後に、エラーパターン出力手段２０は、
レイアウトデータベース１４を読み込み、マークされた
図形をエラーレイアウトデータ１３に出力する。
レイアウトデータベース１４を読み込み、マークされた
図形をエラーレイアウトデータ１３に出力する。
【００２２】こうして、真にエラーを発生している配線
データの最短経路だけを出力するので、そのデータ量を
極めて小さいビット数で表現できる。
データの最短経路だけを出力するので、そのデータ量を
極めて小さいビット数で表現できる。
【００２３】
【発明の効果】本発明の効果は、エラーパターンのデー
タ量を大幅に削減できることである。その理由は、指定
された２点間の最短経路だけを出力するからである。最
短経路は分岐配線を含まないので従来技術よりも必ずデ
ータ量が削減できる。
タ量を大幅に削減できることである。その理由は、指定
された２点間の最短経路だけを出力するからである。最
短経路は分岐配線を含まないので従来技術よりも必ずデ
ータ量が削減できる。
【図１】本発明の実施形態によるエラーレイアウト抽出
システムのブロック図である。
システムのブロック図である。
【図２】本発明の実施形態によるレイアウト図である。
【符号の説明】 １１ レイアウトデータ １２ 座標指定手段 １３ エラーレイアウトデータ １４ レイアウトデータベース １５ レイアウトエラー検証装置 １６ レイアウトデータ入力手段 １７ ショートエラー検出手段 １８ プローブ点設定手段 １９ 最短経路算出手段 ２０ エラーパターン出力手段
Claims (5)
- 【請求項１】 半導体集積回路のパッド間又はノード間
若しくはパッドとノード間の配線ショートを検証する半
導体集積回路のレイアウト検証方法において、前記パッ
ド間又はノード間若しくはパッドとノード間に介在する
全ての配線を抽出し、該全ての配線の中からプローブ点
を指定し、前記プローブ点の座標を設定し、前記プロー
ブ点の含まれる図形と等しいネット番号の全図形を抽出
し、前記プローブ点であるパッド間の最短経路を求め、
当該最短経路上の図形をマークし、前記マークされた図
形をエラーレイアウトデータとして出力することを特徴
とする半導体集積回路のレイアウト検証方法。 - 【請求項２】 前記プローブ点を指定するステップで
は、前記配線のレイアウトデータから等電位追跡を行
い、互いに繋がっている図形にネット番号を付与し、前
記ネット番号が重なっている場合にショートしている判
断し、該ショートしているネット番号の両端点をプロー
ブ点として指定することを特徴とする請求項１に記載の
半導体集積回路のレイアウト検証方法。 - 【請求項３】 前記半導体集積回路は複層からなり、前
記複層の層間を結ぶコンタクト層と配線層との重なりを
調べて、互いに繋がっている図形にネット番号を付与し
てプローブ点を検出することを特徴とする請求項１又は
２に記載の半導体集積回路のレイアウト検証方法。 - 【請求項４】 半導体集積回路のパッド間又はノード間
若しくはパッドとノード間の配線ショートを検証する半
導体集積回路のレイアウト検証装置において、 前記半導体回路のレイアウトを読み込みレイアウトデー
タベースに格納するレイアウトデータ入力手段と、 前記レイアウトデータベースを読み込み図形の重なりお
よび接触等から等電位追跡を行いネット番号を付与して
ショートするネット番号を検出するショートエラー検出
手段と、 前記ショートするネット番号の２つの座標を読み取り、
レイアウトデータベース上に当該座標をプローブ点とし
て設定するプローブ点設定手段と、 前記プローブ点の含まれる図形から前記パッド間の最短
経路を算出して最短経路上の図形をマークする最短経路
算出手段と、 前記マークされている図形を出力するエラーパターン出
力手段と、から構成されることを特徴とする半導体集積
回路のレイアウト検証装置。 - 【請求項５】 前記等電位追跡では、前記半導体集積回
路のパッドから、複層からなる前記半導体集積回路の同
層の図形の重なりおよび接触、前記複層からなる前記半
導体集積回路の層間を結ぶコンタクト層と配線層との重
なりを調べて、互いに繋がっている図形に、それぞれ一
つのネット番号を付与し、あるパッドから等電位追跡を
行って、ネット番号を付与していき、ある図形にネット
番号を割り当ててゆき、その図形にすでに他のネット番
号が割り当てられていた場合に、この２つのネット番号
のパッド間はショートしていると判断することを特徴と
する請求項４に記載の半導体集積回路のレイアウト検証
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15002898A JP3148180B2 (ja) | 1998-05-29 | 1998-05-29 | 半導体集積回路のレイアウト検証方法とレイアウト検証装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15002898A JP3148180B2 (ja) | 1998-05-29 | 1998-05-29 | 半導体集積回路のレイアウト検証方法とレイアウト検証装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11345883A JPH11345883A (ja) | 1999-12-14 |
| JP3148180B2 true JP3148180B2 (ja) | 2001-03-19 |
Family
ID=15487929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15002898A Expired - Fee Related JP3148180B2 (ja) | 1998-05-29 | 1998-05-29 | 半導体集積回路のレイアウト検証方法とレイアウト検証装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3148180B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6194691B2 (ja) * | 2013-08-22 | 2017-09-13 | 大日本印刷株式会社 | Ｌｓｉレイアウトパターンの検証支援装置 |
| DE112021003676T5 (de) | 2020-07-09 | 2023-05-04 | Tektronix, Inc. | Angabe eines sondierungsziels für eine gefertigte elektronische schaltung |
-
1998
- 1998-05-29 JP JP15002898A patent/JP3148180B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11345883A (ja) | 1999-12-14 |
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