JPH08263543A - 配線レイアウト検証方法および装置 - Google Patents

Abstract

(57)【要約】 【目的】 ショートエラー箇所の特定作業を簡単にす
る。 【構成】 設計された配線レイアウトのショートエラー
を判定してショートエラーのパターンを表示する配線レ
イアウト検証装置１において、判定されたショートエラ
ーパターンを接続順にトレースするトレース部１１、パ
ターン内フラグの異同を照合して異なるフラグが存在す
るパターンを判定する判定部１２、異フラグ存在と判定
されたパターンを強調表示させる内部ショートエラー箇
所強調表示指定部１３、を設ける。隣合うパターンのフ
ラグ同士の異同を照合してフラグ同士が異なるパターン
を判定する判定部、フラグ同士が異なる隣合うパターン
を強調表示させる相互ショートエラー箇所強調表示部を
設ける。 【効果】 ショートエラーパターンのみを強調表示する
ことでショートエラー箇所の特定作業を簡単にできる。
相互ショートエラーパターンのみを強調表示することで
ショートエラー箇所の特定作業を簡単にできる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、配線レイアウト検証技
術、特に、設計された配線レイアウトのショートエラー
が判定されてショートエラーの配線パターンが表示され
る配線レイアウト検証技術に関し、例えば、半導体集積
回路の配線レイアウトに利用して有効な技術に関する。

【０００２】

【従来の技術】半導体集積回路の配線レイアウト設計後
における配線レイアウト検証方法として、回路設計図上
の２系統のネットが配線された際にショートして単一の
ネットになっていると指摘する方法がある。この場合、
配線レイアウト（以下、レイアウトという。）の設計者
は、レイアウトのどの箇所でショートエラーが発生して
いるのかを特定する必要がある。そこで、このショート
エラー箇所の特定作業を支援するために、ディスプレー
上にレイアウトパターンを表示し、ショートエラーが発
生しているネットのパターンを強調表示させる配線レイ
アウト検証方法が提案されている。

【０００３】なお、このような配線レイアウト検証方法
が実施されている例としては、「ＩＥＥＥ ＴＲＡＮＳ
ＡＣＴＩＯＮＳ ＯＮ ＣＯＭＰＵＴＥＲ−ＡＩＤＥＤ
ＤＥＳＩＧＮ，ＶＯＬ．９，ＮＯ．６，ＪＵＮＥ １
９９０」で紹介されている「ｓｈｏｒｔｆｉｎｄｅｒ」
がある。これは、ショートエラー箇所を含むネットのパ
ターンを強調表示し、検証者がそのパターンをトレース
しながらショートエラー箇所の特定を実行することがで
きるようになっている。

【０００４】

【発明が解決しようとする課題】しかしながら、前記し
た配線レイアウト検証方法においては、同時に複数箇所
でショートエラーが発生している場合には複数のショー
トエラー箇所を含む全てのネットが強調表示されてしま
うため、ショートエラー箇所の特定が困難になるという
問題点があることが、本発明者によって明らかにされ
た。殊に、電源ネットがショートしている場合には、電
源ネットは広い範囲に引き回されていることが多いた
め、ショートエラーとして強調表示されるパターンの数
が膨大になってしまい、ショートエラー箇所の特定がき
わめて困難になってしまう。

【０００５】本発明の目的は、ショートエラー箇所の特
定作業をより簡単化することができる配線レイアウト検
証技術を提供することにある。

【０００６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、次の通り
である。

【０００８】すなわち、設計された配線レイアウトのシ
ョートエラーを判定してショートエラーの配線パターン
を表示する配線レイアウト検証装置において、判定され
たショートエラー配線パターンを接続順にトレースする
トレース部と、一つのパターン内のフラグの異同を照合
し、異なるフラグが存在するパターンを判定する判定部
と、異なるフラグが存在すると判定された配線パターン
を強調表示させるショートエラー箇所強調表示指定部と
を設けることを特徴とする。

【０００９】さらに、隣合う配線パターンのフラグ同士
の異同を照合してフラグ同士が互いに異なる隣合うパタ
ーンを判定する判定部と、フラグ同士が互いに異なる隣
合うパターンを強調表示させるショートエラー箇所強調
表示部とを設けることが好ましい。

【００１０】

【作用】前記した手段によれば、判定されたショートエ
ラー配線パターンが接続順にトレースされ、一つのパタ
ーン内のフラグの異同が照合され、異なるフラグが存在
する配線パターンが強調表示されるため、配線レイアウ
ト検証者は、強調表示されている箇所をショートエラー
箇所として容易に特定することができる。

【００１１】また、隣合う配線パターンのフラグ同士の
異同が照合され、フラグ同士が互いに異なる隣合う配線
パターンが強調表示される場合には、配線レイアウト検
証者はこの強調表示された隣合う配線パターンをショー
トエラー箇所として容易に特定することができる。

【００１２】

【実施例】図１は本発明の一実施例である配線レイアウ
ト検証装置を示すブロック図である。図２はその配線レ
イアウト検証装置による配線レイアウト検証方法におけ
るショートエラー箇所特定方法を示すフローチャートで
ある。図３以降はその作用を説明するための各説明図で
ある。

【００１３】本実施例において、本発明に係る配線レイ
アウト検証装置は、半導体集積回路における配線レイア
ウトを検証するものとして構成されている。この配線レ
イアウト検証装置１はコンピュータ等によって構成され
ており、回路設計データベース２と、レイアウト設計デ
ータベース３と、レイアウトパターン画像発生部４と、
ショートエラーパターン判定部５と、ショートエラーパ
ターン強調表示指定部６と、ディスプレー７と、入力装
置８と、ショートエラー箇所特定部１０とを備えてい
る。そして、ショートエラー箇所特定部１０はショート
エラーパターントレース部１１と、パターン内フラグ異
同判定部１２と、内部ショートエラーパターン強調表示
指定部１３と、パターン間フラグ異同判定部１４と、相
互ショートエラーパターン強調表示指定部１５とを備え
ている。これら構成部は後述する作用を実行するように
プログラミングされている。

【００１４】次に、この配線レイアウト検証装置の作用
を説明することにより、本発明の一実施例である配線レ
イアウト検証方法を説明する。この説明により、前記配
線レイアウト検証装置の構成の詳細が共に明らかにな
る。

【００１５】一般に、半導体集積回路を設計する場合に
は階層設計と呼ばれる設計手法が採用されている。この
階層設計では、システム設計（方式設計またはアーキテ
クチャー設計とも呼ばれる。）、論理設計（機能設計ま
たはレジスター転送レベル設計とも呼ばれる。）、詳細
論理設計（ゲートレベル設計とも呼ばれる。）、回路設
計、レイアウト設計、パターン設計が順次行われ、各階
層でコンピュータによるシミュレーションと検証とが実
行される。そして、レイアウト設計の検証はレイアウト
後のレイアウトパターンと、その前段階の回路設計図と
が照合されることにより実行される。以下に、このレイ
アウト検証方法をショートエラーについて説明する。

【００１６】回路設計データベース２にはレイアウト設
計の前提になるデータが収録されている。レイアウト設
計はこの回路設計データベース２に収録されたデータに
基づいて実行される。レイアウト設計データベース３に
はレイアウトの設計に必要な条件等のデータが収録され
ており、レイアウト設計者および／またはコンピュータ
はこれらのデータを使用して回路設計データベース２に
収録されたデータを加工し、所定のレイアウトを設計す
る。そして、設計されたレイアウトはレイアウト設計デ
ータベース３に収録される。

【００１７】このようにして設計されてレイアウト設計
データベース３に収録されたレイアウトのデータは、レ
イアウト検証方法の実行に際してデータベース３からレ
イアウトパターン画像発生部４に呼び出される。レイア
ウトパターン画像発生部４は呼び出したデータを加工し
てレイアウトパターン画像信号を発生させ、この画像信
号によってディスプレー７にレイアウトパターンを表示
させる。

【００１８】また、設計されたレイアウトのデータはシ
ョートエラーパターン判定部５に呼び出される。ショー
トエラーパターン判定部５は回路設計データベース２に
収録されたデータを呼び出して、ネットリストと呼ばれ
る媒体を介在させる照合手法によってレイアウトデータ
と照合することにより、このレイアウトのパターンにお
けるショートエラーパターンを判定し、判定結果をショ
ートエラーパターン強調表示指定部６に送信する。この
強調表示指定部６はディスプレー７に表示されたレイア
ウトパターンのうちショートエラーと判定されたパター
ン（以下、単にパターンという。）を、例えば、図３に
示されているように、リバース表示等により強調表示さ
せる。

【００１９】続いて、配線レイアウト検証方法における
本実施例に係るショートエラー箇所特定方法を図２およ
び図３、図４を参照にして説明する。

【００２０】ショートエラー箇所が特定されるに際し
て、図２に示されているように、ショートエラーパター
ン判定部５の判定結果がショートエラー箇所特定部１０
におけるショートエラーパターントレース部１１に呼び
出される。ショートエラーパターントレース部１１はシ
ョートエラーと指摘されたパターンを接続順にトレース
する。図３に示されている例においては、ＶＣＣ端子２
０に直接に接続されているパターン２１からトレースが
開始される。

【００２１】ショートエラーパターントレース部１１は
トレースしたパターンに関するデータをパターン内フラ
グ異同判定部１２に送る。図２に示されているように、
パターン内フラグ異同判定部１２は送られて来たパター
ン内に２種類以上のフラグが立っているか否かを判定す
る。そして、パターン内フラグ異同判定部１２はいずれ
のフラグも同一である場合、すなわち、１種類のフラグ
のみが立っている場合には、「ＮＯ」の信号をショート
エラーパターントレース部１１に送る。また、パターン
内フラグ異同判定部１２はいずれかのフラグが異なる場
合、すなわち、２種類以上のフラグが立っている場合に
は、「ＹＥＳ」の信号をショートエラーパターントレー
ス部１１に送るとともに、そのパターンをショートエラ
ーパターンと特定する信号を内部ショートエラーパター
ン強調表示指定部１３に送る。

【００２２】図３に示されている例において、第１番目
のパターン２１内における各フラグはいずれも「ＶＣ
Ｃ」であるから、パターン内フラグ異同判定部１２は
「ＮＯ」であると判定する。ここで、第１番目のパター
ン２１には５つのセル２２・・・がそれぞれ接続されて
おり、各セル２２の内部端子名はいずれもＶＣＣ端子で
あるため、第１番目のパターン２１の５つのフラグ２３
・・・は「ＶＣＣ」となる。したがって、第１番目のパ
ターン２１は１種類のフラグ２３のみが立っていると判
定される。

【００２３】次に、パターン内フラグ異同判定部１２は
ショートエラーパターントレース部１１から第２番目の
パターン２４についてのデータが送信されて来ると、第
２番目のパターン２４についてフラグの異同を判定す
る。図３に示されている例において、第２番目のパター
ン２４には４つのセル２５・・・がそれぞれ接続されて
おり、上手側の２つのセル２５、２５の内部端子名は
「ＶＣＣ」であり、下手側の２つのセル２５、２５の内
部端子名は「ＶＳＳ」である。したがって、パターン内
フラグ異同判定部１２は上手側のフラグ２６と下手側の
フラグ２７とが異なる、すなわち、第２番目のパターン
２４内に２種類のフラグ２６と２７とが立っていると判
定し、「ＹＥＳ」の信号をショートエラーパターントレ
ース部１１に送るとともに、第２番目のパターン２４を
ショートエラーパターンと特定する信号を内部ショート
エラーパターン強調表示指定部１３に送る。

【００２４】内部ショートエラーパターン強調表示指定
部１３はディスプレー７にショートエラーパターンと特
定されたパターンを強調表示させる指定信号を送信す
る。ディスプレー７はこの指定されたパターンを指定さ
れない他のパターンと識別し得るようにフラッシング表
示等によって強調表示させる。図３に示されている例に
おいては、第２番目のパターン２４が、例えば、フラッ
シング表示されることになる。

【００２５】検証者はこの強調表示された第２番目のパ
ターン２４を入力装置８によって指定し、そのパターン
２４についてのショートエラーの原因を直ちに解析す
る。また、検証者はそのパターン２４を入力装置８によ
って指定してレイアウト設計データベース３等に収録さ
せることにより、後で、そのパターン２４についてのシ
ョートエラーの原因を解析してもよい。

【００２６】他方、パターン内フラグ異同判定部１２が
第ｎ番目のパターンはいずれのフラグも同一である旨の
「ＮＯ」の信号を送信して来た場合には、図２に示され
ているように、ショートエラーパターントレース部１１
は前回トレースした第ｎ番目のパターンに直接接続した
次の第（ｎ＋１）番目のパターンをトレースし、トレー
スした第（ｎ＋１）番目のパターンに関するデータをパ
ターン間フラグ異同判定部１４に送る。パターン間フラ
グ異同判定部１４は送られて来た第（ｎ＋１）番目のパ
ターンには前回トレースした第ｎ番目のパターンのフラ
グと異なるフラグが立っているかを判定する。そして、
パターン間フラグ異同判定部１４は双方のパターンのい
ずれのフラグも同一である場合には、「ＮＯ」の信号を
ショートエラーパターントレース部１１に送る。また、
パターン間フラグ異同判定部１４は第（ｎ＋１）番目の
パターンに第ｎ番目のパターンのフラグと異なる種類の
フラグが立っている場合には、「ＹＥＳ」の信号をショ
ートエラーパターントレース部１１に送るとともに、そ
のパターンを相互ショートエラーパターンと特定する信
号を相互ショートエラーパターン強調表示指定部１５に
送る。

【００２７】図４に示されている例において、第１ネッ
トの端子３０に直接接続されている第１番目のパターン
３１の各フラグは「ＩＮ」であり、第２番目のパターン
３４における各フラグもいずれも「ＩＮ」であるから、
パターン間フラグ異同判定部１４は第１番目のパターン
３１と第２番目のパターン３４とはフラグが同一で「Ｎ
Ｏ」であると判定する。ここで、第１番目のパターン３
１には３つのセル３２・・・がそれぞれ接続されてお
り、各セル３２の内部端子名はいずれも「ＩＮ」である
ため、第１番目のパターン３１の各フラグ３３は「Ｉ
Ｎ」となる。他方、第２番目のパターン３４には２つの
セル３５、３５がそれぞれ接続されており、両セル３
５、３５の内部端子名はいずれも「ＩＮ」であるため、
第２番目のパターン３４の各フラグ３６は「ＩＮ」とな
る。したがって、パターン間フラグ異同判定部１４は第
１番目のパターン３１と第２番目のパターン３４とはフ
ラグが同一であるため、「ＮＯ」であると判定すること
になる。

【００２８】図４に示されている例において、第３番目
のパターン３７には４つのセル３８・・・が接続されて
おり、各セル３８の内部端子名は「ＯＵＴ」であるた
め、フラグ３９は「ＯＵＴ」になる。したがって、パタ
ーン間フラグ異同判定部１４は第２番目のパターン３４
と第３番目のパターン３７との間の判定に際して、フラ
グ３６とフラグ３９とが異なるため、「ＹＥＳ」である
と判定することになる。「ＹＥＳ」と判定すると、パタ
ーン間フラグ異同判定部１４は第２番目のパターン３４
と第３番目のパターン３７とはショートエラーパターン
と特定する信号を相互ショートエラーパターン強調表示
指定部１５に送る。

【００２９】相互ショートエラーパターン強調表示指定
部１５はディスプレー７にショートエラーパターンと特
定された第ｎ番目と第（ｎ＋１）番目との前後両方のパ
ターンを強調表示させる指定信号を送信する。ディスプ
レー７はこの指定された前後両方のパターンを指定され
ない他のパターンと識別し得るようにフラッシング表示
等によって強調表示させる。図４に示されている例にお
いては、第２番目のパターン３４と第３番目のパターン
３７とが同時にフラッシング表示等により強調表示され
ることになる。

【００３０】検証者はこの強調表示された第ｎ番目と第
（ｎ＋１）番目との前後両方のパターン３４と３７とを
入力装置８によって指定し、そのパターン３４と３７と
のショートエラーの原因を直ちに解析するか、または、
そのパターン３４と３７とをレイアウト設計データベー
ス３等に収録して後でショートエラーの原因を解析する
ことになる。

【００３１】なお、図４において、第３番目のパターン
３７は第４番目のパターン４０および第５番目のパター
ン４１を介して第２ネットの端子４２に接続されてい
る。

【００３２】以降、前記ルーチンが繰り返されて、ショ
ートエラーパターンと判定されたｍ個の全てのパターン
がトレースされながら、ショートエラーパターン箇所が
順次特定されて行く。

【００３３】前記実施例によれば次の効果が得られる。 （１） 従来の配線レイアウト検証方法においては、シ
ョートエラーしているネットやショートエラー箇所を含
むパスのレイアウトパターンが全て強調表示されてしま
うため、複数箇所でショートエラーしている場合や、電
源ネットがショートエラーしている場合には強調表示さ
れるレイアウトパターンの数が膨大になり、実際にショ
ートエラーしている場所の特定が困難になるが、ショー
トエラーを起こしている場所を特定して強調表示するこ
とにより、強調表示されるパターンが減少するため、シ
ョートエラー箇所の特定が容易になる。

【００３４】（２） また、隣合うパターン同士がショ
ートエラーしている場合には、相互にショートエラーし
ている双方のパターンのみを強調表示することにより、
強調表示されるショートエラーパターンの数が減少する
ため、ショートエラー箇所の特定が容易になる。

【００３５】（３） 半導体集積回路の配線レイアウト
設計後における配線レイアウト検証作業に際して、ショ
ートエラー箇所の特定作業を迅速かつ正確に実行するこ
とにより、配線レイアウト検証作業の効率を高めること
ができるとともに、その精度を高めることができる。そ
の結果、半導体集積回路の階層設計全体としての作業期
間を短縮化することができ、新規製品の開発期間を短縮
化することができる。

【００３６】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【００３７】例えば、フラグの情報としては、セルの内
部端子名を使用するに限らず、パターンに付けたネット
名や、電気配線に付したボンディングパッド名等を使用
することができる。

【００３８】強調表示方法はリバース表示やフラッシン
グ表示に限らず、カラー表示等であってもよく、要する
に、強調表示すべきパターンが他のパターンと識別し得
る表示方法であればよい。

【００３９】さらに、配線レイアウトの表示やショート
エラーパターンの強調表示は、ディスプレーによって実
行するに限らず、プリンター等によってハード表示して
もよい。

【００４０】なお、ショートエラーパターンについての
配線レイアウト検証は、オープンエラーパターン等の他
の配線レイアウト検証と共に実行してもよいし、単独で
実行してもよい。

【００４１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
集積回路における電気配線のレイアウト検証技術に適用
した場合について説明したが、それに限定されるもので
はなく、半導体集積回路のセルにおける内部配線のレイ
アウト検証技術にも適用することができる。セルにおけ
る内部配線のレイアウト検証技術においては、素子のノ
ード名をフラグとして使用することができる。

【００４２】また、半導体集積回路における配線レイア
ウト検証技術に適用するに限らず、プリント配線基板や
液晶パネル等の配線についての配線レイアウト検証技術
全般に適用することができる。

【００４３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、次
の通りである。

【００４４】ショートエラーを起こしているショートエ
ラーパターンのみを特定して強調表示することにより、
強調表示されるパターンを減少させることができるた
め、ショートエラー箇所の特定作業を容易化することが
できる。

【００４５】隣合うパターン同士がショートエラーして
いる場合に相互にショートエラーしている双方のパター
ンのみを強調表示することにより、強調表示されるショ
ートエラーパターンの数を減少させることができるた
め、ショートエラー箇所の特定作業を容易化することが
できる。

【図面の簡単な説明】

【図１】本発明の一実施例である配線レイアウト検証装
置を示すブロック図である。

【図２】その配線レイアウト検証装置による本発明の一
実施例である配線レイアウト検証方法におけるショート
エラー箇所特定方法を示すフローチャートである。

【図３】内部ショートエラーパターン特定方法の作用を
説明するための説明図である。

【図４】相互ショートエラーパターン特定方法の作用を
説明するための説明図である。

【符合の説明】

１…配線レイアウト検証装置、２…回路設計データベー
ス、３…レイアウト設計データベース、４…レイアウト
パターン画像発生部、５…ショートエラーパターン判定
部、６…ショートエラーパターン強調表示指定部、７…
ディスプレー、８…入力装置、１０…ショートエラー箇
所特定部、１１…ショートエラーパターントレース部、
１２…パターン内フラグ異同判定部、１３…内部ショー
トエラーパターン強調表示指定部、１４…パターン間フ
ラグ異同判定部、１５…相互ショートエラーパターン強
調表示指定部、２０…ＶＣＣ端子、２１…第１番目のパ
ターン、２２…セル、２３…フラグ（ＶＣＣ）、２４…
第２番目のパターン、２５…セル、２６…フラグ（ＶＣ
Ｃ）、２７…フラグ（ＶＳＳ）、３０…第１ネットの端
子、３１…第１番目のパターン、３２…セル、３３…フ
ラグ（ＩＮ）、３４…第２番目のパターン、３５…セ
ル、３６…フラグ（ＩＮ）、３７…第３番目のパター
ン、３８…セル、３９…フラグ（ＯＵＴ）、４０…第４
番目のパターン、４１…第５番目のパターン、４２…第
２ネットの端子。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 設計された配線レイアウトのショートエ
   ラーが判定されて、ショートエラーの配線パターンが表
   示される配線レイアウト検証方法において、 前記判定されたショートエラー配線パターンが接続順に
   トレースされ、一つのパターン内のフラグの異同が照合
   され、異なるフラグが存在する配線パターンが強調表示
   されることを特徴とする配線レイアウト検証方法。
2. 【請求項２】 設計された配線レイアウトのショートエ
   ラーが判定されて、ショートエラーの配線パターンが表
   示される配線レイアウト検証方法において、 前記判定されたショートエラー配線パターンが接続順に
   トレースされ、隣合う配線パターンのフラグ同士の異同
   が照合され、フラグ同士が互いに異なる隣合う配線パタ
   ーンが強調表示されることを特徴とする配線レイアウト
   検証方法。
3. 【請求項３】 フラグが配線パターンに連なるセルの内
   部端子名、または、配線パターンに付されたネット名で
   あることを特徴とする請求項１または請求項２に記載の
   配線レイアウト検証方法。
4. 【請求項４】 設計された配線レイアウトのショートエ
   ラーを判定して、ショートエラーの配線パターンを表示
   する配線レイアウト検証装置において、 前記判定されたショートエラー配線パターンを接続順に
   トレースするトレース部と、 一つのパターン内のフラグの異同を照合し、異なるフラ
   グが存在するパターンを判定する判定部と、 異なるフラグが存在すると判定された配線パターンを強
   調表示させるショートエラー箇所強調表示指定部と、 を備えていることを特徴とする配線レイアウト検証装
   置。
5. 【請求項５】 設計された配線レイアウトのショートエ
   ラーを判定して、ショートエラーの配線パターンを表示
   する配線レイアウト検証装置において、 前記判定されたショートエラー配線パターンを接続順に
   トレースするトレース部と、 隣合う配線パターンのフラグ同士の異同を照合し、フラ
   グ同士が互いに異なる隣合うパターンを判定する判定部
   と、 フラグ同士が互いに異なる隣合うパターンを強調表示さ
   せるショートエラー箇所強調表示指定部と、 を備えていることを特徴とする配線レイアウト検証装
   置。