JP2000195960A - 半導体集積回路の遅延計算装置及びその方法並びにタイミング検証装置及びその方法 - Google Patents
半導体集積回路の遅延計算装置及びその方法並びにタイミング検証装置及びその方法Info
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- JP2000195960A JP2000195960A JP10370811A JP37081198A JP2000195960A JP 2000195960 A JP2000195960 A JP 2000195960A JP 10370811 A JP10370811 A JP 10370811A JP 37081198 A JP37081198 A JP 37081198A JP 2000195960 A JP2000195960 A JP 2000195960A
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Abstract
(57)【要約】
【課題】 電源配線による電圧降下を算出し、各素子種
別毎の電圧降下を考慮することにより、信頼性の高い遅
延計算やタイミング検証を行う。 【解決手段】 電圧の代表条件における素子種別毎の遅
延情報１０８から設計対象回路の代表遅延値を算出する
ための手段１０１と、電源配線における電圧降下を考慮
した各素子毎の電源電圧を算出するための手段１０３，
１０４と、該算出された各素子毎の電源電圧と動作電圧
に依存した遅延変動係数情報１１４とを用いて各素子毎
の遅延変動係数を算出するための手段１０５と、前記代
表遅延値と前記各素子毎の遅延変動係数とを用いて各素
子毎の遅延値を算出するための手段１０６とを備える。
このようにして得られた回路遅延値情報を元に論理シミ
ュレーション実行手段１０７でタイミング検証を行う。
別毎の電圧降下を考慮することにより、信頼性の高い遅
延計算やタイミング検証を行う。 【解決手段】 電圧の代表条件における素子種別毎の遅
延情報１０８から設計対象回路の代表遅延値を算出する
ための手段１０１と、電源配線における電圧降下を考慮
した各素子毎の電源電圧を算出するための手段１０３，
１０４と、該算出された各素子毎の電源電圧と動作電圧
に依存した遅延変動係数情報１１４とを用いて各素子毎
の遅延変動係数を算出するための手段１０５と、前記代
表遅延値と前記各素子毎の遅延変動係数とを用いて各素
子毎の遅延値を算出するための手段１０６とを備える。
このようにして得られた回路遅延値情報を元に論理シミ
ュレーション実行手段１０７でタイミング検証を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
遅延計算装置及びその方法と、半導体集積回路のタイミ
ング検証装置及びその方法とに関するものである。
遅延計算装置及びその方法と、半導体集積回路のタイミ
ング検証装置及びその方法とに関するものである。
【０００２】
【従来の技術】従来の半導体集積回路の遅延計算及びタ
イミング検証のための装置の例を図１１に示す。図１１
において、１０１は代表条件における遅延値算出手段、
１０２は動作条件依存遅延変動係数算出手段、１０６は
動作条件対応回路遅延値算出手段、１０７は論理シミュ
レーション実行手段、１０８は素子種別毎遅延情報、１
０９はレイアウト情報、１１０は動作条件情報、１１２
はネットリスト、１１３は回路代表遅延値情報、１１４
は温度・電圧・プロセス等条件依存遅延変動係数情報、
２０１は遅延変動係数、２０２は回路遅延値情報であ
る。
イミング検証のための装置の例を図１１に示す。図１１
において、１０１は代表条件における遅延値算出手段、
１０２は動作条件依存遅延変動係数算出手段、１０６は
動作条件対応回路遅延値算出手段、１０７は論理シミュ
レーション実行手段、１０８は素子種別毎遅延情報、１
０９はレイアウト情報、１１０は動作条件情報、１１２
はネットリスト、１１３は回路代表遅延値情報、１１４
は温度・電圧・プロセス等条件依存遅延変動係数情報、
２０１は遅延変動係数、２０２は回路遅延値情報であ
る。
【０００３】次に、本従来例の動作を説明する。代表条
件における遅延値算出手段１０１は、温度及び電圧の代
表条件における素子種別毎の遅延特性が抽出されている
素子種別毎遅延情報１０８と、回路レイアウト結果が格
納されているレイアウト情報１０９とから、回路中の各
素子種別毎の負荷容量依存遅延と各配線のＲＣ依存遅延
とを算出し、代表条件における当該回路の遅延値情報１
１３を生成する。ここで、代表条件における遅延値情報
とは、設計対象回路の動作規格内における標準的な外部
条件、例えば温度２０℃、電圧３．０Ｖの条件において
回路シミュレーションにより抽出した各素子種別毎の遅
延値情報である。
件における遅延値算出手段１０１は、温度及び電圧の代
表条件における素子種別毎の遅延特性が抽出されている
素子種別毎遅延情報１０８と、回路レイアウト結果が格
納されているレイアウト情報１０９とから、回路中の各
素子種別毎の負荷容量依存遅延と各配線のＲＣ依存遅延
とを算出し、代表条件における当該回路の遅延値情報１
１３を生成する。ここで、代表条件における遅延値情報
とは、設計対象回路の動作規格内における標準的な外部
条件、例えば温度２０℃、電圧３．０Ｖの条件において
回路シミュレーションにより抽出した各素子種別毎の遅
延値情報である。
【０００４】動作条件依存遅延変動係数算出手段１０２
は、当該回路の動作条件を指定する動作条件情報１１０
と、温度及び電圧に対応した代表条件からの遅延変動係
数情報が格納されている温度・電圧・プロセス等条件依
存遅延変動係数情報１１４のデータベースとから、指定
された動作条件における遅延変動係数２０１を算出す
る。図１２に電圧依存遅延変動係数の例を、図１３に温
度依存遅延変動係数の例をそれぞれ示す。ここで、電圧
条件としてワーストケース２．８５Ｖ、ベストケース
３．１５Ｖ、温度条件としてベストケース−２０℃、ワ
ーストケース７０℃が指定された場合、電圧依存遅延変
動係数はベストケース時０．８、ワーストケース時１．
３、温度依存遅延変動係数はベストケース時０．８、ワ
ーストケース時１．５５となる。これらを考慮した遅延
変動係数は、例えばベストケース同士の変動係数の掛け
算と、ワーストケース同士の変動係数の掛け算とにより
求められる。本例では、ベストケースの場合０．８×
０．８＝０．６４、ワーストケースの場合１．３×１．
５５＝２．０２となる。なお、ここでは説明を簡単にす
るためプロセス依存遅延変動係数は考慮していない。
は、当該回路の動作条件を指定する動作条件情報１１０
と、温度及び電圧に対応した代表条件からの遅延変動係
数情報が格納されている温度・電圧・プロセス等条件依
存遅延変動係数情報１１４のデータベースとから、指定
された動作条件における遅延変動係数２０１を算出す
る。図１２に電圧依存遅延変動係数の例を、図１３に温
度依存遅延変動係数の例をそれぞれ示す。ここで、電圧
条件としてワーストケース２．８５Ｖ、ベストケース
３．１５Ｖ、温度条件としてベストケース−２０℃、ワ
ーストケース７０℃が指定された場合、電圧依存遅延変
動係数はベストケース時０．８、ワーストケース時１．
３、温度依存遅延変動係数はベストケース時０．８、ワ
ーストケース時１．５５となる。これらを考慮した遅延
変動係数は、例えばベストケース同士の変動係数の掛け
算と、ワーストケース同士の変動係数の掛け算とにより
求められる。本例では、ベストケースの場合０．８×
０．８＝０．６４、ワーストケースの場合１．３×１．
５５＝２．０２となる。なお、ここでは説明を簡単にす
るためプロセス依存遅延変動係数は考慮していない。
【０００５】動作条件対応回路遅延値算出手段１０６
は、回路代表遅延値情報１１３と遅延変動係数２０１と
を掛け算することにより、ベストケース及びワーストケ
ースにおける回路遅延値情報２０２を生成する。
は、回路代表遅延値情報１１３と遅延変動係数２０１と
を掛け算することにより、ベストケース及びワーストケ
ースにおける回路遅延値情報２０２を生成する。
【０００６】論理シミュレーション実行手段１０７は、
当該回路のネットリスト１１２と、ベストケース及びワ
ーストケースの回路遅延値情報２０２とを入力情報とし
てタイミングの検証を行う。これにより、温度条件や電
圧条件を考慮した回路遅延値の計算やタイミング検証が
実行可能となる。
当該回路のネットリスト１１２と、ベストケース及びワ
ーストケースの回路遅延値情報２０２とを入力情報とし
てタイミングの検証を行う。これにより、温度条件や電
圧条件を考慮した回路遅延値の計算やタイミング検証が
実行可能となる。
【０００７】
【発明が解決しようとする課題】上記従来の技術は、代
表遅延条件だけではなく、電源電圧変動、動作温度変動
及びプロセス変動を考慮しているが、回路中の各素子種
別毎の動作電圧の違いによる各素子種別毎の遅延変動係
数を考慮していないものであり、信頼性に問題があっ
た。また、近年の半導体集積回路の集積度の向上に伴
い、各素子種別毎の動作電圧の違いが各素子種別毎の遅
延に与える影響は無視できなくなってきた。
表遅延条件だけではなく、電源電圧変動、動作温度変動
及びプロセス変動を考慮しているが、回路中の各素子種
別毎の動作電圧の違いによる各素子種別毎の遅延変動係
数を考慮していないものであり、信頼性に問題があっ
た。また、近年の半導体集積回路の集積度の向上に伴
い、各素子種別毎の動作電圧の違いが各素子種別毎の遅
延に与える影響は無視できなくなってきた。
【０００８】本発明は、電源配線による電圧降下を算出
し、各素子種別毎の電圧降下を考慮することにより、信
頼性の高い遅延計算やタイミング検証を行うことを目的
とする。
し、各素子種別毎の電圧降下を考慮することにより、信
頼性の高い遅延計算やタイミング検証を行うことを目的
とする。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、請求項１〜４の発明は、設計対象回路の電源配線に
おける電圧降下を考慮した各素子毎の電源電圧を算出す
るための素子電圧値算出手段（工程）と、該算出された
各素子毎の電源電圧を用いて各素子毎の遅延値を算出す
るための回路遅延値算出手段（工程）とを備えた遅延計
算装置（方法）を採用したものである。
に、請求項１〜４の発明は、設計対象回路の電源配線に
おける電圧降下を考慮した各素子毎の電源電圧を算出す
るための素子電圧値算出手段（工程）と、該算出された
各素子毎の電源電圧を用いて各素子毎の遅延値を算出す
るための回路遅延値算出手段（工程）とを備えた遅延計
算装置（方法）を採用したものである。
【００１０】また、請求項５〜８の発明は、設計対象回
路の電源配線における電圧降下を考慮しない遅延値情報
を用いて当該回路のタイミング検証を行うための第１の
論理シミュレーション実行手段（工程）と、同設計対象
回路の電源配線における電圧降下を考慮した遅延値情報
を用いて当該回路のタイミング検証を行うための第２の
論理シミュレーション実行手段（工程）と、第１の論理
シミュレーション実行手段（工程）によるタイミング検
証の結果と第２の論理シミュレーション実行手段（工
程）によるタイミング検証の結果とを比較して、前記電
源配線における電圧降下を考慮した場合にのみタイミン
グエラーが発生する素子を検出するためのタイミングエ
ラー検出手段（工程）とを備えたタイミング検証装置
（方法）を採用したものである。
路の電源配線における電圧降下を考慮しない遅延値情報
を用いて当該回路のタイミング検証を行うための第１の
論理シミュレーション実行手段（工程）と、同設計対象
回路の電源配線における電圧降下を考慮した遅延値情報
を用いて当該回路のタイミング検証を行うための第２の
論理シミュレーション実行手段（工程）と、第１の論理
シミュレーション実行手段（工程）によるタイミング検
証の結果と第２の論理シミュレーション実行手段（工
程）によるタイミング検証の結果とを比較して、前記電
源配線における電圧降下を考慮した場合にのみタイミン
グエラーが発生する素子を検出するためのタイミングエ
ラー検出手段（工程）とを備えたタイミング検証装置
（方法）を採用したものである。
【００１１】
【発明の実施の形態】図１は、本発明に係る半導体集積
回路の遅延計算及びタイミング検証のための装置の構成
例を示している。図１において、１０１は代表条件にお
ける遅延値算出手段、１０２は動作条件依存遅延変動係
数算出手段、１０３は素子電圧降下抵抗値算出手段、１
０４は素子電圧値算出手段、１０５は素子電圧依存遅延
変動係数算出手段、１０６は動作条件対応回路遅延値算
出手段、１０７は論理シミュレーション実行手段であ
る。また、１０８は素子種別毎遅延情報、１０９はレイ
アウト情報、１１０は動作条件情報、１１１は素子種別
毎電流値情報、１１２はネットリスト、１１３は回路代
表遅延値情報、１１４は温度・電圧・プロセス等条件依
存遅延変動係数情報、１１５は素子電圧降下抵抗値情
報、１１６は素子電圧値情報、１１７は素子遅延変動係
数情報、１１８は電圧降下を考慮した回路遅延値情報で
ある。
回路の遅延計算及びタイミング検証のための装置の構成
例を示している。図１において、１０１は代表条件にお
ける遅延値算出手段、１０２は動作条件依存遅延変動係
数算出手段、１０３は素子電圧降下抵抗値算出手段、１
０４は素子電圧値算出手段、１０５は素子電圧依存遅延
変動係数算出手段、１０６は動作条件対応回路遅延値算
出手段、１０７は論理シミュレーション実行手段であ
る。また、１０８は素子種別毎遅延情報、１０９はレイ
アウト情報、１１０は動作条件情報、１１１は素子種別
毎電流値情報、１１２はネットリスト、１１３は回路代
表遅延値情報、１１４は温度・電圧・プロセス等条件依
存遅延変動係数情報、１１５は素子電圧降下抵抗値情
報、１１６は素子電圧値情報、１１７は素子遅延変動係
数情報、１１８は電圧降下を考慮した回路遅延値情報で
ある。
【００１２】以上のように構成された図１の装置につい
て、以下、その動作を述べる。なお、図１中の符号１０
１、１０２、１０６、１０７、１０８、１０９、１１
０、１１２、１１３及び１１４は、図１１中の同一符号
を付した従来例と同一であるためその説明は省略する。
て、以下、その動作を述べる。なお、図１中の符号１０
１、１０２、１０６、１０７、１０８、１０９、１１
０、１１２、１１３及び１１４は、図１１中の同一符号
を付した従来例と同一であるためその説明は省略する。
【００１３】素子電圧降下抵抗値算出手段１０３は、数
式１に従って、設計対象回路の電源から該設計対象回路
を構成する各素子までのコンタクトを含む電源配線の抵
抗値（電圧降下抵抗値）Ｒiを算出する。算出された各
素子種別毎の電圧降下抵抗値Ｒiは、素子電圧降下抵抗
値情報１１５として出力される。
式１に従って、設計対象回路の電源から該設計対象回路
を構成する各素子までのコンタクトを含む電源配線の抵
抗値（電圧降下抵抗値）Ｒiを算出する。算出された各
素子種別毎の電圧降下抵抗値Ｒiは、素子電圧降下抵抗
値情報１１５として出力される。
【００１４】
【数１】
【００１５】ここで、Ｒ1は設計対象回路の電源の内部
抵抗値、Ｌjは配線の分岐点又は配線層で分割された区
間電源配線であるセグメントの配線長、Ｗjは該セグメ
ントの配線幅、Ｒｓは単位面積当たりのシート抵抗値、
Ｒｃkは各コンタクトの抵抗値である。なお、レイアウ
ト情報１０９には、全電源配線の各セグメント毎の配線
長、配線幅、コンタクト情報が格納されている。また、
抵抗値算出パラメータとして単位面積当たりのシート抵
抗値、コンタクト抵抗値も格納されている。
抵抗値、Ｌjは配線の分岐点又は配線層で分割された区
間電源配線であるセグメントの配線長、Ｗjは該セグメ
ントの配線幅、Ｒｓは単位面積当たりのシート抵抗値、
Ｒｃkは各コンタクトの抵抗値である。なお、レイアウ
ト情報１０９には、全電源配線の各セグメント毎の配線
長、配線幅、コンタクト情報が格納されている。また、
抵抗値算出パラメータとして単位面積当たりのシート抵
抗値、コンタクト抵抗値も格納されている。
【００１６】次に、素子電圧値算出手段１０４は、数式
２に従って、各素子毎の電圧降下抵抗値Ｒiを格納した
素子電圧降下抵抗値情報１１５と、各素子種別毎の動作
時の平均電源電流値Ｉiを格納した素子種別毎電流値情
報１１１と、動作条件情報１１０の中の設計対象回路の
電源電圧Ｖddとから、電源配線における電圧降下を考慮
した各素子毎の電源電圧Ｖiを算出する。算出された各
素子毎の電源電圧Ｖiは、素子電圧値情報１１６として
出力される。
２に従って、各素子毎の電圧降下抵抗値Ｒiを格納した
素子電圧降下抵抗値情報１１５と、各素子種別毎の動作
時の平均電源電流値Ｉiを格納した素子種別毎電流値情
報１１１と、動作条件情報１１０の中の設計対象回路の
電源電圧Ｖddとから、電源配線における電圧降下を考慮
した各素子毎の電源電圧Ｖiを算出する。算出された各
素子毎の電源電圧Ｖiは、素子電圧値情報１１６として
出力される。
【００１７】
【数２】
【００１８】素子電圧降下抵抗値算出手段１０３及び素
子電圧値算出手段１０４の動作を、図２及び図３の回路
図を例にとり説明する。図２は入力信号Ａ、Ｂ及びＣ、
出力信号ＯＵＴ、素子種別ＮＯＲの素子５０１、素子種
別ＩＮＶＥＲＴＥＲの素子５０２及び素子種別ＮＡＮＤ
の素子５０３から構成された論理レベルの回路図であ
る。図３は、図２の回路をトランジスタレベルで表現し
た回路図である。
子電圧値算出手段１０４の動作を、図２及び図３の回路
図を例にとり説明する。図２は入力信号Ａ、Ｂ及びＣ、
出力信号ＯＵＴ、素子種別ＮＯＲの素子５０１、素子種
別ＩＮＶＥＲＴＥＲの素子５０２及び素子種別ＮＡＮＤ
の素子５０３から構成された論理レベルの回路図であ
る。図３は、図２の回路をトランジスタレベルで表現し
た回路図である。
【００１９】図３において、６０１は当該回路の電源
（電圧Ｖdd）、Ｒ１は電源６０１から分岐点６０２まで
の抵抗、Ｒ２は分岐点６０２から素子５０２までの抵
抗、Ｒ３は分岐点６０２から分岐点６０３までの抵抗、
Ｒ４は分岐点６０３から素子５０１までの抵抗、Ｒ５は
分岐点６０３から素子５０３までの抵抗である。図３の
例では、素子５０１に対する電圧降下抵抗値はＲ１＋Ｒ
３＋Ｒ４であり、素子５０２に対する電圧降下抵抗値は
Ｒ１＋Ｒ２であり、素子５０３に対する電圧降下抵抗値
はＲ１＋Ｒ３＋Ｒ５である。また、抵抗Ｒ１、Ｒ２、Ｒ
３、Ｒ４及びＲ５の各々に流れる電流をＩ１、Ｉ２、Ｉ
３、Ｉ４及びＩ５とすると、素子５０１における電圧降
下はＩ１×Ｒ１＋Ｉ３×Ｒ３＋Ｉ４×Ｒ４であり、素子
５０２における電圧降下はＩ１×Ｒ１＋Ｉ２×Ｒ２であ
り、素子５０３における電圧降下はＩ１×Ｒ１＋Ｉ３×
Ｒ３＋Ｉ５×Ｒ５である。ただし、Ｉ１＝Ｉ２＋Ｉ３、
Ｉ３＝Ｉ４＋Ｉ５である。ここで、素子種別毎電流値情
報１１１の中の値がＩ２＝０．０２ｍＡ、Ｉ４＝０．０
４ｍＡ、Ｉ５＝０．０４ｍＡであり、レイアウト情報１
０９からＲ１＝３００Ω、Ｒ２＝１００Ω、Ｒ３＝２０
０Ω、Ｒ４＝１００Ω、Ｒ５＝１００Ωを算出したもの
とすると、素子５０１、５０２及び５０３の各々におけ
る電圧降下の算出結果は、それぞれ０．０４Ｖ、０．０
３Ｖ、０．０４Ｖとなる。また、ワーストケースにおけ
るＶdd＝２．８５Ｖ、ベストケースにおけるＶdd＝３．
１５Ｖであるものとすると、素子５０１の電源電圧Ｖno
rはワーストケース時２．８１Ｖ、ベストケース時３．
１１Ｖであり、素子５０２の電源電圧Ｖinvはワースト
ケース時２．８２Ｖ、ベストケース時３．１２Ｖであ
り、素子５０３の電源電圧Ｖnandはワーストケース時
２．８１Ｖ、ベストケース時３．１１Ｖであるものと算
出される。図４は求めた各素子毎の電源電圧の例であ
る。
（電圧Ｖdd）、Ｒ１は電源６０１から分岐点６０２まで
の抵抗、Ｒ２は分岐点６０２から素子５０２までの抵
抗、Ｒ３は分岐点６０２から分岐点６０３までの抵抗、
Ｒ４は分岐点６０３から素子５０１までの抵抗、Ｒ５は
分岐点６０３から素子５０３までの抵抗である。図３の
例では、素子５０１に対する電圧降下抵抗値はＲ１＋Ｒ
３＋Ｒ４であり、素子５０２に対する電圧降下抵抗値は
Ｒ１＋Ｒ２であり、素子５０３に対する電圧降下抵抗値
はＲ１＋Ｒ３＋Ｒ５である。また、抵抗Ｒ１、Ｒ２、Ｒ
３、Ｒ４及びＲ５の各々に流れる電流をＩ１、Ｉ２、Ｉ
３、Ｉ４及びＩ５とすると、素子５０１における電圧降
下はＩ１×Ｒ１＋Ｉ３×Ｒ３＋Ｉ４×Ｒ４であり、素子
５０２における電圧降下はＩ１×Ｒ１＋Ｉ２×Ｒ２であ
り、素子５０３における電圧降下はＩ１×Ｒ１＋Ｉ３×
Ｒ３＋Ｉ５×Ｒ５である。ただし、Ｉ１＝Ｉ２＋Ｉ３、
Ｉ３＝Ｉ４＋Ｉ５である。ここで、素子種別毎電流値情
報１１１の中の値がＩ２＝０．０２ｍＡ、Ｉ４＝０．０
４ｍＡ、Ｉ５＝０．０４ｍＡであり、レイアウト情報１
０９からＲ１＝３００Ω、Ｒ２＝１００Ω、Ｒ３＝２０
０Ω、Ｒ４＝１００Ω、Ｒ５＝１００Ωを算出したもの
とすると、素子５０１、５０２及び５０３の各々におけ
る電圧降下の算出結果は、それぞれ０．０４Ｖ、０．０
３Ｖ、０．０４Ｖとなる。また、ワーストケースにおけ
るＶdd＝２．８５Ｖ、ベストケースにおけるＶdd＝３．
１５Ｖであるものとすると、素子５０１の電源電圧Ｖno
rはワーストケース時２．８１Ｖ、ベストケース時３．
１１Ｖであり、素子５０２の電源電圧Ｖinvはワースト
ケース時２．８２Ｖ、ベストケース時３．１２Ｖであ
り、素子５０３の電源電圧Ｖnandはワーストケース時
２．８１Ｖ、ベストケース時３．１１Ｖであるものと算
出される。図４は求めた各素子毎の電源電圧の例であ
る。
【００２０】次に、素子電圧依存遅延変動係数算出手段
１０５により、素子電圧値情報１１６と温度・電圧・プ
ロセス等条件依存遅延変動係数情報１１４とを用いて、
素子遅延変動係数情報１１７を算出する。遅延変動係数
算出方法の例を図５を用いて説明する。図５は、電圧依
存遅延変動係数と電源電圧との関係を示すグラフであ
る。図５のグラフから、素子電圧値算出手段１０４で求
めた各素子毎の電源電圧２．８１Ｖ、２．８２Ｖ、３．
１１Ｖ、３．１２Ｖに対する遅延変動係数は、それぞれ
１．５４、１．４８、０．８６、０．８２となる。な
お、図５ではグラフで電圧依存遅延変動係数を表現した
が、テーブルや式で表現してもよい。
１０５により、素子電圧値情報１１６と温度・電圧・プ
ロセス等条件依存遅延変動係数情報１１４とを用いて、
素子遅延変動係数情報１１７を算出する。遅延変動係数
算出方法の例を図５を用いて説明する。図５は、電圧依
存遅延変動係数と電源電圧との関係を示すグラフであ
る。図５のグラフから、素子電圧値算出手段１０４で求
めた各素子毎の電源電圧２．８１Ｖ、２．８２Ｖ、３．
１１Ｖ、３．１２Ｖに対する遅延変動係数は、それぞれ
１．５４、１．４８、０．８６、０．８２となる。な
お、図５ではグラフで電圧依存遅延変動係数を表現した
が、テーブルや式で表現してもよい。
【００２１】次に、素子遅延変動係数情報１１７と回路
代表遅延値情報１１３とを用いて、動作条件対応回路遅
延値算出手段１０６により、ワーストケース及びベスト
ケースにおける各素子毎の遅延値を算出し、回路遅延値
情報１１８を生成する。本実施形態では、ワーストケー
スにおける電圧依存遅延変動係数、プロセス依存遅延変
動係数、温度依存遅延変動係数を掛け算することにより
各素子毎のワーストケース遅延変動係数を、ベストケー
スにおける電圧依存遅延変動係数、プロセス依存遅延変
動係数、温度依存遅延変動係数を掛け算することにより
各素子毎のベストケース遅延変動係数をそれぞれ求め、
更に各遅延変動係数を当該素子の代表遅延値に掛け算す
ることにより、ワーストケース及びベストケースにおけ
る各素子の遅延値を算出する。図６に示す例では、素子
５０１及び５０３のベストケース遅延変動係数は０．８
６×０．９×０．８＝０．６２、ワーストケース遅延変
動係数は１．５４×１．１×１．５５＝２．６３とな
り、素子５０２のベストケース遅延変動係数は０．８２
×０．９×０．８＝０．５９、ワーストケース遅延変動
係数は１．４８×１．１×１．５５＝２．５２となる。
代表遅延値情報１１３とを用いて、動作条件対応回路遅
延値算出手段１０６により、ワーストケース及びベスト
ケースにおける各素子毎の遅延値を算出し、回路遅延値
情報１１８を生成する。本実施形態では、ワーストケー
スにおける電圧依存遅延変動係数、プロセス依存遅延変
動係数、温度依存遅延変動係数を掛け算することにより
各素子毎のワーストケース遅延変動係数を、ベストケー
スにおける電圧依存遅延変動係数、プロセス依存遅延変
動係数、温度依存遅延変動係数を掛け算することにより
各素子毎のベストケース遅延変動係数をそれぞれ求め、
更に各遅延変動係数を当該素子の代表遅延値に掛け算す
ることにより、ワーストケース及びベストケースにおけ
る各素子の遅延値を算出する。図６に示す例では、素子
５０１及び５０３のベストケース遅延変動係数は０．８
６×０．９×０．８＝０．６２、ワーストケース遅延変
動係数は１．５４×１．１×１．５５＝２．６３とな
り、素子５０２のベストケース遅延変動係数は０．８２
×０．９×０．８＝０．５９、ワーストケース遅延変動
係数は１．４８×１．１×１．５５＝２．５２となる。
【００２２】以上により、動作条件を考慮した回路の遅
延値が算出できるので、生成された電圧降下考慮回路遅
延値情報１１８と当該回路のネットリスト１１２とを用
いて論理シミュレーション実行手段１０７により、ワー
ストケース及びベストケースにおけるタイミングの検証
を行う。
延値が算出できるので、生成された電圧降下考慮回路遅
延値情報１１８と当該回路のネットリスト１１２とを用
いて論理シミュレーション実行手段１０７により、ワー
ストケース及びベストケースにおけるタイミングの検証
を行う。
【００２３】なお、以上の説明ではタイミング検証を論
理シミュレーション実行手段１０７で実施したが、スタ
ティックタイミング検証ツールで実施してもよい。
理シミュレーション実行手段１０７で実施したが、スタ
ティックタイミング検証ツールで実施してもよい。
【００２４】図７は、本発明に係る半導体集積回路のタ
イミング検証装置の構成例を示している。この装置は、
図１中の電圧降下を考慮した回路遅延値情報１１８と、
図１１中の電圧降下を考慮しない従来の回路遅延値情報
２０２とを利用して、電源配線における電圧降下に起因
したセットアップタイムエラーの原因となる素子のレイ
アウト上の位置を確認できるようにしたものである。図
７において、１００４は電圧降下を考慮しない条件にお
ける対象回路の遅延値情報２０２と該対象回路のネット
リスト１１２とを用いて論理シミュレーションを実行す
る第１の論理シミュレーション実行手段、１００５は電
圧降下を考慮した対象回路の遅延値情報１１８と該対象
回路のネットリスト１１２とを用いて論理シミュレーシ
ョンを実行する第２の論理シミュレーション実行手段で
ある。１００１は、第１及び第２の論理シミュレーショ
ン実行手段１００４及び１００５の各々の結果であるセ
ットアップタイムエラーが発生した素子名が格納された
セットアップタイムエラー発生素子情報１００６及び１
００７を用いて、電圧降下を考慮した論理シミュレーシ
ョン結果にだけ存在する素子名を抽出する素子名比較抽
出手段である。１００２は、電圧降下の影響により検出
された素子名が格納された電圧降下起因セットアップタ
イムエラー発生素子情報１００８、対象回路のネットリ
スト１１２及び電圧降下考慮回路遅延値情報１１８を用
いて、セットアップタイムエラーが検出されたフリップ
フロップやラッチを到着点とするパス上に存在する素子
名を抽出するセットアップタイムエラーパス抽出手段で
ある。１００３は、セットアップタイムエラーパス上の
素子名が格納されたエラーパス素子情報１００９と対象
回路のレイアウト情報１０９とを用いて、レイアウト図
上で当該素子をハイライトさせるエラーパス素子表示手
段である。
イミング検証装置の構成例を示している。この装置は、
図１中の電圧降下を考慮した回路遅延値情報１１８と、
図１１中の電圧降下を考慮しない従来の回路遅延値情報
２０２とを利用して、電源配線における電圧降下に起因
したセットアップタイムエラーの原因となる素子のレイ
アウト上の位置を確認できるようにしたものである。図
７において、１００４は電圧降下を考慮しない条件にお
ける対象回路の遅延値情報２０２と該対象回路のネット
リスト１１２とを用いて論理シミュレーションを実行す
る第１の論理シミュレーション実行手段、１００５は電
圧降下を考慮した対象回路の遅延値情報１１８と該対象
回路のネットリスト１１２とを用いて論理シミュレーシ
ョンを実行する第２の論理シミュレーション実行手段で
ある。１００１は、第１及び第２の論理シミュレーショ
ン実行手段１００４及び１００５の各々の結果であるセ
ットアップタイムエラーが発生した素子名が格納された
セットアップタイムエラー発生素子情報１００６及び１
００７を用いて、電圧降下を考慮した論理シミュレーシ
ョン結果にだけ存在する素子名を抽出する素子名比較抽
出手段である。１００２は、電圧降下の影響により検出
された素子名が格納された電圧降下起因セットアップタ
イムエラー発生素子情報１００８、対象回路のネットリ
スト１１２及び電圧降下考慮回路遅延値情報１１８を用
いて、セットアップタイムエラーが検出されたフリップ
フロップやラッチを到着点とするパス上に存在する素子
名を抽出するセットアップタイムエラーパス抽出手段で
ある。１００３は、セットアップタイムエラーパス上の
素子名が格納されたエラーパス素子情報１００９と対象
回路のレイアウト情報１０９とを用いて、レイアウト図
上で当該素子をハイライトさせるエラーパス素子表示手
段である。
【００２５】以上のように構成された図７の装置につい
て、以下、その動作を述べる。まず、第１の論理シミュ
レーション実行手段１００４により、図１１中の同一符
号を付した従来例で説明した回路遅延値情報２０２とネ
ットリスト１１２とを用いて、タイミングの検証を行
い、セットアップタイムエラーが検出されたフリップフ
ロップ、ラッチ及びメモリ等の全素子名をセットアップ
タイムエラー発生素子情報１００６として生成する。こ
こで、第１の論理シミュレーション実行手段１００４
は、既存技術であるセットアップタイムエラーやホール
ドタイムエラー検出機能を持つ論理シミュレータ又はス
タティックタイミング解析ツールで実現するものとす
る。なお、第１の論理シミュレーション実行手段１００
４でセットアップタイムエラーが検出されない場合に
は、セットアップタイムエラー発生素子情報１００６の
中に素子名は存在しない。
て、以下、その動作を述べる。まず、第１の論理シミュ
レーション実行手段１００４により、図１１中の同一符
号を付した従来例で説明した回路遅延値情報２０２とネ
ットリスト１１２とを用いて、タイミングの検証を行
い、セットアップタイムエラーが検出されたフリップフ
ロップ、ラッチ及びメモリ等の全素子名をセットアップ
タイムエラー発生素子情報１００６として生成する。こ
こで、第１の論理シミュレーション実行手段１００４
は、既存技術であるセットアップタイムエラーやホール
ドタイムエラー検出機能を持つ論理シミュレータ又はス
タティックタイミング解析ツールで実現するものとす
る。なお、第１の論理シミュレーション実行手段１００
４でセットアップタイムエラーが検出されない場合に
は、セットアップタイムエラー発生素子情報１００６の
中に素子名は存在しない。
【００２６】次に、第２の論理シミュレーション実行手
段１００５により、図１中の同一符号を付した実施形態
で説明した電圧降下考慮回路遅延値情報１１８と、第１
の論理シミュレーション実行手段１００４で用いた同一
のネットリスト１１２とを用いて、タイミングの検証を
行い、セットアップタイムエラーが検出されたフリップ
フロップ、ラッチ及びメモリ等の全素子名をセットアッ
プタイムエラー発生素子情報１００７として生成する。
ここで、第２の論理シミュレーション実行手段１００５
は、第１の論理シミュレーション実行手段１００４と同
一の手段で実現するものとする。
段１００５により、図１中の同一符号を付した実施形態
で説明した電圧降下考慮回路遅延値情報１１８と、第１
の論理シミュレーション実行手段１００４で用いた同一
のネットリスト１１２とを用いて、タイミングの検証を
行い、セットアップタイムエラーが検出されたフリップ
フロップ、ラッチ及びメモリ等の全素子名をセットアッ
プタイムエラー発生素子情報１００７として生成する。
ここで、第２の論理シミュレーション実行手段１００５
は、第１の論理シミュレーション実行手段１００４と同
一の手段で実現するものとする。
【００２７】次に、素子名比較抽出手段１００１によ
り、両セットアップタイムエラー発生素子情報１００６
及び１００７の比較を行い、電圧降下を考慮したセット
アップタイムエラー発生素子情報１００７にのみ存在す
る素子名を抽出し、電圧降下起因セットアップタイムエ
ラー発生素子情報１００８として生成する。これによ
り、電源配線における電圧降下の影響で動作仕様を満た
さない素子によるセットアップタイムエラーが発生する
フリップフロップ、ラッチ又はメモリの検出が可能とな
る。
り、両セットアップタイムエラー発生素子情報１００６
及び１００７の比較を行い、電圧降下を考慮したセット
アップタイムエラー発生素子情報１００７にのみ存在す
る素子名を抽出し、電圧降下起因セットアップタイムエ
ラー発生素子情報１００８として生成する。これによ
り、電源配線における電圧降下の影響で動作仕様を満た
さない素子によるセットアップタイムエラーが発生する
フリップフロップ、ラッチ又はメモリの検出が可能とな
る。
【００２８】次に、セットアップタイムエラーパス抽出
手段１００２は、電圧降下起因セットアップタイムエラ
ー発生素子情報１００８、対象回路のネットリスト１１
２及び電圧降下考慮回路遅延値情報１１８を用いて、セ
ットアップタイムエラーが検出された各フリップフロッ
プ、ラッチ及びメモリのデータ信号入力ピンを到着点と
し、かついずれかのフリップフロップ、ラッチ、メモリ
又は外部入力ピンを出発点とするパス（セットアップタ
イムエラーが発生するパス）上の素子を抽出し、エラー
パス素子情報１００９として生成する。
手段１００２は、電圧降下起因セットアップタイムエラ
ー発生素子情報１００８、対象回路のネットリスト１１
２及び電圧降下考慮回路遅延値情報１１８を用いて、セ
ットアップタイムエラーが検出された各フリップフロッ
プ、ラッチ及びメモリのデータ信号入力ピンを到着点と
し、かついずれかのフリップフロップ、ラッチ、メモリ
又は外部入力ピンを出発点とするパス（セットアップタ
イムエラーが発生するパス）上の素子を抽出し、エラー
パス素子情報１００９として生成する。
【００２９】図８を用いてセットアップタイムエラーパ
ス抽出手段１００２により抽出される素子の例を説明す
る。図８において、１１０１はセットアップタイムエラ
ーが検出されたデータ信号入力ピン、１１０５及び１１
０６はピン１１０１を到着点とするパスの出発点（フリ
ップフロップのデータ信号出力ピン）、１１０９はデー
タ信号出力ピン１１０５を持つフリップフロップ素子、
１１１０はデータ信号出力ピン１１０６を持つフリップ
フロップ素子、１１０２、１１０３、１１０４、１１０
７及び１１０８は前記パス上の素子である。この例では
ピン１１０１を到着点としピン１１０５を出発点とする
パスが３種類、ピン１１０１を到着点としピン１１０６
を出発点とするパスが１種類それぞれ存在するが、これ
ら４種類のパスの中でピン１１０５、素子１１０４、１
１０３及び１１０２を通るパスがセットアップタイムエ
ラーを発生させるパスであるものとすると、図８中にハ
ッチングを付した４素子１１０９、１１０４、１１０３
及び１１０２がエラーパス素子情報１００９に格納され
る。このセットアップタイムエラーパス抽出手段１００
２は、既存技術であるスタティックタイミング検証技術
を用いて実現すればよい。
ス抽出手段１００２により抽出される素子の例を説明す
る。図８において、１１０１はセットアップタイムエラ
ーが検出されたデータ信号入力ピン、１１０５及び１１
０６はピン１１０１を到着点とするパスの出発点（フリ
ップフロップのデータ信号出力ピン）、１１０９はデー
タ信号出力ピン１１０５を持つフリップフロップ素子、
１１１０はデータ信号出力ピン１１０６を持つフリップ
フロップ素子、１１０２、１１０３、１１０４、１１０
７及び１１０８は前記パス上の素子である。この例では
ピン１１０１を到着点としピン１１０５を出発点とする
パスが３種類、ピン１１０１を到着点としピン１１０６
を出発点とするパスが１種類それぞれ存在するが、これ
ら４種類のパスの中でピン１１０５、素子１１０４、１
１０３及び１１０２を通るパスがセットアップタイムエ
ラーを発生させるパスであるものとすると、図８中にハ
ッチングを付した４素子１１０９、１１０４、１１０３
及び１１０２がエラーパス素子情報１００９に格納され
る。このセットアップタイムエラーパス抽出手段１００
２は、既存技術であるスタティックタイミング検証技術
を用いて実現すればよい。
【００３０】次に、エラーパス素子表示手段１００３に
より、エラーパス素子情報１００９と対象回路のレイア
ウト情報１０９とを用いて、抽出した素子が対象回路の
レイアウト設計結果の中のどの位置に存在するかを、既
存技術であるレイアウト設計システムを用いてＣＲＴ等
に表示する。
より、エラーパス素子情報１００９と対象回路のレイア
ウト情報１０９とを用いて、抽出した素子が対象回路の
レイアウト設計結果の中のどの位置に存在するかを、既
存技術であるレイアウト設計システムを用いてＣＲＴ等
に表示する。
【００３１】図９に対象回路のレイアウト設計結果のイ
メージを示す。図９において、１２０１は入出力素子種
別を除いた対象回路のコア部分のレイアウト結果、１２
０２及び１２０３は電源基幹配線である。図９における
レイアウト結果の一部１２０４を拡大したイメージ図を
図１０に示す。図１０において、１３０２及び１３０３
は各素子への電源供給配線、１３０４は素子、１３０
５、１３０６、１３０７及び１３０８は前記エラーパス
素子情報１００９に含まれている４素子１１０９、１１
０４、１１０３及び１１０２のハイライト表示である。
本表示結果により、電源配線における電圧降下に起因し
たセットアップタイムエラーの原因となる各素子のレイ
アウト結果上の位置と電源配線の位置とを確認でき、セ
ットアップタイムエラーが発生しないように、電源配線
の位置、幅、形状等の電源配線レイアウトを適切に変更
することが容易になる。この例では対象回路の右下部分
にセットアップタイムエラーの原因となる各素子が位置
しているので、該右下部分に電圧降下が発生しないよう
に図９中の電源基幹配線１２０３を設計変更すべきこと
がわかる。
メージを示す。図９において、１２０１は入出力素子種
別を除いた対象回路のコア部分のレイアウト結果、１２
０２及び１２０３は電源基幹配線である。図９における
レイアウト結果の一部１２０４を拡大したイメージ図を
図１０に示す。図１０において、１３０２及び１３０３
は各素子への電源供給配線、１３０４は素子、１３０
５、１３０６、１３０７及び１３０８は前記エラーパス
素子情報１００９に含まれている４素子１１０９、１１
０４、１１０３及び１１０２のハイライト表示である。
本表示結果により、電源配線における電圧降下に起因し
たセットアップタイムエラーの原因となる各素子のレイ
アウト結果上の位置と電源配線の位置とを確認でき、セ
ットアップタイムエラーが発生しないように、電源配線
の位置、幅、形状等の電源配線レイアウトを適切に変更
することが容易になる。この例では対象回路の右下部分
にセットアップタイムエラーの原因となる各素子が位置
しているので、該右下部分に電圧降下が発生しないよう
に図９中の電源基幹配線１２０３を設計変更すべきこと
がわかる。
【００３２】
【発明の効果】以上説明してきたとおり、請求項１〜４
の発明によれば、半導体集積回路中の電源配線における
各素子毎の電圧降下を考慮した遅延計算が可能になるた
め、論理回路のタイミング検証時の精度が向上するとい
う顕著な効果が得られる。
の発明によれば、半導体集積回路中の電源配線における
各素子毎の電圧降下を考慮した遅延計算が可能になるた
め、論理回路のタイミング検証時の精度が向上するとい
う顕著な効果が得られる。
【００３３】また、請求項５〜８の発明によれば、半導
体集積回路中の電圧降下によるタイミングエラーの原因
となる素子を特定できるため、電源配線の再設計が容易
になるという顕著な効果が得られる。
体集積回路中の電圧降下によるタイミングエラーの原因
となる素子を特定できるため、電源配線の再設計が容易
になるという顕著な効果が得られる。
【図１】本発明に係る半導体集積回路の遅延計算及びタ
イミング検証のための装置の構成例を示すブロック図で
ある。
イミング検証のための装置の構成例を示すブロック図で
ある。
【図２】図１中の素子電圧降下抵抗値算出手段及び素子
電圧値算出手段の動作を説明するための回路例を示す論
理レベルの回路図である。
電圧値算出手段の動作を説明するための回路例を示す論
理レベルの回路図である。
【図３】図２の回路をトランジスタレベルで表現した回
路図である。
路図である。
【図４】図３から求めた各素子毎の電源電圧の例を示す
説明図である。
説明図である。
【図５】電圧依存遅延変動係数と電源電圧との関係の例
を示すグラフであって、図１中の素子電圧依存遅延変動
係数算出手段で用いられるものである。
を示すグラフであって、図１中の素子電圧依存遅延変動
係数算出手段で用いられるものである。
【図６】図１中の動作条件対応回路遅延値算出手段にお
いて参照される各種遅延変動係数の例を示す説明図であ
る。
いて参照される各種遅延変動係数の例を示す説明図であ
る。
【図７】本発明に係る半導体集積回路のタイミング検証
装置の構成例を示すブロック図である。
装置の構成例を示すブロック図である。
【図８】図７中のセットアップタイムエラーパス抽出手
段の動作を説明するための論理回路の例を示す回路図で
ある。
段の動作を説明するための論理回路の例を示す回路図で
ある。
【図９】図８の論理回路を含む半導体集積回路全体のレ
イアウト結果を示す説明図である。
イアウト結果を示す説明図である。
【図１０】図９の部分拡大図である。
【図１１】従来の半導体集積回路の遅延計算及びタイミ
ング検証のための装置の構成例を示すブロック図であ
る。
ング検証のための装置の構成例を示すブロック図であ
る。
【図１２】電圧依存遅延変動係数の例を示す説明図であ
る。
る。
【図１３】温度依存遅延変動係数の例を示す説明図であ
る。
る。
１０１ 代表条件における遅延値算出手段 １０２ 動作条件依存遅延変動係数算出手段 １０３ 素子電圧降下抵抗値算出手段 １０４ 素子電圧値算出手段 １０５ 素子電圧依存遅延変動係数算出手段 １０６ 動作条件対応回路遅延値算出手段 １０７ 論理シミュレーション実行手段 １０８ 素子種別毎遅延情報 １０９ レイアウト情報 １１０ 動作条件情報 １１１ 素子種別毎電流値情報 １１２ ネットリスト １１３ 回路代表遅延値情報 １１４ 温度・電圧・プロセス等条件依存遅延変動係数
情報 １１５ 素子電圧降下抵抗値情報 １１６ 素子電圧値情報 １１７ 素子遅延変動係数情報 １１８ 電圧降下を考慮した回路遅延値情報 ２０１ 遅延変動係数 ２０２ 電圧降下を考慮しない回路遅延値情報 １００１ 素子名比較抽出手段（タイミングエラー検出
手段） １００２ セットアップタイムエラーパス抽出手段 １００３ エラーパス素子表示手段 １００４ 第１の論理シミュレーション実行手段 １００５ 第２の論理シミュレーション実行手段 １００６ セットアップタイムエラー発生素子情報 １００７ セットアップタイムエラー発生素子情報 １００８ 電圧降下起因セットアップタイムエラー発生
素子情報 １００９ エラーパス素子情報
情報 １１５ 素子電圧降下抵抗値情報 １１６ 素子電圧値情報 １１７ 素子遅延変動係数情報 １１８ 電圧降下を考慮した回路遅延値情報 ２０１ 遅延変動係数 ２０２ 電圧降下を考慮しない回路遅延値情報 １００１ 素子名比較抽出手段（タイミングエラー検出
手段） １００２ セットアップタイムエラーパス抽出手段 １００３ エラーパス素子表示手段 １００４ 第１の論理シミュレーション実行手段 １００５ 第２の論理シミュレーション実行手段 １００６ セットアップタイムエラー発生素子情報 １００７ セットアップタイムエラー発生素子情報 １００８ 電圧降下起因セットアップタイムエラー発生
素子情報 １００９ エラーパス素子情報
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 15/60 ６６８Ｕ ６６８Ｐ Ｆターム(参考） 2G032 AA01 AA09 AC08 AD05 AD06 4M106 AA02 BA20 CA70 DJ11 DJ17 DJ20 5B046 AA08 BA04 JA05 5F064 EE42 EE47 EE52 HH06 HH09 HH10 9A001 BB05 HH32 LZ08
Claims (8)
- 【請求項１】 設計対象回路の電源配線における電圧降
下を考慮した各素子毎の電源電圧を算出するための素子
電圧値算出手段と、 前記算出された各素子毎の電源電圧を用いて各素子毎の
遅延値を算出するための回路遅延値算出手段とを備えた
ことを特徴とする半導体集積回路の遅延計算装置。 - 【請求項２】 請求項１記載の半導体集積回路の遅延計
算装置において、 電圧の代表条件における素子種別毎の遅延情報から前記
設計対象回路の代表遅延値を算出するための手段を更に
備え、 前記回路遅延値算出手段は、 前記算出された各素子毎の電源電圧と、動作電圧に依存
した遅延変動係数情報とを用いて、各素子毎の遅延変動
係数を算出するための手段と、 前記代表遅延値と前記各素子毎の遅延変動係数とを用い
て、前記各素子毎の遅延値を算出するための手段とを備
えたことを特徴とする遅延計算装置。 - 【請求項３】 設計対象回路の電源配線における電圧降
下を考慮した各素子毎の電源電圧を算出する素子電圧値
算出工程と、 前記算出された各素子毎の電源電圧を用いて各素子毎の
遅延値を算出する回路遅延値算出工程とを備えたことを
特徴とする半導体集積回路の遅延計算方法。 - 【請求項４】 請求項３記載の半導体集積回路の遅延計
算方法において、 電圧の代表条件における素子種別毎の遅延情報から前記
設計対象回路の代表遅延値を算出する工程を更に備え、 前記回路遅延値算出工程は、 前記算出された各素子毎の電源電圧と、動作電圧に依存
した遅延変動係数情報とを用いて、各素子毎の遅延変動
係数を算出する工程と、 前記代表遅延値と前記各素子毎の遅延変動係数とを用い
て、前記各素子毎の遅延値を算出する工程とを備えたこ
とを特徴とする遅延計算方法。 - 【請求項５】 設計対象回路の電源配線における電圧降
下を考慮しない遅延値情報を用いて前記設計対象回路の
タイミング検証を行うための第１の論理シミュレーショ
ン実行手段と、 前記設計対象回路の電源配線における電圧降下を考慮し
た遅延値情報を用いて前記設計対象回路のタイミング検
証を行うための第２の論理シミュレーション実行手段
と、 前記第１の論理シミュレーション実行手段によるタイミ
ング検証の結果と前記第２の論理シミュレーション実行
手段によるタイミング検証の結果とを比較して、前記電
源配線における電圧降下を考慮した場合にのみタイミン
グエラーが発生する素子を検出するためのタイミングエ
ラー検出手段とを備えたことを特徴とする半導体集積回
路のタイミング検証装置。 - 【請求項６】 請求項５記載の半導体集積回路のタイミ
ング検証装置において、 前記タイミングエラーの発生が検出された素子を到着点
とするエラーパス上に存在する素子を抽出するためのエ
ラーパス抽出手段と、 前記設計対象回路のレイアウト結果パターン上における
前記抽出された素子の位置を表示するためのエラーパス
素子表示手段とを更に備えたことを特徴とするタイミン
グ検証装置。 - 【請求項７】 設計対象回路の電源配線における電圧降
下を考慮しない遅延値情報を用いて前記設計対象回路の
タイミング検証を行う第１の論理シミュレーション実行
工程と、 前記設計対象回路の電源配線における電圧降下を考慮し
た遅延値情報を用いて前記設計対象回路のタイミング検
証を行う第２の論理シミュレーション実行工程と、 前記第１の論理シミュレーション実行工程によるタイミ
ング検証の結果と前記第２の論理シミュレーション実行
工程によるタイミング検証の結果とを比較して、前記電
源配線における電圧降下を考慮した場合にのみタイミン
グエラーが発生する素子を検出するタイミングエラー検
出工程とを備えたことを特徴とする半導体集積回路のタ
イミング検証方法。 - 【請求項８】 請求項７記載の半導体集積回路のタイミ
ング検証方法において、 前記タイミングエラーの発生が検出された素子を到着点
とするエラーパス上に存在する素子を抽出するエラーパ
ス抽出工程と、 前記設計対象回路のレイアウト結果パターン上における
前記抽出された素子の位置を表示するエラーパス素子表
示工程とを更に備えたことを特徴とするタイミング検証
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10370811A JP2000195960A (ja) | 1998-12-25 | 1998-12-25 | 半導体集積回路の遅延計算装置及びその方法並びにタイミング検証装置及びその方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10370811A JP2000195960A (ja) | 1998-12-25 | 1998-12-25 | 半導体集積回路の遅延計算装置及びその方法並びにタイミング検証装置及びその方法 |
Publications (1)
| Publication Number | Publication Date |
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ID=18497643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10370811A Pending JP2000195960A (ja) | 1998-12-25 | 1998-12-25 | 半導体集積回路の遅延計算装置及びその方法並びにタイミング検証装置及びその方法 |
Country Status (1)
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1998
- 1998-12-25 JP JP10370811A patent/JP2000195960A/ja active Pending
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