WO2005024675A1 - 遅延時間演算方法、遅延時間演算プログラム、および遅延時間演算装置 - Google Patents

遅延時間演算方法、遅延時間演算プログラム、および遅延時間演算装置 Download PDF

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Atsushi Kimata
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Fujitsu Limited
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    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking
    • G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
    • G06F30/3312—Timing analysis

Definitions

  • the present invention relates to a delay time calculation method, a delay time calculation program, and a delay time calculation device for calculating a delay time required in circuit design. More specifically, the present invention relates to a delay time calculation method, a delay time calculation program, and a delay time calculation device for calculating a delay time required in a circuit design of a miniaturized and highly integrated semiconductor device. It is. Background art
  • Patent Document 1 discloses a procedure for calculating a delay time under desired circuit use conditions for each circuit element constituting a semiconductor device, based on data stored in a coefficient sample 150.
  • the circuit operating conditions are the process conditions, operating temperature, and power supply voltage of the semiconductor device.
  • the delay time ratio coefficient DMAG 100 is a value of the ratio between the reference delay time tpd 0 and the delay time obtained according to the circuit use conditions. By multiplying the standard delay time tpdO, the delay time under the circuit use condition is obtained. Process conditions, operating temperatures, and power supply voltages Generally, it is expressed as a linear function that increases monotonically with the circuit use conditions.
  • the delay time ratio coefficient DMAG100 increases linearly with the circuit operating conditions. Function. Therefore, the minimum / maximum value of the delay time ratio coefficient DMMAG100 when calculating the minimum / maximum delay time is a value under both-end conditions in the circuit use condition. That is, the minimum delay time is calculated by the delay time ratio coefficient at the fastest process condition, the lowest operating temperature, and the maximum power supply voltage, and the maximum delay time is calculated by the delay time ratio coefficient at the slowest process condition, the highest operating temperature, and the minimum power supply voltage. Is calculated. Evening verification is performed based on the delay time ratio coefficient at both ends of the circuit usage conditions.
  • Patent Document 1 Japanese Patent Application Laid-Open No. H11-33636
  • the linear function characteristics of the delay time ratio coefficient with respect to the circuit use conditions may be disrupted due to the emergence of nonlinearity of element characteristics.
  • non-linearity such as variation in temperature characteristics of elements cannot be ignored, and a phenomenon in which the delay time is shortened as the operating temperature increases may appear.
  • the characteristics of the delay time ratio coefficient with respect to the circuit use condition are reversed, or the delay time ratio coefficient becomes minimum / maximum under intermediate conditions within the range of the circuit use condition.
  • the problem is that the premise of the conventional timing verification, which is based on the assumption that the delay time ratio coefficient at both ends of the circuit use condition is the minimum value Z maximum value, cannot be applied.
  • the delay time ratio coefficient due to the variation coefficient means that a circuit operation margin exceeding the originally required circuit operation margin is required. Under some conditions, a timing error may occur. In order to eliminate the error in this case, it is necessary to take measures such as adding / deleting delay to the circuit. It is necessary to reserve in advance a spare element arrangement area for adding a delay element. It is necessary to secure a spare area in addition to the area where the elements necessary for the original circuit operation are arranged, and the circuit configuration should be such that a delay circuit is added to the originally required circuit configuration This is contrary to the demand for high integration.
  • the present invention has been made to solve at least one of the problems of the above-described conventional technology, and has a minimum necessary irrespective of a difference in characteristics of a delay time and a delay time ratio coefficient for each circuit cell with respect to circuit use conditions.
  • the fastest and / or slowest conditions of the circuit block can be determined under the minimum extraction conditions, and a circuit design that does not require a preliminary circuit configuration such as delay time adjustment can be performed. It is an object to provide a time calculation program and a delay time calculation device. Disclosure of the invention
  • the delay time calculation method is directed to a circuit block including a circuit cell having delay time information according to a circuit use condition.
  • a cell delay extraction step that extracts the minimum delay time and / or maximum delay time within the specified circuit usage conditions for each circuit cell that constitutes the circuit block, and the minimum delay time and / or maximum delay time
  • a cell delay time selection step for selecting the delay time of each circuit cell under the fastest condition and / or the slowest condition of the circuit block within a predetermined circuit use condition. Sign.
  • the cell delay time extracting step determines, for each circuit cell constituting the circuit block, a minimum delay time and / or a maximum delay time of the circuit cell within predetermined circuit use conditions. Extract. The extracted minimum and / or maximum delay time is determined by the cell delay time selection step to determine the delay time of each circuit cell under the fastest and / or slowest conditions of the circuit block within the specified circuit operating conditions. Is selected as
  • the delay time calculation method according to claim 2 is a method according to claim 1, wherein the cell delay time extraction step in the delay time calculation method according to claim 1 is replaced with a predetermined circuit use condition for each circuit cell constituting a circuit block.
  • a cell coefficient extraction step for extracting the minimum value or Z and maximum value of the delay time ratio coefficient within the range.
  • the circuit by calculating the minimum value or Z and maximum value of the delay time ratio coefficient and the reference delay time
  • the minimum value or the Z value and the maximum value of the delay time ratio coefficient within the range of the predetermined circuit use condition are determined by the cell coefficient extraction step for each circuit cell constituting the circuit block. Extract. The minimum value or Z and the maximum value of the extracted delay time ratio coefficient are calculated between the reference delay time and the cell delay time calculation step to calculate the minimum delay time and / or the maximum delay time of the circuit cell. You.
  • delay time information according to circuit use conditions for circuit cells constituting a circuit block is stored in a data library.
  • a cell delay time extraction step for extracting a minimum delay time and / or a maximum delay time of a circuit cell within a range of use conditions, and a minimum delay time and / or a maximum delay time of a circuit cell under a predetermined circuit use condition.
  • a cell delay time selecting step for selecting a delay time of each circuit cell when obtaining the fastest condition and / or the slowest condition of the circuit block within the range.
  • a cell delay time extraction step and a cell delay time selection step are performed based on a data library.
  • the delay time calculation program according to claim 6 replaces the cell delay time extraction step in the delay time calculation program according to claim 5 with a predetermined library for each circuit cell constituting a circuit block. Circuit for extracting the minimum and / or maximum value of the delay time ratio coefficient within the range of use conditions, and calculating the minimum or / and maximum value of the delay time ratio coefficient and the reference delay time In this case, there is provided a cell delay time calculating step for calculating the minimum delay time and / or the maximum delay time of the circuit cell.
  • a cell coefficient extraction step, a cell delay time calculation step, and a cell delay time selection step are performed based on the data library.
  • delay time information according to circuit use conditions for circuit cells constituting a circuit block is stored in a data library unit, and constitutes a circuit block.
  • the data library section extracts the minimum delay time or the maximum and minimum delay times within the specified circuit usage conditions, and the minimum delay time and / or the maximum delay time.
  • a cell delay time selection unit that selects the delay time of each circuit cell when obtaining the fastest condition and / or the slowest condition of the circuit block within a predetermined circuit use condition range.
  • the cell delay time extracting unit determines a minimum delay time or a minimum delay time within a predetermined circuit use condition for each circuit cell.
  • the cell delay time selector determines the fastest and / or the slowest condition of the circuit block within the specified circuit operating condition, the minimum delay time or the no and the maximum delay time Is selected as the delay time of the circuit cell.
  • the delay time calculation device is the delay time calculation device according to claim 7.
  • the data library unit determines the minimum value and / or the maximum value of the delay time ratio coefficient within the range of the predetermined circuit use condition for each circuit cell constituting the circuit block.
  • the cell delay time to calculate the minimum delay time or Z and the maximum delay time of the circuit cell by calculating the minimum value and / or maximum value of the delay time ratio coefficient and the reference delay time And a calculating unit.
  • the cell coefficient extracting unit extracts a minimum value and / or a maximum value of the delay time ratio coefficient within a range of a predetermined circuit use condition for each circuit cell, and calculates a cell delay time.
  • the section calculates the minimum value or Z and the maximum value of the delay time ratio coefficient and the reference delay time to calculate the minimum delay time or Z and the maximum delay time of the circuit cell.
  • the minimum or Z and maximum delay times of the circuit cells are not determined between the circuit cells with a delay time under uniform circuit use conditions. Even if the circuit usage conditions for extracting the minimum or Z and maximum delay time for each circuit cell are different for each circuit cell, the minimum or Z and maximum values within the range of the circuit usage conditions are extracted. Therefore, the fastest and / or slowest conditions can be reliably obtained in the circuit block.
  • the minimum and / or maximum delay time in circuit cells can be reliably extracted. can do.
  • FIG. 1 is a flowchart showing a delay time calculation method according to the embodiment.
  • FIG. 2 is a conceptual diagram showing a configuration of a DMAG data library of circuit cells.
  • FIG. 3 is a system diagram showing a delay time calculation device according to the embodiment.
  • FIG. 4 is a diagram showing a DMAG characteristic including a non-linear characteristic.
  • FIG. 5 is a flowchart showing calculation of a delay time in the related art.
  • the delay time information used in logic simulation, logic synthesis, timing analysis, and the like performed when designing a logic circuit is obtained.
  • the minimum value and / or the maximum value of the delay time required for calculating the delay time of signal propagation such as a critical path, and for verifying the timing of the propagation timing of signals propagating between signal paths, etc. is a process required for each circuit cell that constitutes a logic circuit.
  • data of a target logic circuit is input from a data storage unit (D 1) in which data on a logic circuit including netlist information is stored (S 1).
  • D 1 data storage unit
  • S 1 data on a logic circuit including netlist information is stored
  • a logic circuit is generally configured based on connecting a basic gate circuit such as a NAND gate or the like as a circuit cell and connecting circuit cells.
  • the input logic circuit data contains netlist information indicating the input / output connection relationship between circuit cells.
  • circuit use conditions to be considered in the logic circuit design are input (S3).
  • the circuit operating conditions refer to the conditions related to the operating range in which the normal operation of the logic circuit should be guaranteed, and the range of the power supply voltage and operating temperature that should be allowed in the specification, and the manufacturing process that should be allowed in manufacturing. This is a condition having a predetermined width such as variation. This is because it is necessary to acquire delay time information in an operation range where normal operation of the logic circuit is to be guaranteed.
  • the slew rate of an input signal to a circuit cell and the capacitive load of a signal propagation path are input as examples.
  • circuit usage conditions have different ranges depending on the specifications of the target logic circuit, the manufacturing process technology, or the verification range that can be arbitrarily selected by the designer. It is convenient that the setting can be appropriately made by a control card or a control file (C 1).
  • the processing conditions of (S 4) to (S 6) determine the use conditions for each circuit cell. Get delay time information within the range.
  • One of the extracted circuit cells is selected, and a delay time ratio coefficient (hereinafter, referred to as a DAMG value) within a range of circuit use conditions is selected from the delay information library (D 2). Select (S4).
  • a delay time ratio coefficient hereinafter, referred to as a DAMG value
  • the minimum value and / or the maximum value of the DMAG value are extracted from the data line of the selected circuit cell (S5).
  • the extracted D MAG value is obtained by comparing the numerical value sequence of the D MAG value selected as the data column, and becomes the minimum value and the maximum value within the range of the circuit use condition.
  • the minimum delay time and / or the maximum delay time of the selected circuit cell within the range of the circuit use condition is calculated (S6).
  • the circuit use conditions at the minimum delay time or Z and the maximum delay time calculated for each circuit cell can be arbitrarily set for each circuit cell. Therefore, if the nonlinearity of the delay time characteristic of the circuit cell with respect to the circuit use condition of the logic circuit becomes apparent with the progress of the process technology in the manufacturing process, the same use condition is uniformly assigned to all the circuit cells. Unlike the case of calculating the delay time by using the circuit, the minimum or maximum delay time for each circuit cell can be freely selected within the range of circuit use conditions.
  • the obtained set of the minimum delay time or Z and the maximum delay time for each circuit cell is used as delay time information for calculating a delay time in a logic circuit and verifying timing (S9).
  • the minimum value of the circuit cell is obtained by extracting the DMA G value of the circuit cell in (S5) and multiplying it by the reference delay time in (S6). Or, and / or the case of calculating the maximum delay time has been described, but the present invention is not limited to this. If the delay sequence stored in the delay information library (D 2) is set to a delay time according to each circuit use condition instead of the D AMG value, the processing in (S 4) directly The minimum and / or maximum delay time can be extracted.
  • Fig. 2 shows the configuration of the delay information library (D2).
  • the delay information library (D2) stores delay time information for each basic gate circuit, which is a circuit cell constituting a logic circuit.
  • the DAMG value is described as an example of the delay time information.
  • the basic gate circuit is, for example, an overnight gate (cell 1) and a NAND gate (cell N).
  • Other circuit cells include basic gate circuits such as NOR gates and buffer gates, and also include functional cell-level circuit cells that perform predetermined circuit functions, such as shift registers, level shift circuits, adders, and multipliers.
  • D 2 the delay information library (D 2), the DAM value under each circuit use condition is calculated in advance for each circuit cell (cell 1) and (cell N).
  • the power supply voltage V, the operating temperature T, the input signal slew S, and the load capacitance C of the signal path, which are the circuit operating conditions, are taken as parameters, and the parameters (V, T, S , C) for each appropriate combination of circuit cells (cell 1) and (cell N).
  • the obtained data is not always a linear function that increases simply with the circuit usage conditions.
  • the characteristics that have peaks in the intermediate conditions (in the case of (cell 1)) and the slope of the linear function are reversed.
  • the characteristics (in the case of (cell N)) vary depending on the nonlinearity of the constituent elements and the circuit configuration of each circuit cell.
  • the minimum and maximum values are reliably extracted even when it is not clear which of the conditions has the minimum and maximum values of the DAM value. It is preferable to determine the DAMG value for each parameter (V, T, S, C) at a predetermined interval so that it can be performed. If a predetermined interval of detailed parameter steps is set within the allowable range of hardware resources, software resources, extraction time, etc. for DMAG value extraction, the DMAG value between steps can be extracted. It does not differ significantly from the DMAG value given.
  • the acquired DMAG values are the parameters of the power supply voltage V, the operating temperature T, and the factors S and C of the manufacturing process (or four if the parameters S and C are separated). It is extracted as a condition and acquired as a data string that is expanded to three-dimensional (or four-dimensional) coordinates.
  • the delay information library (D2) is constructed by storing this data sequence for each circuit cell.
  • D2 The processing load required for extracting the MAG value may increase.
  • the data string of the circuit cells stored in the delay information library (D2) is uniquely determined for the circuit specifications of the logic circuit and the manufacturing process technology. The specifications are calculated once for each process technology, and then extracted once each time a circuit cell is added, and the minimum and maximum DMAG values are calculated for each delay operation shown in Fig. 1. Processing such as interpolation calculation becomes unnecessary. The overhead of the processing load when extracting the sequence of DMAG values stored in the delay information library (D2) can be ignored in the delay calculation processing.
  • the delay time calculation device 1 shown in FIG. 3 includes a central processing unit (hereinafter abbreviated as CPU) 2, a memory 3, a magnetic disk device 4, and a display device (hereinafter CRT) via a bus 8. 5, keyboard 6, external storage medium drive 7, and communication line connection device 10 are connected.
  • An external storage medium 9 such as a CD ROM or a magnetic medium is detachably installed in the external storage medium drive 7.
  • the communication line connection device 10 is a device for interfacing with an external communication line such as an Internet network.
  • the delay time calculation program for executing the flow of the delay time calculation method shown in FIG. 1 is stored in the memory 3 and the magnetic disk device 4 in the delay time calculation device 1.
  • an external storage medium 9 such as a CD ROM or a magnetic medium
  • it is supplied via an external storage medium drive 7 or connected to a communication line from a communication line such as the Internet. Supplied via device 10.
  • the supplied program is recorded on the memory 3 or the magnetic disk device 4 via the switch 8 or transferred directly to the CPU 2.
  • the data storage unit (D 1) which stores logic circuit data including netlist information, and the delay information library (D 2), which stores DMAG values for each circuit cell, are provided by a magnetic disk drive. 4 and a storage medium such as an external storage medium 9 such as a CDROM or a magnetic medium. It may be stored in a similar storage medium connected as necessary via a communication line.
  • the delay time calculation program issues a command from the CPU 2
  • the logic circuit data is transmitted from the storage medium via the bus 8 or, if necessary, the communication line (S 1).
  • the loaded data is held not only by the CPU 2 itself but also in a storage medium such as the memory 3 or the magnetic disk device 4 as necessary.
  • a storage medium such as the memory 3 or the magnetic disk device 4
  • CPU 2 extracts a circuit cell to be used based on the input logic circuit data (S 2).
  • the use condition of the logic circuit is input from the keyboard 6, or from the external storage medium 9, or the communication line (S3). It is also possible to store the information in the memory 3 or the magnetic disk device 4 in advance.
  • a circuit cell constituting a logic circuit is selected from the storage medium, and the minimum value and / or the maximum value in the DMAG data for each circuit cell is extracted. The same processing is repeated for all the circuit cells (S7), and the obtained data set is stored in the memory 3, the magnetic disk device 4, and in some cases, via the external storage medium 9 or a communication line. It is stored in the storage medium of the quarantine place (S8).
  • FIG. 4 illustrates a DMAG value characteristic including a non-linear characteristic.
  • the DMAG value characteristic has a peak value at an intermediate operating temperature. If the delay time characteristics are linear with respect to the circuit use conditions, the use conditions at both ends are set as the fastest and slowest conditions in the logic circuit, and the conditions are applied uniformly to all circuit cells, and the circuit cells are used. The minimum and maximum delay times were calculated. For example, the minimum operating temperature Tmin was the fastest condition, and the maximum operating temperature Tmax was the slowest condition.
  • the delay time must be set longer than the actual value, which is a constraint in the design of the logic circuit.
  • the delay time may be calculated at the intermediate operating temperatures Tl, ⁇ 2 and ⁇ 3. It takes a lot of time to calculate the delay time.
  • the DMAG value is calculated for each predetermined step with the circuit use condition for determining the DMAG value as a parameter, and the minimum value and the maximum value can be extracted from the calculated value. Therefore, even in the case of having the nonlinear DMAG value characteristics shown in FIG. 4, the minimum DMAG value DA and the maximum DMAG value DB can be reliably extracted.
  • each basic gate circuit constituting a logic circuit is set within a range of circuit use conditions. Since the minimum or maximum and maximum delay times are extracted, the fastest and / or slowest conditions in the logic circuit can be reliably obtained.
  • the logic circuit is an example of a circuit block
  • the basic gate circuit is an example of a circuit cell.
  • a logic circuit has been described as an example of a circuit block.
  • the present invention is not limited to this.
  • a mixed analog / digital circuit including a logic macro, a memory circuit, etc. The same can be applied to other circuits that require delay time information in circuit design.
  • the characteristics of the delay time and the delay time ratio coefficient within the range of the circuit use condition are determined for each circuit cell.
  • a delay time calculation method that can be obtained with the minimum necessary extraction conditions and allows circuit design with the minimum required circuit configuration without securing a spare delay circuit area to load the delay time , Delay time calculation program, and delay time calculation device can be provided

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Abstract

　論理回路の使用条件範囲内で回路セルごとに、遅延情報ライブラリ（Ｄ２）から遅延時間比率係数（以下､ＤＡＭＧ値と称する）のデータ列を選択し（Ｓ４）、ＤＭＡＧ値の最小値または／および最大値を抽出する（Ｓ５）。抽出されたＤＡＭＧ値に基準遅延時間を乗算して回路セルごとに最小または／および最大遅延時間を算出する（Ｓ６）。以上の処理を論理回路を構成する全ての回路セルに対して行い（（Ｓ７）：ＮＯ）、論理回路の使用条件範囲内における回路セルごとの最小または／および最大遅延時間のデータセットが取得される（Ｓ８）。回路セルの遅延時間特性が非線形である場合に全ての回路セルに対して同じ使用条件を一律に割り当てて遅延時間を算出する場合とは異なり､回路セルごとに最小または／および最大となる遅延時間を回路使用条件の範囲内で自由に選択することができる。

Description

明 細 書 遅延時間演算方法、 遅延時間演算プログラム、 および遅延時間演算装置 技術分野
本発明は、 回路設計において必要とされる遅延時間を算出するための 遅延時間演算方法、 遅延時間演算プログラム、 および遅延時間演算装置 に関するものである。 さらに詳細には、 微細化、 高集積化された半導体 装置の回路設計において必要とされる遅延時間を算出するための遅延時 間演算方法、 遅延時間演算プログラム、 および遅延時間演算装置に関す るものである。 背景技術
従来より下記に示す特許文献 1が開示されている。 特許文献 1では、 係数テ一プル 1 50に記憶されたデ一夕に基づいて、 半導体装置を構成 する各回路素子に対して、 所望の回路使用条件における遅延時間を算出 する手順が示されている。 ここで、 回路使用条件とは、 半導体装置のプ ロセス条件、 使用温度、 電源電圧である。
第 5図に示す遅延時間算出処理では、 ステップ 2 1 0において、 各デ 一夕ファイル 1 1 0乃至 1 3 0に記憶された各種データに基づいて、 基 準使用条件における半導体装置の基準遅延時間 t p d 0を算出する。 そ して、 ステップ 2 20において、 遅延時間比率係数テーブル 1 5 0から 所望の回路使用条件における遅延時間比率係数 DMAG 1 00を読み出 し、 ステップ 240において、 遅延時間 t p dが t p d = t p d O xD MAG 100として算出される。
ここで、 遅延時間比率係数 DMAG 100とは、 基準遅延時間 t p d 0と回路使用条件に応じて求められる遅延時間との比率の値である。 基 準遅延時間 t p d Oに乗算することにより、 回路使用条件における遅延 時間が求められる。 プロセス条件、 使用温度、 および電源電圧といった 回路使用条件に対して単調増加の一次関数として表現されることが一般 的である。
夕イ ミング検証は境界条件である最小遅延時間および最大遅延時間で 動作する回路使用条件での検証を必要とするところ、 遅延時間比率係数 D M A G 1 0 0は回路使用条件に対して単調増加の一次関数である。 こ のため、 最小/最大遅延時間を算出する際の遅延時間比率係数 D M A G 1 0 0の最小値/最大値は、 回路使用条件における両端条件での値であ る。 すなわち、 最速プロセス条件、 最低使用温度、 および最大電源電圧 における遅延時間比率係数により最小遅延時間が算出され、 最遅プロセ ス条件、 最高使用温度、 および最小電源電圧における遅延時間比率係数 により最大遅延時間が算出される。 回路使用条件における両端条件での 遅延時間比率係数に基づき、 夕イミング検証が行われる。
尚、 前述の先行技術文献は以下の通りである。
特許文献 1 ：特開平 1 1一 3 3 6 6号公報
しかしながら、 近年の半導体装置製造における微細化 ·高集積化され たプロセステクノロジーでは、 素子特性の非線形性が顕在化することに より、 回路使用条件に対する遅延時間比率係数の一次関数特性が崩れる 場合がある。 例えば、 電源電圧の低電圧化が進展することにより、 素子 の温度特性のばらつきなどの非線形性が無視できなくなり、 使用温度の 上昇に伴い遅延時間が短縮する現象が現われる場合がある。 回路使用条 件に対する遅延時間比率係数の特性が逆転し、 または回路使用条件の範 囲内の中間条件で、 遅延時間比率係数が最小/最大となってしまう場合 も考えられる。 回路使用条件における両端条件での遅延時間比率係数が 最小値 Z最大値であるとして行われる従来のタイミング検証の前提が適 用できなくなり問題である。
また、 検証条件として回路使用条件内の中間条件を追加することが必 要となる場合もある。 検証すべき条件が増加してしまい検証に多大な時 間を要することとなり問題である。
また、 遅延時間の算出に当り、 ばらつき係数を追加して遅延時間比率 係数の最小値/最大値を更に広げることにより、 一律にタイミング検証 の条件を厳しく して誤検証を回避することも考えられる。しかしながら、 ばらつき係数による遅延時間比率係数の拡大は、 本来必要とされる回路 動作余裕を越えた回路動作余裕を要求することを意味しており、 本来の 回路動作からはタイ ミングエラ一ではない回路使用条件において、 タイ ミングエラーとされてしまう場合もある。 この場合のエラーを解消する ためには、 回路に遅延を追加/削除する等の対策が必要となる。 遅延要 素を付加する予備的な素子配置領域を予め確保しておくことが必要とさ れる。 本来の回路動作に必要な素子が配置されている領域に加えて、 予 備的な領域も確保しておく必要があり、 本来必要である回路構成に遅延 用の回路を追加した回路構成とせざるを得ず、 高集積化の要請に反し問 題である。
本発明は前記従来技術の少なくとも 1つの問題点を解消するためにな されたものであり、 回路使用条件に対する回路セルごとの遅延時間や遅 延時間比率係数の特性の違いに関わらず、 必要最小限の抽出条件で回路 プロヅクの最速または/および最遅条件を求めることができ、遅延時間 の調整等の予備的な回路構成を不要とする回路設計を行うことが可能な 遅延時間演算方法、 遅延時間演算プログラム、 および遅延時間演算装置 を提供することを目的とする。 発明の開示
前記目的を達成するためになされた本発明の請求項 1に記載の遅延時 間演算方法は、 回路使用条件に応じた遅延時間情報を有する回路セルを 備えて構成される回路ブロックに対して、 回路ブロックを構成する回路 セルごとに、 所定の回路使用条件の範囲内での最小遅延時間または/お よび最大遅延時間を抽出するセル遅延時間抽出ステツプと、 最小遅延時 間または/および最大遅延時間を、 所定の回路使用条件の範囲内での回 路ブロックの最速条件または/および最遅条件における、 各回路セルの 遅延時間として選択するセル遅延時間選択ステツプとを有することを特 徴とする。
請求項 1の遅延時間演算方法では、セル遅延時間抽出ステップにより、 回路プロックを構成する回路セルごとに、 所定の回路使用条件の範囲内 での回路セルの最小遅延時間または/および最大遅延時間を抽出する。 抽出された最小または/および最大遅延時間は、 セル遅延時間選択ステ ップにより、 所定の回路使用条件の範囲内での回路プロックの最速条件 または/および最遅条件における、 各回路セルの遅延時間として選択さ れる。
また、 請求項 2に記載の遅延時間演算方法は、 請求項 1の遅延時間演 算方法におけるセル遅延時間抽出ステップに代えて、回路ブロックを構 成する回路セルごとに、 所定の回路使用条件の範囲内での遅延時間比率 係数の最小値または Zおよび最大値を抽出するセル係数抽出ステツプと. 遅延時間比率係数の最小値または Zおよび最大値と基準遅延時間とを演 算することにより、 回路セルの最小遅延時間または/および最大遅延時 間を算出するセル遅延時間算出ステツプとを有することを特徴とする。 請求項 2の遅延時間演算方法では、 セル係数抽出ステップにより、 回 路ブロックを構成する回路セルごとに、 所定の回路使用条件の範囲内で の遅延時間比率係数の最小値または Zおよび最大値を抽出する。 抽出さ れた遅延時間比率係数の最小値または Zおよび最大値は、 セル遅延時間 算出ステップにより基準遅延時間との間で演算されて、 回路セルの最小 遅延時間または/および最大遅延時間が算出される。
また、 請求項 5に記載の遅延時間演算プログラムは、 回路ブロックを 構成する回路セルについての回路使用条件に応じた遅延時間情報がデ一 夕ライブラリに格納されており、 データライブラリより、 所定の回路使 用条件の範囲内での回路セルの最小遅延時間または/および最大遅延時 間を抽出するセル遅延時間抽出ステツプと、 最小遅延時間または/およ び最大遅延時間を、 所定の回路使用条件の範囲内での回路プロックの最 速条件または/および最遅条件を求める際の、 各回路セルの遅延時間と して選択するセル遅延時間選択ステツプとを有することを特徴とする。 請求項 5の遅延時間演算プログラムでは、デ一夕ライブラリに基づき、 セル遅延時間抽出ステツプとセル遅延時間選択ステツプとが行われる。 また、 請求項 6に記載の遅延時間演算プログラムは、 請求項 5の遅延 時間演算プログラムにおけるセル遅延時間抽出ステツプに代えて、回路 プロヅクを構成する回路セルごとに、デ一夕ライブラリょり、所定の回路 使用条件の範囲内での遅延時間比率係数の最小値または/および最大値 を抽出するセル係数抽出ステツプと、 遅延時間比率係数の最小値または /および最大値と基準遅延時間とを演算することにより、 回路セルの最 小遅延時間または/および最大遅延時間を算出するセル遅延時間算出ス テツプとを有することを特徴とする。
請求項 6の遅延時間演算プログラムでは、デ一夕ライブラリに基づき、 セル係数抽出ステップ、 セル遅延時間算出ステップ、 およびセル遅延時 間選択ステツプとが行われる。
また、 請求項 7に記載の遅延時間演算装置は、 回路ブロックを構成す る回路セルについての回路使用条件に応じた遅延時間情報がデ一タラィ ブラリ部に格納されており、 回路プロックを構成する回路セルごとに、 データライブラリ部より、 所定の回路使用条件の範囲内での最小遅延時 間またはノおよび最大遅延時間を抽出するセル遅延時間抽出部と、 最小 遅延時間または/および最大遅延時間を、 所定の回路使用条件の範囲内 での回路ブロックの最速条件または/および最遅条件を求める際の、 各 回路セルの遅延時間として選択するセル遅延時間選択部とを備えること を特徴とする。
請求項 7の遅延時間演算装置では、 デ一夕ライブラリ部からの遅延時 間情報に基づき、 セル遅延時間抽出部が、 回路セルごとに所定の回路使 用条件の範囲内での最小遅延時間またはノおよび最大遅延時間を抽出し、 セル遅延時間選択部が、 所定の回路使用条件の範囲内での回路プロック の最速条件または/および最遅条件を求める際、 最小遅延時間またはノ および最大遅延時間を回路セルの遅延時間として選択する。
また、 請求項 8に記載の遅延時間演算装置は、 請求項 7の遅延時間演 算装置におけるセル遅延時間抽出部に代えて、回路プロックを構成する 回路セルごとに、 データライブラリ部より、 所定の回路使用条件の範囲 内での遅延時間比率係数の最小値または/および最大値を抽出するセル 係数抽出部と、 遅延時間比率係数の最小値または/および最大値と基準 遅延時間とを演算することにより、 回路セルの最小遅延時間または Zお よび最大遅延時間を算出するセル遅延時間算出部とを備えることを特徴 とする。
請求項 8の遅延時間演算装置では、 セル係数抽出部が、 回路セルごと に所定の回路使用条件の範囲内での遅延時間比率係数の最小値または/ および最大値を抽出し、 セル遅延時間算出部が、 遅延時間比率係数の最 小値または Zおよび最大値と基準遅延時間とを演算して回路セルの最小 遅延時間または Zおよび最大遅延時間を算出する。
これにより、 一つの回路プロックを構成しているとして、 回路セル間 で一律の回路使用条件での遅延時間をもって回路セルの最小または Zお よび最大遅延時間とされることはない。 回路セルごとに最小または Zお よび最大遅延時間が抽出される際の回路使用条件は回路セルごとに異な つているとしても、 回路使用条件の範囲内での最小値または Zおよび最 大値が抽出されるので、回路ブロックにおいて最速または/および最遅 条件を確実に求めることができる。
特に、プロセステクノロジ一の進展に伴う素子特性の非線形性により、 回路セルにおける回路使用条件に対する遅延時間の非線形性が顕在化す る場合にも、回路セルにおける最小または/および最大遅延時間を確実 に抽出することができる。
回路使用条件における両端条件での遅延時間を原則として抽出する場 合に、 回路セルの遅延時間における非線形性を考慮して更に遅延時間を 抽出する中間条件を追加するといった処理や、抽出された遅延時間にば らつき係数を加味して遅延時間を必要以上に拡大するといった処理が不 要となる。 遅延時間の演算処理を簡素化することができると共に、 遅延 時間の拡大に伴う擬似的な回路不具合に対応するために遅延回路等の配 置領域の確保等の冗長設計も必要なく高集積化の要請にも対応すること ができる。 図面の簡単な説明
第 1図は、 実施形態の遅延時間演算方法を示すフロー図である。
第 2図は、 回路セルの D M A Gデータライブラリの構成を示す概念図 である。
第 3図は、 実施形態の遅延時間演算装置を示すシステム図である。
第 4図は、 非線形特性を含む D M A G特性を示す図である。
第 5図は、 従来技術における遅延時間の算出を示すフロー図である。 発明を実施するための最良の形態
以下、 本発明の遅延時間演算方法、 遅延時間演算プログラム、 および 遅延時間演算装置について具体化した実施形態を第 1図乃至第 4図に基 づき図面を参照しつつ詳細に説明する。
第 1図に示す遅延時間演算方法に係る実施形態のフロー図では、 論理 回路の設計をする際に行われる論理シミュレーション、 論理合成、 また はタイミング解析等で使用される遅延時間情報の取得を行うものである, クリティカルパス等の信号伝搬の遅延時間演算や、 信号径路間で伝搬す る信号の伝搬タイミング等の夕イ ミング検証に必要となる遅延時間の最 小値または/および最大値を、 論理回路を構成する回路セルごとに求め る処理である。
先ず、 ネッ ト リス ト情報を含む論理回路に関するデータが格納されて いるデータ格納部 （D 1 ) から、 対象となる論理回路のデータが入力さ れる （ S 1 ) 。 ここで、 論理回路は、 N A N Dゲート等の基本ゲ一ト回 路を回路セルとして回路セル間を結線することを基本として構成される ことが一般的である。 入力された論理回路データには回路セル間の入出 力接続関係を示すネッ トリスト情報が記載されている。
従って、論理回路における遅延時間情報を取得するためには、論理回路 を構成する回路セルについての遅延時間情報を取得することが必要とな る。 その準備として対象となる論理回路を構成する回路セルを抽出して おく （ S 2 ) 。
次に、論理回路設計において考慮すべき回路使用条件が入力される（ S 3 ) 。 ここで、 回路使用条件とは、論理回路の正常動作を保証すべき動作 範囲に関する条件をいい、 仕様上許容されるべき電源電圧の範囲や使用 温度の範囲、製造上許容されるべき製造プロセスのばらつき等、所定の幅 を有する条件である。 論理回路の正常動作を保証すべき動作範囲におい て遅延時間情報を取得することが必要であるからである。
製造プロセスの条件については、個々の製造プロセスの条件を直接に 入力することが可能である他、個々の製造プロセス条件を設計要因に換 算した条件を入力することもできる。 本実施形態では、換算条件として、 回路セルへの入力信号のスルーレート、 および信号伝搬径路の容量負荷 を例示して入力するものとする。
これらの回路使用条件は、対象となる論理回路の仕様、製造プロセステ クノロジー、 または設計者が任意に選択できる検証範囲に応じて異なる 範囲が設定される。コントロ一ルカ一ドまたはコントロールファイル（ C 1 ) 等により適宜に設定可能とすることが便宜である。
論理回路を構成している回路セル （ S 2 ) 、 および論理回路の使用条 件 （ S 3 ) が確定すれば、 （ S 4 ) 乃至 （ S 6 ) の処理により、 回路セル ごとに使用条件の範囲内での遅延時間情報の取得を行う。
抽出された回路セルのうち 1つの回路セルを選択し、 遅延情報ライプ ラリ （D 2 ) から回路使用条件の範囲内での遅延時間比率係数 （以下、 D A M G値と称する。 ） のデ一夕列を選択する （ S 4 ) 。
選択された回路セルのデ一夕列から D M A G値の最小値または/およ び最大値を抽出する （S 5 ) 。抽出される D M A G値は、デ一夕列として 選択された D A M G値の数値列の大小比較を行うことにより得られ、 回 路使用条件の範囲内での最小値、 最大値となる。
抽出された D A M G値に基準となる遅延時間を乗算することにより、 選択された回路セルについての回路使用条件の範囲内での最小遅延時間 または/および最大遅延時間を算出する （ S 6 ) 。
( S 2 ) で抽出した回路セルのうち、 遅延時間の算出 （ S 4 ) 乃至 （ S 6 ) の処理が行われていない回路セルがあれば （ （ S 7 ) ： YE S ) 、 未算出の回路セルを対象として、 （ S 4 ) 乃至 （ S 6 ) の処理を繰り返 す。 論理回路を構成する全ての回路セルに対して遅延時間の算出が行な われれば （ （ S 7 ) ： NO) 、 （ C 1 ) により入力された回路使用条件 の範囲内において、 （S 2 ) で抽出された対象の論理回路を構成する全 ての回路セルについて、 回路セルごとの最小遅延時間または Zおよび最 大遅延時間のデータセッ トが取得される （ S 8 ) 。
この場合、個々の回路セルにおいて算出される最小遅延時間または Z および最大遅延時間での回路使用条件は、 回路セルごとに任意とするこ とができる。 従って、 製造プロセスにおけるプロセステクノロジーの進 展に伴い、論理回路の回路使用条件に対する回路セルの遅延時間特性の 非線形性が顕在化する場合に、 全ての回路セルに対して同じ使用条件を 一律に割り当てて遅延時間を算出する場合とは異なり、回路セルごとに 最小または および最大となる遅延時間を回路使用条件の範囲内で自由 に選択することができる。
取得された回路セルごとの最小遅延時間または Zおよび最大遅延時間 のデ一夕セッ トは、 論理回路における遅延時間の演算やタイ ミング検証 等の遅延時間情報として使用される （ S 9 ) 。
尚、第 1図の実施形態においては、 （ S 5 ) において回路セルの DMA G値を抽出し、 （ S 6 ) において基準となる遅延時間との間で乗算するこ とにより、 回路セルの最小または/および最大遅延時間を算出する場合 について説明したが、本発明はこれに限定されるものではない。遅延情報 ライブラリ （D 2 )に格納されているデ一夕列を、 D AMG値に代えて、 各回路使用条件に応じた遅延時間とすれば、 （ S 4 )の処理により直接に 回路セルにおける最小または/および最大遅延時間を抽出することがで きる。 第 2図には遅延情報ライブラリ （D 2) の構成を示す。 遅延情報ライ ブラリ （D 2) には論理回路を構成する回路セルである基本ゲート回路 ごとの遅延時間情報が格納されている。以下の説明では、遅延時間情報と して D AM G値を例示して説明するが、 D AM G値に代えて遅延時間を 直接に格納することもできる。基本ゲ一ト回路とは、例えば、ィンバ一夕 ゲート （セル 1 ) であり、 N ANDゲ一ト （セル N) である。 その他の 回路セルとして、 NORゲートやバッファゲート等の基本ゲート回路を 含み、 更にシフ トレジス夕、 レベルシフ ト回路、 加算器、 乗算器等の所 定回路機能を奏する機能セルレベルの回路セルを含む場合も考えられる, 遅延情報ライブラリ （D 2 ) には、 回路セル （セル 1 ) 、 （セル N) ごとに予め各回路使用条件での D AM G値を算出しておく。 すなわち、 回路使用条件である、 電源電圧 V、 使用温度 T、 入力信号のスルーレー S、 および信号径路の負荷容量 Cをパラメ一夕として、 各回路使用条 件のパラメ一夕 （V、 T、 S、 C) の適宜な組み合わせごとに回路セル (セル 1 ) 、 （セル N) ごとの D AM G値のデータを取得しておく。 取 得されるデータは、回路使用条件に対して単純増加の一次関数になると は限らず、 中間条件においてピークを有する特性 （ （セル 1 ) の場合） や、 一次関数の傾きが逆転してしまう特性 （ （セル N) の場合） 等、 構 成素子等の非線形性と回路セルごとの回路構成等により変化する。
そこで、 回路使用条件によっては非線形な遅延時間特性を示し何れの 条件において D AM G値の最小値、 最大値を有するかが不明の場合であ つても、 確実に最小値、 最大値を抽出することができるように、 所定間 隔のパラメ一夕 （V、 T、 S、 C) ごとに DAMG値を求めておくこと が好ましい。 D MA G値の抽出のためのハードウェア資源、 ソフ トゥェ ァ資源、 抽出時間等の許容範囲内で細かいパラメ一夕ステップの所定間 隔を設定しておけば、ステツプ間の D M A G値が、抽出された D M A G値 とは大きく異なることはない。
加えて、 第 1図の （S 5) において DMAG値の最小値、 最大値を抽 出する際、 パラメ一夕ステップ間の DM AG値を補間演算して求める必 要がなく、抽出された DM AG値を相互に比較するといった単純な処理 で D M A G値の最小値、 最大値を抽出することができる。
取得された DMAG値は、 電源電圧 V、 使用温度 T、 および製造プロ セス起因因子 S、 Cの 3種類 （あるいはパラメ一夕 Sとパラメ一夕 Cと を分離すれば 4種類） のパラメ一夕条件に対して抽出され、 3次元 （あ るいは 4次元） 座標に展開されるデータ列として取得される。 遅延情報 ライブラリ （D 2) は、 このデ一夕列を回路セルごとに格納して構成さ れる。
ここで、 D M A G値を抽出するパラメ一夕 （V、 T、 S、 C ) のステ ップが細かくなる場合、 または/および DMAG値を抽出するパラメ一 夕の数が増大する場合には、 D MA G値の抽出に必要な処理の負荷が増 大することが考えられる。 しかしながら、 遅延情報ライブラリ （D 2) に格納される回路セルのデータ列は、 論理回路の回路仕様、 および製造 プロセステクノロジ一に対して一意に決定されるものである。 仕様ゃプ ロセステクノロジ一ごとに一度算出してやれば、後は、回路セルが追加さ れるごとに一度抽出すればよく、 第 1図に示す遅延演算処理ごとに、 最 小、 最大となる DMAG値の補間演算等の処理は不要となる。 遅延情報 ライブラリ （D 2) に格納される DMAG値のデ一夕列を抽出する際の 処理負荷のオーバーへッ ドは、 遅延演算処理において無視することがで ぎる。
第 3図に示す遅延時間演算装置 1は、 中央処理装置 （以下、 CPUと 略記する。） 2を中心に、 バス 8を介して、 メモリ 3、 磁気ディスク装置 4、 表示装置 （以下、 CR Tと略記する。） 5、 キーボード 6、 外部記憶 媒体駆動装置 7、 および通信回線接続装置 1 0が接続されている。 外部 記憶媒体駆動装置 7には、 CD ROMや磁気媒体等の外部記憶媒体 9が 着脱可能に設置される。 また、 通信回線接続装置 10は、 イン夕一ネッ ト等の外部通信回線とのィンターフェ一スをとる装置である。
第 1図に示す遅延時間演算方法のフローを実行する遅延時間演算プロ グラムは、 遅延時間演算装置 1内のメモリ 3や磁気ディスク装置 4に記 憶されている他、 CD R OMや磁気媒体等の外部記憶媒体 9に記憶され ている場合に外部記憶媒体駆動装置 7を介して供給され、 またはインタ —ネッ ト等の通信回線から通信回線接続装置 1 0を介して供給される。 供給されたプログラムは ス 8を介してメモリ 3や磁気ディスク装置 4に記録され、 あるいは直接 C P U 2に転送される。
また、 ネッ ト リスト情報を含む論理回路データが格納されているデー 夕格納部 （D 1 ) 、 回路セルごとの DM AG値が格納されている遅延情 報ライブラリ （D 2 ) は、 磁気ディスク装置 4や、 CDROM、 磁気媒 体等の外部記憶媒体 9等の記憶媒体に記憶されている。 通信回線を介し て必要に応じて接続される同様な記憶媒体に記憶されている場合もある, 第 1図に示す遅延時間演算方法のフローに従い、 遅延時間演算プログ ラムによる C P U 2からの指令により、 記憶媒体からバス 8、 または必 要に応じて通信回線を介して、 論理回路デ一夕が口一ドされる （ S 1 )。
ロードされたデータは、 C P U 2自身が保持することの他、必要に応じ てメモリ 3や磁気ディスク装置 4等の記憶媒体に保持される。以下、プロ グラムの処理の過程において抽出、 算出されるデータについても同様で ある。 C P U 2では、 入力された論理回路データに基づき、 使用される 回路セルを抽出する（ S 2 )。論理回路の使用条件は、キーボード 6から、 または外部記憶媒体 9、 通信回線から入力される （ S 3 )。予めメモリ 3 や磁気ディスク装置 4に格納しておくことも可能である。
( S 4 ) 乃至 （ S 6 ) においては、 記憶媒体から論理回路を構成する 回路セルが選択され、 回路セルごとの DM AGデ一夕における最小値ま たは/および最大値が抽出される。 全ての回路セルに対して同様の処理 を繰り返し （ S 7 )、 得られたデ一夕セヅ トは、 メモリ 3、 磁気ディ スク 装置 4、 場合によっては外部記憶媒体 9や通信回線を介した隔離地の記 憶媒体に格納される （ S 8 )。
第 4図は非線形特性を含む D MAG値特性を例示している。 電源電圧 が低電圧化するに従い、 中間の使用温度に対してピーク値を有する DM AG値特性を示す場合である。 遅延時間特性が回路使用条件に対して線形である場合には、両端の使 用条件を論理回路における最速条件、 最遅条件として、 全ての回路セル に対して一律にその条件をあてはめ、 回路セルの最小、 最大遅延時間を 算出していた。 例えば、 最低使用温度 Tmi nを最速条件とし、 最高使 用温度 Tmaxを最遅条件としていた。
しかしながら、 第 4図のように、 非線形性を示す DMAG値特性を有 する場合、温度 Tm i n、 Tmaxで DMAG値を求めると、 最低温度 T mi nのポイント Aは最小の DMAG値 DAが求められるものの、最高 温度 Tmaxのボイント BXでの DMAG値 DBXは、 最大値とはなら ない。
上記のような最大値の取得の失敗に対応するためには、最大値として 取得された DM AG値 D BXに、 ばらつき係数 ADを加算して D MAG 値 D B X +を最大値とする必要があつた。 論理回路において実力値以上 の遅延時間を設定しなければならず、 論理回路設計において制約となつ てしまう。他の方法としては、遅延時間を算出する両端の使用温度 Tm i n、 Tmaxに加えて、 中間の使用温度 T l、 Τ 2、 Τ 3においても遅 延時間の算出をすることが考えられる。 遅延時間の算出に多大な時間を 要してしまうこととなる。
本実施形態では、回路セルごとに、 DMAG値を決定する回路使用条件 をパラメ一夕として所定ステップごとに DMAG値を算出しておき、そ の中から最小値、 最大値を抽出することができるので、 第 4図に示す非 線形な D M A G値特性を有する場合においても、 最小 D MA G値 D A、 最大 DM AG値 D Bを確実に抽出することができる。
以上、 詳細に説明したように実施形態の遅延時間演算方法、 遅延時間 演算プログラム、 および遅延時間演算装置によれば、 論理回路を構成し ている基本ゲート回路ごとに、 回路使用条件の範囲内での最小またはノ および最大遅延時間が抽出されるので、論理回路において最速または/ および最遅条件を確実に求めることができる。
特に、プロセステクノロジ一の進展に伴う素子特性の非線形性により、 基本ゲ一ト回路における回路使用条件に対する遅延時間の非線形性が顕 在化する場合にも、基本ゲート回路における最小または/および最大遅 延時間を確実に抽出することができる。
使用温度等の回路使用条件における両端条件での遅延時間を原則とし て抽出する場合に、 基本ゲート回路の遅延時間における非線形性を考慮 して更に遅延時間を抽出する中間の使用温度を追加するといった処理や、 抽出された遅延時間にばらつき係数を加味して遅延時間を必要以上に拡 大するといつた処理が不要となる。 遅延時間の演算処理を簡素化するこ とができると共に、 遅延時間の拡大に伴う擬似的な回路不具合に対応す るために予備的な回路領域の確保等の冗長設計も必要なく高集積化の要 請にも対応することができる。
ここで、論理回路は回路プロックの例示であり、基本ゲート回路は回路 セルの例示である。
尚、 本発明は前記実施形態に限定されるものではなく、 本発明の趣旨 を逸脱しない範囲内で種々の改良、 変形が可能であることは言うまでも ない。
例えば、 本実施形態では、 回路ブロックとして論理回路を例に説明し たが、本発明はこれに限定されるものではなく、論理マクロを含むアナ口 グ · デジタル混載の回路や、 メモリ回路など、 回路設計において遅延時 間情報を必要とするその他の回路についても同様に適用することができ
産業上の利用可能性
以上の説明から明らかなように本発明によれば、 回路プロックの最速 条件または最遅条件を求める際、 回路セルごとに、 回路使用条件の範囲 内での遅延時間や遅延時間比率係数の特性を、 必要最小限の抽出条件で 求めることができ、 遅延時間を負荷するための予備的な遅延回路領域を 確保することなく必要最小限の回路構成で回路設計を行うことが可能な 遅延時間演算方法、 遅延時間演算プログラム、 および遅延時間演算装置 を提供することができる

Claims

請 求 の 範 囲
1 . 回路使用条件に応じた遅延時間情報を有する回路セルを備えて構 成される回路ブロックに対して、
前記回路ブロックを構成する回路セルごとに、 所定の回路使用条件の 範囲内での最小遅延時間または/および最大遅延時間を抽出するセル遅 延時間抽出ステップと、
前記最小遅延時間または Zおよび前記最大遅延時間を、 前記所定の回 路使用条件の範囲内での前記回路プロックの最速条件または Zおよび最 遅条件における、 各回路セルの遅延時間として選択するセル遅延時間選 択ステツプとを有することを特徴とする遅延時間演算方法。
2 . 基準回路使用条件における基準遅延時間情報と、 回路使用条件に 応じた遅延時間比率係数情報と、 を有する回路セルを備えて構成される. 回路ブロヅクに対して、
前記回路ブロックを構成する回路セルごとに、 所定の回路使用条件の 範囲内での遅延時間比率係数の最小値または および最大値を抽出する セル係数抽出ステツプと、
前記遅延時間比率係数の最小値または/および最大値と基準遅延時間 とを演算することにより、 回路セルの最小遅延時間または/および最大 遅延時間を算出するセル遅延時間算出ステツプと、
前記最小遅延時間またはノおよび前記最大遅延時間を、 前記所定の回 路使用条件の範囲内での前記回路プロックの最速条件または/および最 遅条件における、 各回路セルの遅延時間として選択するセル遅延時間選 択ステツプとを有することを特徴とする遅延時間演算方法。
3 . 前記回路使用条件は、前記回路プロックの、使用温度、 電源電圧、 および製造時のプロセス条件のうち少なく とも何れか 1つを含むことを 特徴とする請求項 1または 2に記載の遅延時間演算方法。
4 . 前記製造時のプロセス条件は、 回路セ.ルへの入力信号のスルーレ —ト、 および信号伝搬径路の容量負荷のうち、 少なく とも何れか 1つを 含むことを特徴とする請求項 3に記載の遅延時間演算方法。
5 . 回路プロックを構成する回路セルについての回路使用条件に応じ た遅延時間情報が格納されたデータライプラリに基づき、
前記回路プロックを構成する回路セルごとに、 前記デ一夕ライブラリ より、 所定の回路使用条件の範囲内での最小遅延時間または/および最 大遅延時間を抽出するセル遅延時間抽出ステツプと、
前記最小遅延時間または/および前記最大遅延時間を、 前記所定の回 路使用条件の範囲内での前記回路プロックの最速条件または/および最 遅条件における、 各回路セルの遅延時間として選択するセル遅延時間選 択ステツプとを有することを特徴とする遅延時間演算プログラム。
6 . 回路ブロックを構成する回路セルについての、 基準回路使用条件 における基準遅延時間情報と、 回路使用条件に応じた遅延時間比率係数 情報と、 が格納されたデ一夕ライブラリに基づき、
前記回路プロックを構成する回路セルごとに、 前記データライブラリ より、所定の回路使用条件の範囲内での遅延時間比率係数の最小値また は/および最大値を抽出するセル係数抽出ステツプと、
前記遅延時間比率係数の最小値または Zおよび最大値と基準遅延時間 とを演算することにより、 回路セルの最小遅延時間または/および最大 遅延時間を算出するセル遅延時間算出ステツプと、
前記最小遅延時閭または/および前記最大遅延時間を、 前記所定の回 路使用条件の範囲内での前記回路プロックの最速条件または/および最 遅条件における、 各回路セルの遅延時間として選択するセル遅延時間選 択ステップとを有することを特徴とする遅延時間演算プログラム。
7 . 回路プロックを構成する回路セルについての回路使用条件に応じ た遅延時間情報が格納されたデータライブラリ部を備える遅延時間演算 装置であって、
前記回路プロックを構成する回路セルごとに、 前記データライブラリ 部より、 所定の回路使用条件の範囲内での最小遅延時間または/および 最大遅延時間を抽出するセル遅延時間抽出部と、 前記最小遅延時間または/および前記最大遅延時間を、 前記所定の回 路使用条件の範囲内での前記回路プロックの最速条件または/および最 遅条件における、 各回路セルの遅延時間として選択するセル遅延時間選 択部とを備えることを特徴とする遅延時間演算装置。
8 . 回路ブロックを構成する回路セルについての、 基準回路使用条件 における基準遅延時間情報と、 回路使用条件に応じた遅延時間比率係数 情報と、 が格納されたデータライブラリ部を備える遅延時間演算装置で あって、
前記回路プロヅクを構成する回路セルごとに、 前記データライブラリ 部より、 所定の回路使用条件の範囲内での遅延時間比率係数の最小値ま たは/および最大値を抽出するセル係数抽出部と、
前記遅延時間比率係数の最小値または/および最大値と基準遅延時間 とを演算することにより、 回路セルの最小遅延時間または/および最大 遅延時間を算出するセル遅延時間算出部と、
前記最小遅延時間または Zおよび前記最大遅延時間を、 前記所定の回 路使用条件の範囲内での前記回路プロックの最速条件または Zおよび最 遅条件における、 各回路セルの遅延時間として選択するセル遅延時間選 択部とを備えることを特徴とする遅延時間演算装置。
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