JP4629607B2 - 半導体集積回路のタイミング検証方法及びタイミング検証装置 - Google Patents

半導体集積回路のタイミング検証方法及びタイミング検証装置 Download PDF

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Description

この発明は、半導体集積回路のタイミング検証方法及びタイミング検証装置に関するものである。
半導体集積回路の設計時には、半導体集積回路を構成する多数のセルのゲート遅延と、各セルを接続する配線による配線遅延を考慮したタイミング検証が行われ、その検証結果に基づいてレイアウトの修正が行われる。ゲート遅延は電源電圧及び周囲温度に依存して変動し、配線遅延も周囲温度に依存して変動するため、これらの要因を考慮したタイミング検証とレイアウト修正を行う必要がある。
半導体集積回路の動作遅延時間は、電源電圧、周囲温度及びプロセス条件によって変動する。プロセス条件とは、半導体製造プロセスの差による遅延時間の変動であり、遅延時間の大きいプロセスがSlow Processであり、遅延時間の小さいプロセスがFast Processである。
このような条件下で、動作遅延時間の変動によるタイミングエラーの発生に関し、通常最も条件が厳しくなるのは、高温、低電圧、Slow Processの第一の条件(worst条件)と、低温、高電圧、Fast Processの第二の条件(best条件)からなる2極の条件である。
しかし、クロックパス(Clock Pass、クロック信号の転送経路)とデータパス(Data Pass、データの転送経路)とで、ゲート遅延(Gate Delay)と配線遅延(Net Delay)の割合が異なる場合、ゲート遅延の温度特性と配線遅延の温度特性とが異なるため、上記のような2極の条件が必ずしも臨界条件とはならない。
下表は、温度変化による配線遅延とゲート遅延の変化率の一例を示す。
Figure 0004629607
例えば、ある信号経路の低温・高電圧における配線遅延及びゲート遅延をそれぞれ1.0とした場合、高温・高電圧における配線遅延は約1.62倍となり、ゲート遅延は1.27倍となる。すなわち、温度上昇による遅延時間の増加比率は、配線遅延の方が大きくなる。
このようなことから、半導体集積回路の各信号経路において、配線遅延とゲート遅延との占有比率の差により、上記のような2極の条件が必ずしも臨界条件とはならない。
図6は、半導体集積回路上でのデータパスとクロックパスの一例を示す。同図において、データパスdpは多数のバッファ回路1とフリップフロップ回路2aを経て、フリップフロップ回路2bにデータを転送する経路であり、クロックパスcpは多数のバッファ回路3を経てフリップフロップ回路2bにクロック信号を転送する経路である。
上記のようなデータパスdp及びクロックパスcpにおいて、上記のような2極の条件のうちの第二の条件(低温、高電圧、Fast Process)の条件下でのデータパスdpの遅延時間と、クロックパスcpの遅延時間及びフリップフロップ回路2bのホールド時間のマージンを検証した結果を下式に示す。
Figure 0004629607
上式において、Data Path Delayは、データパスdpの総遅延時間であり、データパスdpの配線遅延とゲート遅延の和に基づいて、1575.3psとなる。また、総遅延時間に対する配線遅延の比であるNet Delay比は、0.14となる。
Clock Path Delayは、クロックパスcpの総遅延時間であり、クロックパスcpの配線遅延とゲート遅延の和に基づいて、1471.9psとなる。また、総遅延時間に対する配線遅延の比であるNet Delay比は、0.47となる。
また、Hold Marginはフリップフロップ回路2bで必要とするホールド時間Holdに対するマージンを示し、41.4psとなる。
この結果、第一の条件下では、Hold Marginを確保することができるので、タイミングエラーは発生しない。
一方、上記第二の条件を高温側にふった第二の条件(高温、高電圧、Fast Process)でのタイミング検証を行った結果を次式に示す。
Figure 0004629607
上式において、各配線遅延及びゲート遅延は、前記第一の条件での配線遅延及びゲート遅延に、表1に示す増加比率を掛けたものである。そして、Data Path Delay及びClock Path Delayから、Hold Marginは−97.1psとなり、タイミングエラーとなる。
上記のように、上記第一及び第二の条件でタイミング検証を行っても、タイミングエラーの発生を確実に検出することはできない。従って、従来のタイミング検証では、第一及び第二の条件に加えて、高温、高電圧、Fast Process及び低温、低電圧、Slow Processの第三、第四の条件でもタイミング検証を行うマルチコーナー検証が行われている。
図7は、マルチコーナー検証を行う従来のタイミング検証方法を示す。4つのライブラリ4a〜4dには、上記第一〜第四の条件での配線遅延及び各セル毎のゲート遅延等の遅延情報が格納されている。
そして、各条件下で遅延計算、クロストーク(X−talk)解析、タイミング解析がそれぞれ行われ、その解析結果とスラック(Slack)情報とに基づいて、レイアウト修正処理(EC処理)が行われる。スラック情報は、フリップフロップ回路のホールド時間を確保するためにデータパスの遅延時間を増大させる場合のセットアップ時間のマージンを示すものである。
図8は、上記のようなタイミング検証及びレイアウト修正処理の具体例を示す。図8(a)に示す回路で、例えば第二の条件下(低温、高電圧、Fast Process)において、データパスdpの配線遅延が16ps、ゲート遅延が70ps、フリップフロップ回路5のスラック時間が5ps、ホールドタイミング規格値が30psであり、クロックパスcpの配線遅延が30ps、ゲート遅延が20psであるとする。
すると、フリップフロップ回路5のHold Marginは、次式で求められる。
Figure 0004629607
従って、6psのHold Marginが得られるので、タイミングエラーは発生しない。
一方、図8(a)に示す回路で、例えば第二の条件(低温、高電圧、Fast Process)を高温側にふった第三の条件(高温、高電圧、Fast Process)でのタイミング検証を行う。データパスdpの配線遅延が25.6ps、ゲート遅延が77ps、フリップフロップ回路5のスラック時間が11ps、ホールドタイミング規格値が35psであり、クロックパスcpの配線遅延が48ps、ゲート遅延が22psであるとする。
すると、フリップフロップ回路5のHold Marginは、次式で求められる。
Figure 0004629607
従って、Hold Marginは−2.4ps不足するので、タイミングエラーとなる。
そこで、第三の条件化のタイミングエラーを解消するために、図8(b)に示すように、データパスdpにバッファ回路6を追加してデータパスdpの遅延時間を増大させる。すなわち、フリップフロップ回路5のスラック時間に11psの余裕があるため、データパスdpにゲート遅延11psのバッファ回路6を追加する。
すると、データパスdpのゲート遅延は77psから88psに増大し、スラック時間が0となり、フリップフロップ回路5のHold Marginは、次式で求められる。
Figure 0004629607
従って、Hold Marginを8.6ps確保できるので、タイミングエラーは発生しない。
ところが、バッファ回路6を追加したことにより、上記第二の条件においてもゲート遅延が70psから81psに増大するため、スラック時間が不足し、タイミングエラーが発生することになる。
このように、各条件下でタイミングエラーが発生しないようにレイアウト修正を行うと、Hold Marginを確保すると、他の条件でタイミングエラーが発生し、もぐらたたき状態となる。
特開2005−141434号公報 特開2000−40098号公報 特開2003−243509号公報
上記のように、第一〜第四の条件でマルチコーナー検証を行うタイミング検証方法では、検証条件が増大することにより検証時間が増大する。また、各条件でタイミングエラーを解消するようにレイアウト修正を行うと、他の条件でタイミングエラーを発生させてしまい、タイミングエラー解消作業が煩雑となるという問題点がある。
特許文献1には、クロック系パスとデータ系パスとの遅延差を指標とした遅延変動係数を求め、その遅延変動係数により擬似的ワーストタイミングを生成して、コーナー条件の前組み合わせを考慮したタイミング検証を行う検証システムが開示されている。
特許文献2には、電源電圧、温度、プロセス等の設計対象の各セルにおけるベスト条件及びワースト条件での依存係数を用いて最小遅延値、最大遅延値の誤差、マージンを小さくすることが可能な設計方法が開示されていない。
特許文献3には、半導体集積回路のレイアウトに応じてマージンが決定されることにより、マージンが最適化される設計方法が開示されている。
この発明の目的は、タイミング検証時間を短縮しながら、タイミングエラーを解消し得るレイアウト修正を可能とするタイミング検証方法を提供することにある。
上記目的は、best条件とworst条件を含む複数のコーナー条件でマルチコーナー検証を行うためにタイミング検証装置が実行する半導体集積回路のタイミング検証方法で、前記best条件及びworst条件の温度を逆ふりした各コーナー条件における温度特性係数温度特性係数テーブルに格納され前記タイミング検証装置は、前記best条件とworst条件でゲート遅延及び配線遅延を算出し、算出したゲート遅延及び配線遅延に基づいて前記best条件とworst条件におけるホールド・マージンを算出し、このホールド・マージンとスラック情報とを比較してタイミング検証を行うステップと、前記best条件とworst条件のゲート遅延及び配線遅延と前記温度特性係数テーブルに格納された前記温度特性係数とに基づいて前記best条件とworst条件以外の各コーナー条件におけるゲート遅延及び配線遅延を算出し、算出したゲート遅延及び配線遅延に基づいてホールド・マージンを算出し、このホールド・マージンとスラック情報とを比較してタイミング検証を行うステップと、を実行する半導体集積回路のタイミング検証方法により達成される。
本発明によれば、タイミング検証時間を短縮しながら、タイミングエラーを解消し得るレイアウト修正を可能とするタイミング検証方法を提供することができる。
以下、この発明を具体化した一実施の形態を図面に従って説明する。図1は、この実施の形態のタイミング検証方法及びレイアウト修正方法の流れを示す。ライブラリ11aには、高温、低電圧、Slow Processの第一の条件(worst条件)での配線遅延及び各セル毎のゲート遅延等の遅延情報が格納され、ライブラリ11bには低温、高電圧、Fast Processの第二の条件(best条件)での配線遅延及び各セル毎のゲート遅延等の遅延情報が格納されている。
そして、各条件下で遅延計算、クロストーク(X−talk)解析、タイミング解析(ステップ1,2)がそれぞれ行われ、その解析結果とスラック(Slack)情報とに基づいて、EC処理(ステップ3)が行われる。スラック情報は、フリップフロップ回路のホールド時間を確保するためにデータパスの遅延時間を増大させる場合のセットアップ時間のマージンを示すものである。
ステップ3のEC処理では、前記第一及び第二の条件での温度を逆にふった場合の温度特性係数を用いてHold Marginを算出することにより、タイミングエラーが発生しないレイアウト修正が行われる。
図2は、上記のようなタイミング検証及びレイアウト修正を行う検証装置及びその動作を示す。タイミングリスト12及びスラックファイル13は、STA(statical timing analyzer)装置14によりあらかじめ生成されている。
温度特性係数テーブル15には、前記第一及び第二の条件の温度係数に対する第三及び第四の条件の温度係数の増加比率が温度特性係数としてあらかじめ格納されている。第三の条件とは、高温、高電圧、Fast Processであり、第四の条件は、低温、低電圧、Slow Processである。
図3に示すように、半導体集積回路を構成する各セルのゲート遅延に関し、温度と電圧をパラメータとした係数が各セル毎に存在する。そして、前記第一の条件でのゲート遅延の係数をaとして求め、第一の条件の温度を逆ふりした条件である第四の条件でのゲート遅延の係数をbとして求める。
そして、係数a,bからb/aを算出すると、第一の条件に対する第四の条件の係数の増加比率が算出され、この増加比率が前記温度特性係数として前記温度特性係数テーブル15に格納されている。同様にして、第二の条件に対する第三の条件のゲート遅延の温度特性係数が前記温度特性係数テーブル15に格納されている。
また、半導体集積回路を構成する配線の配線遅延に関し、温度をパラメータとした係数が存在する。そして、前記第一の条件での配線遅延の係数をaとして求め、第一の条件の温度を逆ふりした条件である第四の条件での配線遅延の係数をbとして求める。
そして、係数a,bからb/aを算出すると、第一の条件に対する第四の条件の係数の増加比率が算出され、この増加比率が前記温度特性係数として前記温度特性係数テーブル15に格納されている。同様にして、第二の条件に対する第三の条件の配線遅延の温度特性係数が前記温度特性係数テーブル15に格納されている。
前記タイミングリスト12、スラックファイル13及び温度特性係数テーブル15は、自動EC装置16に供給され、自動EC装置16は供給されたデータに基づいてステップ4〜ステップ8の動作を行う。
ステップ4では、第一及び第二の条件、すなわち通常のコーナー条件でのタイミング検証を行う。ステップ5では、温度特性係数テーブル15に格納されている温度特性係数を使用して、第三及び第四の条件に相当するタイミング検証を行う。
すなわち、前記温度特性係数を使用して、第三及び第四の条件でのHold Marginを次式で算出する。
Figure 0004629607
上式において、kg,kl,ktは温度特性係数テーブル15に格納されている温度特性係数であり、kgはゲート遅延、klは配線遅延、ktはホールド時間の規格値Tholdの温度特性係数である。
また、ΣDGi,ΣCGjは、データパスdp、クロックパスcpの各ゲート遅延の総和であり、ΣDLi,ΣCLjは、データパスdp、クロックパスcpの各配線遅延の総和である。
そして、ステップ6ではステップ4の検証結果と、ステップ5の検証結果から第一〜第四の条件のいずれにおいても、タイミングエラーが発生しないようなレイアウトを探索する。
次いで、ステップ7では修正されたレイアウトに基づいてタイミング検証を行い、ステップ8でタイミングエラーが発生しているか否かを判定する。そして、再びタイミングエラーが発生した場合には、ステップ6〜8が繰り返される。ステップ8でタイミングエラーが発生していない場合には、次工程に移行する。
図4は、ステップ6におけるタイミング検証及びレイアウト修正処理の一例を示し、図8に示す前記従来例と同一条件で検証する場合を説明する。
図4(a)に示す回路で、例えば第二の条件下(低温、高電圧、Fast Process)において、データパスdpの配線遅延が16ps、ゲート遅延が70ps、フリップフロップ回路5のスラック時間が5ps、ホールドタイミング規格値が30psであり、クロックパスcpの配線遅延が30ps、ゲート遅延が20psであるとする。
すると、フリップフロップ回路5のHold Marginは、前記(3)式で求められる。
従って、6psのHold Marginが得られるので、タイミングエラーは発生しない。
一方、図4(a)に示す回路で、例えば第二の条件(低温、高電圧、Fast Process)を高温側にふった第三の条件(高温、高電圧、Fast Process)でのタイミング検証を行う。このタイミング検証は、第二の条件での各遅延時間と前記温度特性係数により(6)式を用いて行う。
第三の条件では、データパスdpの配線遅延が25.6ps、ゲート遅延が77ps、フリップフロップ回路5のスラック時間が11ps、ホールドタイミング規格値が35psであり、クロックパスcpの配線遅延が48ps、ゲート遅延が22psである。
そして、第三の条件では、前記(4)式に示すように、データパスの遅延が少ないため、Hold Marginが不足する。そこで、第三の条件ではフリップフロップ回路5のスラック時間は11psであるが、第の条件でのスラック時間が5psであるので、図4(b)に示すように、データパスdpに5psのバッファ回路17を挿入する。
すると、フリップフロップ回路5のHold Marginは、次式で求められる。
Figure 0004629607
バッファ回路17の挿入により、第二の条件ではデータパスdpのゲート遅延が70psから75psに増大し、フリップフロップ回路5のスラック時間も0となるが、タイミングエラーは発生しない。
図5は、ステップ6におけるレイアウト修正の一例を示す。図5(a)に示すように、バッファ回路18a〜18cが接続されている回路で、配線遅延が大きい箇所PL1は、バッファ回路18aを負荷駆動能力の大きいバッファ回路18dに置き換えたり、バッファ回路18eを追加する等の修正を行う。
また、図5(b)に示すように、バッファ回路19a〜19dが近接して配設されている場合には、2段ずつのバッファ回路19a〜19dをインバータ回路20a,20bに置き換える。このような置き換えにより、タイミングエラーが発生しないように配線遅延及びゲート遅延を調整する。
上記のように構成されたでは、次に示す作用効果を得ることができる。
(1)通常の第一の条件及び第二の条件に加えて、第三及び第四の条件を加えたマルチコーナー検証を行うことができる。
(2)通常の第一の条件及び第二の条件のゲート遅延及び配線遅延と温度特性係数とから、第一の条件及び第二の条件の温度を逆ふりした第四及び第三の条件のタイミング検証を行うことができる。従って、第四及び第三の条件のタイミング検証に要する時間を短縮することができる。
(3)自動EC装置16では、第一〜第四の条件でのHold Margin及びスラック時間を満足するようにレイアウト修正を行うので、前記従来例のようなもぐらたたき状態の発生を回避することができる。
一実施の形態のタイミング検証動作を示すフローチャートである。 一実施の形態のタイミング検証装置を示すブロック図である。 温度特性係数の生成方法を示す説明図である。 (a)(b)はタイミング検証処理を示す説明図である。 (a)(b)はレイアウト修正処理を示す説明図である。 従来のタイミング検証処理を示す説明図である。 従来のタイミング検証動作を示すフローチャートである。 (a)(b)は従来のタイミング検証処理を示す説明図である。
符号の説明
12 タイミングリスト
13 スラックファイル
14 STA装置
15 温度特性係数テーブル
16 自動EC装置

Claims (9)

  1. best条件とworst条件を含む複数のコーナー条件でマルチコーナー検証を行うためにタイミング検証装置が実行する半導体集積回路のタイミング検証方法であって、
    前記best条件及びworst条件の温度を逆ふりした各コーナー条件における温度特性係数温度特性係数テーブルに格納され
    前記タイミング検証装置は、
    前記best条件とworst条件でゲート遅延及び配線遅延を算出し、算出したゲート遅延及び配線遅延に基づいて前記best条件とworst条件におけるホールド・マージンを算出し、このホールド・マージンとスラック情報とを比較してタイミング検証を行うステップと、
    前記best条件とworst条件のゲート遅延及び配線遅延と前記温度特性係数テーブルに格納された前記温度特性係数とに基づいて前記best条件とworst条件以外の各コーナー条件におけるゲート遅延及び配線遅延を算出し、算出したゲート遅延及び配線遅延に基づいてホールド・マージンを算出し、このホールド・マージンとスラック情報とを比較してタイミング検証を行うステップと、
    を実行することを特徴とする半導体集積回路のタイミング検証方法。
  2. 高温、低電圧、Slow Processの第一の条件と、低温、高電圧、Fast Processの第二の条件とを含む複数のコーナー条件でマルチコーナー検証を行うタイミング検証装置が実行するタイミング検証方法であって、
    前記第一の条件の温度を逆ふりした低温、低電圧、Slow Processの第四の条件と、前記第二の条件の温度を逆ふりした高温、高電圧、Fast Processの第三の条件の温度特性係数温度特性係数テーブルに格納され
    前記タイミング検証装置は、
    前記第一及び第二の条件でゲート遅延及び配線遅延を算出し、算出したゲート遅延及び配線遅延に基づいて前記第一及び第二の条件におけるホールド・マージンを算出し、このホールド・マージンとスラック情報とを比較してタイミング検証を行うステップと、
    前記第一及び第二の条件のゲート遅延及び配線遅延と、前記温度特性係数テーブルに格納された前記温度特性係数とに基づいて前記第三の条件と第四の条件におけるゲート遅延及び配線遅延を算出し、算出したゲート遅延及び配線遅延に基づいてホールド・マージンを算出し、このホールド・マージンとスラック情報とを比較してタイミング検証を行うステップと、
    を実行することを特徴とする半導体集積回路のタイミング検証方法。
  3. 前記温度特性係数テーブルに格納された前記温度特性係数は、前記第一及び第二の条件での温度特性と第三及び第四の条件の温度特性との比を含み、
    前記タイミング検証装置は、前記比の値を前記第一及び第二の条件において算出したゲート遅延及び配線遅延に掛けて前記第三及び前記第四の条件に対するゲート遅延及び配線遅延をそれぞれ算出することを特徴とする請求項2記載の半導体集積回路のタイミング検証方法。
  4. 前記タイミング検証装置は、前記コーナー条件でのタイミング検証後に、各コーナー条件でHold Marginとスラック時間を満足するレイアウト修正を行うことを特徴とする請求項1乃至3のいずれか1項に記載の半導体集積回路のタイミング検証方法。
  5. 前記タイミング検証装置は、前記レイアウト修正において、配線遅延の大きい箇所バッファ回路を挿入することを特徴とする請求項4記載の半導体集積回路のタイミング検証方法。
  6. 前記タイミング検証装置は、前記レイアウト修正において、配線遅延の大きい箇所バッファ回路を負荷駆動能力の高いバッファ回路に置換することを特徴とする請求項4記載の半導体集積回路のタイミング検証方法。
  7. 前記タイミング検証装置は、前記レイアウト修正において段のバッファ回路を2段のインバータ回路に置換することを特徴とする請求項4記載の半導体集積回路のタイミング検証方法。
  8. best条件とworst条件を含む複数のコーナー条件で半導体集積回路のマルチコーナー検証を行うタイミング検証装置であって、
    前記半導体集積回路を構成するセル及び配線の遅延特性を格納したタイミングリストと、
    前記セルのスラック時間を格納したスラックファイルと、
    タイミング検証を行うコーナー条件のうち、best条件及びworst条件の温度を逆ふりした各コーナー条件における温度特性係数を格納した温度特性係数テーブルと、
    前記best条件とworst条件でゲート遅延及び配線遅延を算出し、算出したゲート遅延及び配線遅延に基づいて前記best条件とworst条件におけるホールド・マージンを算出し、このホールド・マージンと前記スラック時間とを比較して前記best条件とworst条件におけるタイミング検証を行うステップと、前記best条件とworst条件に対するゲート遅延及び配線遅延と、前記温度特性係数テーブルに格納された前記温度特性係数とに基づいて前記best条件とworst条件以外の各コーナー条件におけるゲート遅延及び配線遅延を算出し、算出したゲート遅延及び配線遅延に基づいてホールド・マージンを算出し、このホールド・マージンとスラック時間とを比較してタイミング検証を行うステップとを実行する自動EC装置と
    を備えたことを特徴とするタイミング検証装置。
  9. 高温、低電圧、Slow Processの第一の条件と、低温、高電圧、Fast Processの第二の条件とを含む複数のコーナー条件で半導体集積回路のマルチコーナー検証を行うタイミング検証装置であって、
    前記半導体集積回路を構成するセル及び配線の遅延特性を格納したタイミングリストと、
    前記セルのスラック時間を格納したスラックファイルと、
    前記第一の条件の温度を逆ふりした低温、低電圧、Slow Processの第四の条件と、前記第二の条件の温度を逆ふりした高温、高電圧、Fast Processの第三の条件の温度特性係数を格納した温度特性係数テーブルと、
    前記第一及び第二の条件でゲート遅延及び配線遅延を算出し、算出したゲート遅延及び配線遅延に基づいて前記第一及び第二の条件におけるホールド・マージンを算出し、このホールド・マージンと前記スラック時間とを比較して前記第一及び第二の条件におけるタイミング検証を行うステップと、前記第一及び第二の条件に対するゲート遅延及び配線遅延と、前記温度特性係数テーブルに格納された前記温度特性係数とに基づいて前記第三及び第四の条件におけるゲート遅延及び配線遅延を算出し、算出したゲート遅延及び配線遅延に基づいてホールド・マージンを算出し、このホールド・マージンとスラック時間とを比較して前記第三及び第四の条件におけるタイミング検証を行うステップとを実行する自動EC装置と
    を備えたことを特徴とするタイミング検証装置。
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