JP4154384B2

JP4154384B2 - 半導体装置の設計方法

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Publication number: JP4154384B2
Application number: JP2004323566A
Authority: JP
Inventors: 藤田　　和久; 章之荒木; 文浩木村
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2004-11-08
Filing date: 2004-11-08
Publication date: 2008-09-24
Anticipated expiration: 2024-11-08
Also published as: US20060101367A1; JP2006135152A

Description

本発明は、アンテナ効果等の設計制約違反を回避しつつ、歩留まり及びエレクトロマイグレーション等の影響を考慮し、出来る限り多く冗長なビアを挿入する半導体装置の設計方法及び半導体装置に関するものである。

近年の微細化プロセスにおいて、微細化形状パターンを精度良くＬＳＩ製造時に実現することが困難となり、歩留まり低下を起こしている。

この歩留まり低下の問題は、異なる配線層の配線パターンを接続している単一ビアを冗長な２個以上の複数のビア（以降、このようなビアを冗長ビアと呼ぶ）にできるだけ変換する（以降、この処理を冗長ビア化と呼ぶ）ことで改善することが可能であり、この冗長ビア化により確率的に不具合が発生しにくい配線接続が実現できる。

ここで、冗長ビア化を実施する一般的な半導体レイアウトの工程と、この一般的な工程に改善を加える従来手法による冗長ビア化の工程とについて、図８を用いて説明を行う。

図８において、８０１は回路接続情報、８０２は配線製造ルール、また、８０３はスタンダードセルとＳＲＡＭやＤＲＡＭや入出力セルなどのマクロセルのライブラリである。また、Ｓ８０４は、回路接続情報８０１に基づき、スタンダードセルとＳＲＡＭやＤＲＡＭや入出力セルなどのマクロセルのライブラリ８０３を配置する配置工程である。

これに続くＳ８０５は、配置工程Ｓ８０４の結果と回路接続情報８０１とに基づき、スタンダードセルやマクロセル間を結線する配線パターンの大まかな経路を決定する概略配線工程であり、Ｓ８０６は、この概略配線工程Ｓ８０５の結果に基づき、スペーシングなどの配線製造ルール８０２を完全に満たすように配線パターンや単一ビア及び冗長ビアを用いて結線を行う詳細配線工程である。一般的な半導体レイアウトの詳細配線工程Ｓ８０６においては、最小線幅の配線やビアを２個以上使って結線しなければならないなどの定義が配線製造ルール８０２に含まれない限り配線パターンは単一ビアを使って接続される。従って、冗長ビア化が十分に実施されない場合がある。

そこで、例えば、特許文献１、特許文献２、又は非特許文献１に示される従来の冗長ビア化は、前記詳細配線工程Ｓ８０６終了後の結果に対して、図８に示すように、冗長ビア化工程Ｓ８０７において、冗長ビアに変換しても、配線や変換した冗長ビアのスペーシングが違反にならない等の配線製造ルール８０２を満たすことができる単一ビアに関しても冗長ビア化を実施している。このように、多くのＥＤＡベンダー等から、できるだけ多くの冗長ビア化を実施することができる手法が提案されている。また、更に進んで、配線製造ルール違反を起こす場合でも、単一ビアを冗長ビアに変換し、その後、配線製造ルール８０２を満たすように配線修正を行うことにより冗長ビアに変換する個数を増やす手法を用いたツールを提供するＥＤＡベンダーもある。

前記特許文献２に記載されている冗長ビア化では、タイミングエラーを引き起こす恐れのある単一ビアは、冗長ビアに変換しない工夫が施されている。

また、非特許文献２には、信号配線を流れる電流の電流密度が高くなり過ぎると金属イオンの移動によって配線に空洞が発生したり、配線が短絡したり、また、切断したりするエレクトロマイグレーションが発生することが記載されている。このエレクトロマイグレーションを回避する方法として、配線の抵抗を下げるために、配線の幅を広げたり、配線経路上の単一ビアを２個以上の複数ビアに変換して冗長ビアを用いる方法が広く知られている。
米国特許６０２６２２４号明細書米国特許６５５６６５８号明細書ＮＩＫＫＥＩＭＩＣＲＯＤＥＶＩＣＥ、２００３年９月１日号、Ｐ４６−Ｐ５１ＥＤＮＪａｐａｎ、２００４年２月号

しかしながら、従来、エレクトロマイグレーション等の製造歩留まりを抑えるために冗長ビア化を施すと、特定の制約違反が増加するという欠点があった。この欠点の詳細を発明者が検討すると、冗長ビアが増えたことに起因して、アンテナ効果が発生していることが判った。このアンテナ効果について具体的に説明すると、プラズマエッチングによりシリコンウェハー上に配線やビアを作成する際に、配線やビアに電荷が蓄えられる。従って、トランジスタ中のゲートと繋がる配線が接地されていない場合、蓄えられた電荷によってゲート酸化膜にストレスが与えられ、配線総面積やビア総面積の合計が大きい場合は、ゲート酸化膜を破壊するアンテナ効果が発生する。

このように、歩留まりやエレクトロマイグレーション改善のために変換生成した冗長ビアによってアンテナ効果エラーを引き起こすといった問題が発生するため、前記アンテナ効果を回避する方法としては、歩留まり及びエレクトロマイグレーションのための前記冗長化とは逆に、ゲートと繋がる配線総面積やビア総面積を小さくすることが望まれる。つまり、配線長を短くし、ビアの個数を減らすことが望まれる。

また、タイミングエラーを考慮しない場合は、単一ビアを冗長ビアに変換することにより、そのビアの属する配線抵抗値が変動し、新たなタイミング制約違反も発生することとなり、大幅な設計変更を強いられることがあるが、タイミング制約について考慮したとしても、特許文献２のように、タイミング制約違反を生じる恐れがある場合、すべてを単一ビアとしておくのでは、変換しても問題がない冗長ビアまで単一ビアとして放置することになるので、歩留まり対策としては片手落ちとなる。

本発明は前記課題を解決するために、配線製造ルール以外のアンテナ効果エラー、タイミング制約違反などの設計制約違反を回避しつつ、歩留まりやエレクトロマイグレーションによる不具合の改善の為に、可能な限り多くの冗長ビアを挿入することを目的とする

前記目的を達成するために、本発明は、冗長ビアを含むレイアウトデータを解析することにより、例えば、アンテナ効果のような所定の設計制約違反の原因となる冗長ビアを求め、これに基づいて得られる不具合が発生しない冗長ビアの個数を算出し、既に冗長ビアの配置が終わっている場合は、前記不具合が発生しない冗長ビアの個数になるまで冗長ビアを削減し、また、単一ビアから冗長ビアへの変換が行われていない配線又は単一ビアのレイアウト段階においては、タイミング制約にも考慮した不具合の生じない冗長ビアの個数になるまで可能な限り冗長ビアを配置したレイアウト設計をコンピュータを用いて行う。

すなわち、請求項１記載の発明の半導体装置の設計方法は、異なる配線層の配線を接続する単一ビアが冗長な２個以上のビアに変換された冗長ビアを含む半導体装置のレイアウトをコンピュータ用いて設計する半導体装置の設計方法において、前記冗長ビアを複数個含むレイアウトデータに対して、個々の前記冗長ビアに起因する所定の制約違反が存在するか否かを判断する判断工程と、前記判断工程において前記レイアウトデータに前記所定の制約違反が存在すると判断された場合、前記所定の制約違反を解消するために前記冗長ビアを前記単一ビアに変換する最小限度の変換個数を算出する算出工程と、前記算出工程から得られる前記変換個数に基づいて、前記冗長ビアを前記単一ビアに変換する変換工程とを含むことを特徴とする。

請求項２記載の発明は、請求項１記載の半導体装置の設計方法において、前記変換工程は、前記所定の制約違反が発生した前記配線に属する前記冗長ビアを、検出した順に、１つずつ、前記単一ビアに変換することを特徴とする。

請求項３記載の発明は、請求項１記載の半導体装置の設計方法において、前記変換工程は、前記算出工程において算出された前記変換個数の前記冗長ビアを、全ての前記冗長ビアの中から無作為に選んで、１つずつ、前記単一ビアに変換することを特徴とする。

請求項４記載の発明は、請求項２及び３の何れか１項に記載の半導体装置の設計方法において、前記変換工程は、前記算出工程において算出された前記変換個数に基づいて、前記所定の制約違反が存在しなくなるまで、前記冗長ビアを含む信号配線毎に、前記冗長ビアから前記単一ビアへの変換を繰り返すことを特徴とする。

以上により、請求項１〜４記載の発明の半導体装置の設計方法では、例えば、単一ビアから変換された冗長ビアに対して、前記冗長ビアが設けられたことにより発生する所定の制約違反の有無を判断工程において判断し、この結果に基づいて算出した、前記所定の制約違反が解消される変換個数になるまで、前記冗長ビアを前記単一ビアに変換するので、例えば、アンテナ効果エラーといった所定の制約違反を生じることなく、エレクトロマイグレーションの発生や歩留まり低下の原因を解消する前記冗長ビアを可能な限り設けることができる。

以上説明したように、本発明の請求項１〜４によれば、単一ビアを冗長ビアに変換することにより発生するアンテナ効果、タイミング制約などの設計制約違反を生じることなく、歩留まり、エレクトロマイグレーションの不具合を解消する観点で効果が見込める箇所の単一ビアを冗長ビアに変換することが可能となる。

以下、本発明の実施の形態について、図面を参照しつつ詳細に説明する。なお、本実施の形態において説明される構成要件のうち、従来の技術において図８を用いて説明した構成要件と同じ構成要件には同一の参照符号を付し、説明を省略している。

（第１の実施の形態）
以下、第１の実施の形態について、図を参照しながら説明する。

図１は本発明の第１の実施の形態における半導体装置の設計方法を用いたコンピュータによる処理工程を示す図である。

図１において、１０１は冗長ビア化後レイアウトデータ、Ｓ１０２は入力される冗長ビア化後レイアウトデータ１０１に対してエラー解析を行うエラー解析工程、Ｓ１０３は工程Ｓ１０２のエラー解析結果に対して、エラーの有無を判定するエラー判定工程、Ｓ１０４は工程Ｓ１０３においてエラーがあった場合に冗長ビアを単一ビアに戻すビア変換工程、１０５は工程Ｓ１０３においてエラーがなかった場合に、エラー判定工程１０３から出力される冗長ビアに変換後のレイアウトデータ、１は工程Ｓ１０２、Ｓ１０３及びＳ１０４からなるコンピュータの処理工程である。

以上のように設定された工程に用いる本実施の形態の半導体装置の設計方法について、以下に説明する。

歩留まり低下やエレクトロマイグレーションを発生しやすい配線上の部分に配置される単一ビア部に冗長なビアを追加することにより抵抗値を下げて、２個以上のビアとする冗長ビア化を行った冗長ビア化後レイアウトデータ１０１を入力して得られるレイアウトデータに対し、エラー解析工程Ｓ１０２において、タイミング制約もしくはアンテナ効果エラー等の設計制約違反（所定の制約違反）の解析を実施する。

次に、エラー判定工程（判断工程）Ｓ１０３において、前記設計制約違反が存在するかどうかを判定する。前記エラー判定工程Ｓ１０３において、前記アンテナ効果等のエラーは発生なしであると判定した場合はそのまま冗長ビア変換後レイアウトデータ１０５が出力され、変換後のレイアウトデータを出力して処理を終了する。しかし、前記アンテナ効果等のエラーが発生したと判定された場合は、信号配線に属する冗長ビアのうち何個を単一ビアに戻せば設計制約違反が発生しなくなるか、という冗長ビア削減個数（変換個数）を、エラー結果に基づいて、信号配線毎に算出する。本実施の形態においては、前記エラー判定工程Ｓ１０３は、前記冗長ビア削減個数を算出する算出工程を含んでいる。

その後、ビア変換工程Ｓ１０４において、エラーの発生した前記信号配線に属する冗長ビアを検出した順番、もしくは、乱数的（無作為）に冗長ビアを単一ビアに戻す。

ここで、エラーの発生した前記信号配線に属する冗長ビアのうち、単一ビアに変換された数が前記エラー判定工程Ｓ１０３にて算出した信号配線毎の冗長ビア削減目標個数に到達するか、エラーの発生した信号配線に属する全ての冗長ビアが単一ビアに変換されるか、又は、あるひとつの冗長ビアが単一ビアに変換される度に再びエラー解析工程Ｓ１０２及びエラー判定工程Ｓ１０３を経て、エラーが発生しなくなった時点で終了する。図１では、ビア変換工程Ｓ１０４において単一ビアに変換される度にエラー解析工程Ｓ１０２におけるエラー解析及びエラー判定工程Ｓ１０３におけるエラー判定を行う処理を示している。

第１の実施の形態の実行結果を図９、図１０を用いて示す。

図９はスタンダードセル４０１の出力ピン４０２とスタンダードセル４０３の入力ピン４０４とが、単一ビア２つからなる冗長ビア９０３及び冗長ビア９０５、並びに、配線パターン９０６などにより接続された冗長ビア化後レイアウトデータを示すものである。図９のレイアウトデータのスタンダードセル４０１の出力ピン４０２とスタンダードセル４０３の入力ピン４０４とを接続する信号配線においてアンテナ効果エラー、タイミング制約違反等の設計違反が発生した場合に本実施の形態により設計違反が発生しなくなるまで、設計違反が発生した順番、又は乱数的に冗長ビアを単一ビアに変換した結果が図１０である。

これにより図９の冗長ビア９０３が単一ビア１００３に変換され、ビア面積削減、ビア抵抗値の増減効果によりアンテナ効果エラー、タイミング制約違反等の発生を無くすことができる。

前記処理を行う設計支援システムは図１に示す様に冗長ビア化後レイアウトデータの入力、コンピュータ処理におけるエラー解析、エラー判定、及びビア変換、並びに冗長ビア変換後レイアウトデータの出力を行うものである。

本実施の形態により、冗長ビア化することにより発生したタイミング制約、もしくはアンテナ効果などの設計制約違反について容易に改善しつつ、多くの冗長ビアを生成することが可能となる。

尚、本実施の形態では、エラー判定工程Ｓ１０３において、設計制約違反が発生しなくなる冗長ビアの個数を算出したが、ビア変換工程Ｓ１０４で行っても良い。

（第２の実施の形態）
以下、第２の実施の形態について、図を参照しながら説明する。

図２は本発明の第２の実施の形態における半導体装置の設計方法を用いた処理工程を示す図である。

本実施の形態を示す図２においては、第１の実施の形態で示した図１と同様に、入力される冗長ビア化後レイアウトデータ１０１を、コンピュータ処理工程１のエラー解析工程Ｓ１０２にて、タイミング制約又はアンテナ効果エラー等のエラー解析を行い、その結果をエラー判定工程（判断工程）Ｓ１０３においてエラー判定する。

ここで、本実施の形態は、冗長ビアが設けられたことにより生ずるアンテナ効果やタイミング制約等のエラーに対して、前記冗長ビアとして設定しておく必要性の高い順に優先順位を付ける優先順位付け工程（冗長ビア優先順位決定工程）Ｓ２０４を、第１の実施の形態において示した図１のエラー判定工程Ｓ１０３とビア変換工程Ｓ１０４との間に挿入した点において、第１の実施の形態と異なっている。本実施の形態においては、優先順位付けられた結果に基づいて、冗長ビアから単一ビアへの変換を行い、レイアウトデータを修正するビア変換工程を工程Ｓ２０５とし、また、エラー判定工程Ｓ１０３においてエラーなしの判定が出た場合には、冗長ビア変換後のレイアウトデータ２０６としてエラー判定工程１０３から出力される。

第１の実施の形態と同様に、冗長ビア化後のレイアウトデータ１０１に対し、エラー解析工程Ｓ１０２において、タイミング制約もしくはアンテナ効果エラー等の設計制約違反（所定の制約違反）の解析を実施する。

次に、エラー判定工程Ｓ１０３において、前記設計制約違反が存在するかどうかを判定する。前記エラー判定工程Ｓ１０３において、前記アンテナ効果等のエラーの発生なしと判定した場合は、そのまま冗長ビア変換後レイアウトデータ２０６として出力されて処理を終了する。しかし、エラーの発生ありと判定した場合は、エラー結果に基づいて、何個の冗長ビアを単一ビアに変換すれば設計制約違反が発生しなくなるかという冗長ビア削減個数（変換個数）を、エラーが発生した信号配線ごとに算出しておく。本実施の形態では、前記エラー判定工程Ｓ１０３は、前記冗長ビア削減個数を算出する算出工程を含む。

その後、エラーの発生した信号配線上の冗長ビアに対し、優先順位付け工程Ｓ２０４にて歩留まり、又はエレクトロマイグレーション等の不具合を改善する観点から、前記優先順位付けを行う。

図３に、歩留まりの不具合を改善する観点に基づいて優先順位を判定する一例を示す。図３は、近距離に他のビアが存在せず孤立しているビア３０１及びこのビア３０１にて他の配線と接続される配線パターン３０２、また、近距離に他のビアが存在し、孤立していないビア３０３を表している。ここで、製造歩留まりを考慮する上で、孤立しているビア３０１より孤立していないビア３０３の不良発生率が低いとされている為、ビア３０３はビア３０１に比較して冗長ビアに変換する必要性は低い。その為、歩留まりの不具合を改善する観点からは、孤立していないビア３０３が、図２に示した優先順位付け工程Ｓ２０４において優先度は低いと判定される。

続いて、エレクトロマイグレーションの発生の有無に対する観点から冗長ビアに優先順位を判定する一例を図４に示す。スタンダードセル４０１の出力ピン４０２に近接したビア４０３とスタンダードセル入力ピン４０４に近接しているビア４０５とでは、出力ピン４０２に近接しているビア４０３の方がエレクトロマイグレーションが発生しやすく、冗長ビア化を施すべき部分であり、このエレクトロマイグレーションによる不具合を改善する観点からは、スタンダードセル４０１の出力ピン４０２に近接するビア４０３が、図２に示した優先順位順位付け工程Ｓ２０４において優先度は高いと判定される。

尚、前記図３及び図４にて示したような優先順位付けのための判定情報に関しては、あらかじめ外部から情報を入力するか、または、コンピュータのプログラムコード内に情報を格納しておくものとする。

ビア変換工程Ｓ２０５において、前記優先順位付け工程Ｓ２０４で優先順位が低いと判定された冗長ビアから順番に単一ビアに変換していき、その後、アンテナ効果等のエラーが発生した信号配線に属する冗長ビアが単一ビアに変換された数がエラー判定工程Ｓ１０３にて算出した冗長ビア削減個数に到達し、又は信号配線に属する全ての冗長ビアが単一ビアに変換され、又は冗長ビアが単一ビアに変換されるたびに再びエラー解析工程Ｓ１０２において解析を行い、このエラー解析の結果、エラー判定工程Ｓ１０３にてエラーが発生しなくなるまで同様の処理を繰り返す。

第２の実施の形態の実行結果を図９、図１１を用いて示す。図９はスタンダードセル４０１の出力ピン４０２とスタンダードセル４０６の入力ピン４０４とが、冗長ビア９０３、冗長ビア９０５、配線パターン９０６などにより接続された冗長ビア化後レイアウトデータを示すものである。図９のレイアウトデータのスタンダードセル出力ピン４０２とスタンダードセル入力ピン４０４とを接続する信号配線においてアンテナ効果エラー、タイミング制約違反等の設計違反が発生した場合に、歩留まり、エレクトロマイグレーション等の不具合を改善する観点に基づく優先順位を冗長ビアに付け、前記アンテナ効果等の設計違反が発生しなくなるまで、前記優先順位の低いものから前記冗長ビアを単一ビアに変換した結果が図１１である。これにより、図１０の冗長ビア９０５が変換され、図１１に示すように単一ビア１１０５に変換され、ビア面積削減、及びビア抵抗値の増減効果によりアンテナ効果エラー、タイミング制約違反等の発生を無くすことができる。第１の実施の形態では冗長ビアを検出した順番に、又は乱数的に変換していた単一ビアへの変換を、本実施の形態では、歩留まり、又はエレクトロマイグレーション等の観点において、不具合を改善する効果の高いと思われる冗長ビア９０３を単一ビアに変換せず、他の冗長ビアを単一ビア１１０５に変換することができるので、歩留まり、又はエレクトロマイグレーションの不具合発生を引き起こすことなく、必要性の高い冗長ビアを確実に保持することができる。

前記処理を行う設計支援システムは図２に示す様に冗長ビア化後レイアウトデータの入力、コンピュータ処理に含まれるエラー解析、エラー判定、優先順位付け及びビア変換と、冗長ビア変換後レイアウトデータの出力とを行うものである。

このように、第２の実施の形態により、第１の実施の形態の効果に加え、より歩留まり、及びエレクトロマイグレーション等の観点に基づいて効果的な箇所に冗長ビアを残すことが可能となる。

尚、本実施の形態では、エラー判定工程Ｓ１０３において、アンテナ効果等の設計制約違反が発生しなくなる冗長ビア削減個数を算出したが、この算出は優先順位付け工程Ｓ２０４、もしくはビア変換工程Ｓ２０５で行っても良い。

また、１回目のビア変換工程Ｓ２０５の後、エラー解析工程Ｓ１０２、エラー判定工程Ｓ１０３、優先順位付け工程Ｓ２０４を経て、更に、ビア変換工程Ｓ２０５を繰り返すと記載したが、冗長ビアの個数が前記アンテナ効果等の設計違反を発生しなくなる個数になった時点で冗長ビアを単一ビアに変換することを終了してもよい。

（第３の実施の形態）
以下、第３の実施の形態について、図を参照しながら説明する。

図５は本発明の第３の実施の形態における半導体装置の設計方法を用いた処理工程を示す図である。

図５において、５０１は詳細配線後レイアウトデータ、Ｓ５０２は入力された詳細配線後のレイアウトデータにおける単一ビアの冗長ビアへの変換の優先順位付けを行う優先順位付け工程、Ｓ５０３は優先順位付け工程Ｓ５０２において優先付けられた結果に基づいて単一ビアを冗長ビアに変換するビア変換工程、５０４はビア変換工程Ｓ５０３において単一ビアを冗長ビアに変換した後に出力される冗長ビア化後レイアウトデータであり、このうち、優先順位付け工程Ｓ５０２及びビア変換工程Ｓ５０３からなる冗長ビア化工程Ｓ５０５は、コンピュータにより処理される工程１に含まれる。

冗長ビア化前のレイアウトデータ５０１における信号配線の単一ビアに対し、優先順位付け工程Ｓ５０２において、歩留まり、又はエレクトロマイグレーション等の不具合を改善する観点から単一ビアに対し優先順位付けを行う。ここで、優先順位付け工程Ｓ５０２に関しては前記実施の形態２の図３、図４の説明と同一であり、これらの優先順位を判定する基準となる情報はあらかじめ外部から前記情報を入力するか、又は、コンピュータ内のプログラムコードに前記情報を格納しておくものとする。

前記優先順位付け工程Ｓ５０２において、歩留まり、又はエレクトロマイグレーションの不具合を解消する観点から、冗長ビアへ変換する必要性が高いと判定されたものに高い優先順付けを行うと共に、アンテナ効果の発生しない範囲の変換可能個数を算出し、前記優先順位に基づいて単一ビアから順番にビア変換工程Ｓ５０３にて冗長ビアに変換される。

ただし、図では説明していないが、優先順位が高いと判定された単一ビアを冗長ビアに変換する際に周囲に十分なビアを生成する為の領域が確保できない場合は、周囲の配線を移動させて単一ビアを冗長ビアに変換する為のビア生成領域を確保する。

優先順位を判定する基準となる情報に該当しない単一ビアに関しては従来手法と同様に冗長ビア化を行う。このように冗長ビア化工程Ｓ５０５は従来手法における冗長ビア工程Ｓ８０７とは異なり、前述した優先順位付け工程Ｓ５０２とビア変換工程Ｓ５０３を含むことを特徴としている。

第３の実施の形態の実行結果を図１１を用いて示す。本実施の形態によれば、冗長ビア化後レイアウトは図１１のようにスタンダードセル４０１の出力ピン４０２とスタンダードセル４０６の入力ピン４０４とが配線パターン９０６、単一ビア１１０５及び冗長ビア９０３などにより接続されているが、このうち冗長ビア９０３は、歩留まりもしくはエレクトロマイグレーションなど観点から、不具合を改善する効果の高いと思われる箇所、すなわち、スタンダードセル４０１の出力ピンに繋がる単一ビアを変換して冗長ビア化したものである。

前記処理を行う設計支援システムは図５に示す様に詳細配線後レイアウトデータ５０１を入力し、優先順位付け及びビア変換を含むことを特徴とする冗長ビア化と、冗長ビア化後レイアウトデータの出力を行うものであり、このうち優先順位付けとビア変換とはコンピュータによる処理である。

前記第２の実施の形態では、既に冗長ビア化されたレイアウトデータから優先順位をつけて冗長ビアを単一ビアに戻していたため、もともと冗長ビア化されていない箇所に関しては、歩留まり、エレクトロマイグレーション等の観点から不具合を改善する効果が高いと思われる箇所であっても冗長ビアを設置することができなかったが、第３の実施の形態によれば、冗長ビア化前の段階で、歩留まり、又はエレクトロマイグレーションの不具合を改善する観点から効果的な場所に優先順位付けを行い、優先順位の高いものから順番に単一ビアを冗長ビア化することが可能となり、前記優先順位の高い単一ビアに関しては周辺配線パターンを少し動かして冗長ビア化に必要な領域を確実に冗長ビア化を行うことができる。

尚、ビア変換工程Ｓ５０３において、単一ビアの周囲の配線を動かすことについて記載したが動かさなくてよい場合も同様である。

（第４の実施の形態）
以下、第４の実施の形態について、図を参照しながら説明する。

図６は本発明の第４の実施の形態における半導体装置の設計方法を用いた処理工程を示す図である。

図６において、５０１は入力される詳細配線後レイアウトデータ、Ｓ６０２は仮想的ビア変換工程、Ｓ６０３は仮想的エラー解析工程、Ｓ６０４はビア変換工程、６０５はビア変換工程６０４において冗長ビア変換されて出力される冗長ビア化後レイアウトデータ、Ｓ６０６は冗長ビア化工程、１はコンピュータによる処理工程である。

詳細配線後レイアウトデータ５０１に対し、仮想的ビア変換工程（仮想変換工程）Ｓ６０２において単一ビアを仮想的に冗長ビアに変換する。次に仮想的エラー解析工程（仮想解析工程）Ｓ６０３にて仮想的な状態でタイミング制約もしくはアンテナ効果等の設計制約違反（所定の制約違反）の解析を実施し、信号配線ごとに前記設計制約違反を発生させずに単一ビアを冗長ビアに何個まで変換できるかという冗長ビア変換可能個数（変換可能個数）を算出する。本実施の形態では、仮想的エラー解析工程Ｓ６０３が、前記冗長ビア変換可能個数の算出する工程を含む。

次にビア変換工程Ｓ６０４において、前記仮想的エラー解析工程Ｓ６０３にて信号配線ごとに算出した冗長ビア変換可能個数を超えないように信号配線ごとに単一ビアに対して実際に冗長ビア化を行う。このように冗長ビア化工程Ｓ６０６は従来手法の冗長ビア化工程Ｓ８０７と異なり、前述した仮想的ビア変換工程Ｓ６０２、仮想的エラー解析工程Ｓ６０３、ビア変換工程Ｓ６０４を含むことを特徴としている。

第４の実施の形態の実行結果を図１０を用いて示す。本実施の形態によれば、冗長ビア化後レイアウトは図１０のようにスタンダードセル４０１の出力ピン４０２とスタンダードセル４０６の入力ピン４０４とが配線パターン９０６、冗長ビア９０５及び単一ビア１００３などにより接続されたレイアウトデータである。仮想的ビア変換工程Ｓ６０２により単一ビアを冗長ビアに仮想的に変換した結果に対して、仮想的エラー解析工程Ｓ６０３においてエラーの有無の仮想的な解析を事前に実施し、アンテナ効果エラー、タイミング制約違反等を生じないような冗長ビアの生成可能個数を推定し、その推定結果から冗長ビア化が可能な全てのビア、すなわち、歩留まり低下やエレクトロマイグレーションによる不具合の生じないビアのうち、アンテナ効果エラーやタイミング制約違反等を生じないもののみを冗長ビア９０５のように変換し、それ以外は単一ビア１００３のように単一の状態で残す。

前記処理を行う設計支援システムは図６に示す様に詳細配線後レイアウトデータが入力され、仮想的ビア変換、仮想的エラー解析、及びビア変換を含むことを特徴とする冗長ビア化とを有し、冗長ビア化後レイアウトデータを出力するものであり、このうち、冗長ビア化はコンピュータによる処理である。

第４の実施の形態によれば、冗長ビア化前に予め仮想的に単一ビアを冗長ビアに変換し、アンテナ効果エラー、タイミング制約違反の発生状況を推定することが可能となり、仮想的な状況でエラーが発生する冗長ビアの個数に到達する段階以前に単一ビアから冗長ビアに変換することをとりやめる。これによりアンテナ効果エラー、タイミング制約違反が冗長ビア化後も増加することなく、エラー改善にかかる設計期間の削減にもつながる。

尚、本実施の形態では、仮想的エラー解析工程Ｓ６０３で、冗長ビア変換可能個数を算出したが、ビア変換工程Ｓ６０４で算出しても良い。

また、第４の実施の形態で示した冗長ビア化工程Ｓ６０６は詳細配線後レイアウトデータを入力対象としているが概略配線後レイアウトデータを入力対象とし、詳細配線工程中に実施してもよい。

（第５の実施の形態）
以下、第５の実施の形態について、図を参照しながら説明する。

図７は本発明の第５の実施の形態における半導体装置の設計方法を用いた処理工程を示す図である。

本実施の形態において示す図７は、図５に示した処理工程が、詳細配線後のレイアウトデータ５０１に対して、優先順位付け及びビア変換を行うところを、７０１の概略配線後のレイアウトデータに対して、同様に優先順位付け及びビア変換を行うものとした点において第３の実施の形態と異なる。Ｓ７０２は優先順位付け工程、Ｓ７０３はビア変換工程、７０４は出力される詳細配線後レイアウトデータ、Ｓ７０５は優先順位付け工程Ｓ７０２及びビア変換工程Ｓ７０３を含む詳細配線工程、１はコンピュータによる処理工程である。

概略配線後のレイアウトデータ７０１に対し、詳細配線を実施する。その詳細配線工程は配線を行う経路上に配線パターンを生成する工程と、異なる配線層に形成される前記配線パターン同士を接続するビア生成工程とに大別されるが、ビア生成工程中に配線毎に新たな単一ビアが生成される度に、又は単一ビア生成が全て終了した時点で、優先順位付け工程（単一ビア優先順位決定工程）Ｓ７０２において、歩留まり、又はエレクトロマイグレーション等の不具合を改善する観点に基づいて、冗長ビアに変換可能な個数を算出する（算出工程）と共に、冗長ビアに変更する必要性の高い順に、単一ビアに高い優先度を設定する優先順位付けを行う。ここで、歩留まり、およびエレクトロマイグレーション等の観点からの優先順位付けの例に関しては、前記第２の実施の形態において図３及び図４を用いて行った説明と同一である。図３、図４にて示したような冗長ビアの優先順位付けの判定情報例に関しては、あらかじめ外部から情報を入力するか、又はコンピュータ内のプログラムコードに情報を格納しておくものとする。

前記優先順位付け工程Ｓ７０２において、優先順位が高いと判定された単一ビアから順番にビア変換工程Ｓ７０３にて冗長ビアに変換する。ここで、優先順位が高いと判定された単一ビアを冗長ビアに変換する際に周囲に十分なビアを生成する為の領域が確保できない場合は、ビア変換に続く詳細配線処理の工程において、周囲の配線を移動させることにより、単一ビアを冗長ビアに変換する為のビア生成領域を確保することが可能である。また、優先順位を判定する基準となる情報に該当しない単一ビアに関しては配線製造ルールを満たす範囲で可能なもののみ冗長ビア化を行う。このように詳細配線工程Ｓ７０５は従来の詳細配線工程Ｓ８０６に加え、前述した優先順位付け工程Ｓ７０２及びビア変換工程Ｓ７０３を含むことを特徴としている。

第５の実施の形態の実行結果を図１１を用いて示す。本実施の形態によれば、詳細配線後のレイアウトは図１１のようにスタンダードセル４０１の出力ピン４０２とスタンダードセル４０６の入力ピン４０４とが配線パターン９０６、単一ビア１１０５及び冗長ビア９０３などにより接続されたレイアウトデータである。ここで、歩留まり又はエレクトロマイグレーションなどの不具合を改善する観点から効果の高いと思われる箇所のビアを、単一ビアから変換され、冗長ビア化されたものが冗長ビア９０３として示される。

前記処理を行う設計支援システムは図７に示す様に概略配線後レイアウトデータの入力工程７０１と、優先順位付け工程Ｓ７０２及びビア変換工程Ｓ７０３を含むことを特徴とする詳細配線工程Ｓ７０５と、詳細配線後レイアウトデータの出力工程７０４とを有するものであり、このうち、詳細配線工程Ｓ７０５はコンピュータによる処理工程１である。

本実施の形態を実施することで、従来手法のように詳細配線後ではなく詳細配線中に歩留まり、又はエレクトロマイグレーション等の不具合を改善する観点から、効果的な場所の単一ビアに優先順位付けを行うことが出来る。また詳細配線工程Ｓ７０５中に優先順位付け工程Ｓ７０２及びビア変換工程Ｓ７０３を含むため、第３の実施の形態よりも広い範囲において柔軟な配線経路変換が可能であるため、冗長ビアを発生させる領域確保も容易となり、歩留まり、エレクトロマイグレーション等の不具合を改善する観点から、効果的な箇所へ生成する冗長ビアを更に多く設ける事が可能となる。

本発明に係る半導体装置の設計方法及び半導体装置によれば、歩留まり、エレクトロマイグレーション等の影響と共に、アンテナ効果やタイミング制約等の設計制約違反を考慮しながら冗長ビアを設けることができ、設計制約違反を生じさせない範囲で可能な限り冗長ビアを生成することが可能となる。また、タイミング制約、もしくは、アンテナ効果等の設計制約違反の回避が容易に可能となるため、微細プロセスＬＳＩ製造時の歩留まり向上、及びＬＳＩ開発期間短縮等に有効である。

本発明に係る第１の実施の形態の処理工程を示す工程図である。本発明に係る第２の実施の形態の処理工程を示す工程図である。本発明に係る第２、第３及び第５の実施の形態の歩留まり優先順位例を示したレイアウト図である。本発明に係る第２、第３及び第５の実施の形態のエレクトロマイグレーション優先順位例を示したレイアウト図である。本発明に係る第３の実施の形態の処理工程を示す工程図である。本発明に係る第４の実施の形態の処理工程を示す工程図である。本発明に係る第５の実施の形態の処理工程を示す工程図である。従来手法の冗長ビア化までのレイアウト設計のフロー図である。従来の冗長ビア化後のレイアウト図である。本発明に係る第４の実施の形態の結果を示すレイアウト図である。本発明に係る第２及び第３の実施の形態の結果を示すレイアウト図である。

符号の説明

Ｓ１コンピュータ処理工程
１０１冗長ビア化後レイアウトデータ
Ｓ１０２エラー解析工程
Ｓ１０３エラー判定工程（判断工程）
Ｓ１０４、Ｓ２０５、Ｓ５０３
、Ｓ６０４、Ｓ７０３ビア変換工程
１０５、２０６、５０４
、６０５冗長ビア化後レイアウトデータ
Ｓ２０４、Ｓ５０２優先順位付け工程（冗長ビア優先順位決定工程）
３０１、３０３、４０３
、４０５、１００３
、１１０５ビア（単一ビア）
３０２配線パターン
４０１、４０６スタンダードセル
４０２出力ピン
４０４入力ピン
５０１、７０４詳細配線後レイアウトデータ
Ｓ５０５、Ｓ６０６、Ｓ８０７冗長ビア化工程
Ｓ６０２仮想的ビア変換工程（変換工程）
Ｓ６０３仮想的エラー解析工程（解析工程）
７０１概略配線後レイアウトデータ
Ｓ７０２優先順位付け工程（単一ビア優先順位決定工程）
Ｓ７０５、Ｓ８０６詳細配線工程
８０１回路接続情報
８０２配線製造ルール
８０３スタンダードセル、マクロセルライブラリ
Ｓ８０４配置工程
Ｓ８０５概略配線工程
９０３、９０５ビア（冗長ビア）

Claims

異なる配線層の配線を接続する単一ビアが冗長な２個以上のビアに変換された冗長ビアを含む半導体装置のレイアウトをコンピュータ用いて設計する半導体装置の設計方法において、
前記冗長ビアを複数個含むレイアウトデータに対して、個々の前記冗長ビアに起因する所定の制約違反が存在するか否かを判断する判断工程と、
前記判断工程において前記レイアウトデータに前記所定の制約違反が存在すると判断された場合、前記所定の制約違反を解消するために前記冗長ビアを前記単一ビアに変換する最小限度の変換個数を算出する算出工程と、
前記算出工程から得られる前記変換個数に基づいて、前記冗長ビアを前記単一ビアに変換する変換工程とを含む
ことを特徴とする半導体装置の設計方法。
請求項１記載の半導体装置の設計方法において、
前記変換工程は、前記所定の制約違反が発生した前記配線に属する前記冗長ビアを、検出した順に、１つずつ、前記単一ビアに変換する
ことを特徴とする半導体装置の設計方法。
請求項１記載の半導体装置の設計方法において、
前記変換工程は、前記算出工程において算出された前記変換個数の前記冗長ビアを、全ての前記冗長ビアの中から無作為に選んで、１つずつ、前記単一ビアに変換する
ことを特徴とする半導体装置の設計方法。
請求項２及び３の何れか１項に記載の半導体装置の設計方法において、
前記変換工程は、前記算出工程において算出された前記変換個数に基づいて、前記所定の制約違反が存在しなくなるまで、前記冗長ビアを含む信号配線毎に、前記冗長ビアから前記単一ビアへの変換を繰り返す
ことを特徴とする半導体装置の設計方法。