JP2005100239A - 自動レイアウト装置、レイアウトモデル生成装置、レイアウトモデル検証装置及びレイアウトモデル - Google Patents
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Abstract
【課題】本発明は、半導体装置の集積度を低下させず、配線処理時間を大幅に増大させることなく、セル間配線によるすべてのデザインルール違反を回避することができる自動レイアウト装置を提供する。
【解決手段】自動レイアウト装置は、特定の機能を持つように構成されたセルレイアウトを配置及び配線することで、半導体装置のレイアウトを生成している。自動レイアウト装置は、レイアウトモデルに基づいてセルレイアウトを配置及び配線するが、このレイアウトモデルは、セルレイアウト間の配線に必要なセルレイアウトの図形情報と、配線を設けるとデザインルール違反となる配線禁止領域21の情報とを備えている。
【選択図】図5
【解決手段】自動レイアウト装置は、特定の機能を持つように構成されたセルレイアウトを配置及び配線することで、半導体装置のレイアウトを生成している。自動レイアウト装置は、レイアウトモデルに基づいてセルレイアウトを配置及び配線するが、このレイアウトモデルは、セルレイアウト間の配線に必要なセルレイアウトの図形情報と、配線を設けるとデザインルール違反となる配線禁止領域21の情報とを備えている。
【選択図】図5
Description
本発明は、半導体装置のレイアウトを生成するための自動レイアウト装置、レイアウトモデル生成装置、レイアウトモデル検証装置及びレイアウトモデルに係る発明であって、特に、セルレイアウトを複数配置して、これらの間に配線を設けて半導体装置のレイアウトを生成する自動レイアウト装置、レイアウトモデル生成装置、レイアウトモデル検証装置及びレイアウトモデルに関するものである。
半導体装置の自動レイアウト装置は、自動配置配線装置とも呼ばれるように、特定の機能を持つ複数のセルレイアウト(以下、単にセルレイアウトという)を自動配置処理で並べて、自動配線処理によってセルレイアウト間を配線(以下、セル間配線ともいう)で接続することで半導体装置のレイアウトを生成している。
この自動レイアウト装置では、セルレイアウトからセル内配線に関する図形情報等をモデル化したレイアウトモデルを用いて自動配線処理を行っている。このレイアウトモデルには、入出力端子や配線障害物などの図形情報が含まれている。自動配線処理について具体的に説明すると、まず配線障害物との間にある程度の間隔を保ってセル間配線を設けて、このセル間配線により複数のセルレイアウト間の入出力端子を結び、所望の機能を有する半導体装置のレイアウトを生成する。
レイアウトモデルに入出力端子や配線障害物などの図形情報が含まれることにより(このようなレイアウトモデルをフルシェーブと呼ぶ場合がある)、自動配線処理は、入出力端子や配線障害物とセル間配線との間の距離を正確に把握でき、デザインルール違反の発生を回避することができる。
デザインルール違反の発生を回避する自動レイアウト装置として、例えば特許文献1に開示されているような自動レイアウト装置がある。従来の自動レイアウト装置では、セルレイアウトにビアセルを配置した場合にノッチエラーが発生していた。そこで、特許文献1に示す自動レイアウト装置では、テストによってノッチエラーが発生する箇所を発見し、ノッチエラーが発生するビアセルの金属部分をセルレイアウトに配置したり、発生するノッチを埋めたりすることでノッチエラーの発生を回避している。
しかしながら、近年、半導体装置の微細化が進むとともにデザインルールはより複雑になってきている。そのため、セルレイアウト上にセル間配線を重ねることにより発生するデザインルール違反は、レイアウトモデルを単に用いる従来の自動レイアウト装置では回避することができなくなってきている。また、従来技術の自動レイアウト装置において、デザインルール違反を回避するために、入出力端子をより上層に上げ、矩形等単純な形状とすると、デザインルール違反は回避できても配線処理の自由度が下がる事で半導体装置の集積度を低下させる問題があった。また、従来技術の自動レイアウト装置において、デザインルール違反を検知しながらセル間配線を配置するとデザインルール違反は回避できるが、この場合も配線処理時間が大幅に増大する問題があった。
さらに、特許文献1で示した自動レイアウト装置では、ノッチエラーが発生するビアセルのみデザインルール違反を回避できるが、その他のセル間配線に関するすべてのデザインルール違反を回避することができない問題があった。
そこで、本発明は、半導体装置の集積度を低下させず、配線処理時間を大幅に増大させることなく、セル間配線によるすべてのデザインルール違反を回避することができる自動レイアウト装置を提供することを目的とする。また、本発明は、当該自動レイアウト装置に必要なレイアウトモデル生成装置及びレイアウトモデル検証装置を提供することを目的とする。
本発明に係る解決手段は、特定の機能を持つように構成されたセルレイアウトを複数配置する配置処理装置と、セルレイアウト間に設けられる配線を生成する配線処理装置とを備え、配線処理装置は、セルレイアウト間の配線に必要なセルレイアウトの図形情報と、配線を設けるとデザインルール違反となる配線禁止領域の情報とを有するレイアウトモデルに基づいて配線を生成する。
本発明に記載の自動レイアウト装置は、特定の機能を持つように構成されたセルレイアウトを複数配置する配置処理装置と、セルレイアウト間に設けられる配線を生成する配線処理装置とを備え、配線処理装置は、セルレイアウト間の配線に必要なセルレイアウトの図形情報と、配線を設けるとデザインルール違反となる配線禁止領域の情報とを有するレイアウトモデルに基づいて配線を生成するので、半導体装置の集積度を低下させず、配線処理時間を大幅に増大させることなく、セル間配線によるすべてのデザインルール違反を回避することができる効果がある。
(実施の形態1)
図1に、本実施の形態に係る自動レイアウト装置1のブロック図を示す。自動レイアウト装置は、特定の機能を持つように構成されたセルレイアウトを複数配置し、セルレイアウト間に配線を設けることで半導体装置のレイアウト生成する装置である。この自動レイアウト装置は、コンピューター上に構築される装置であるため、通常ソフトウェアによって構成されている。
図1に、本実施の形態に係る自動レイアウト装置1のブロック図を示す。自動レイアウト装置は、特定の機能を持つように構成されたセルレイアウトを複数配置し、セルレイアウト間に配線を設けることで半導体装置のレイアウト生成する装置である。この自動レイアウト装置は、コンピューター上に構築される装置であるため、通常ソフトウェアによって構成されている。
図1に示す自動レイアウト装置1では、特定の機能を持つように構成されたセルレイアウトから生成されたレイアウトモデル2と、複数のセルレイアウトを並べる配置処理装置3、レイアウトモデルに基づいてセルレイアウト間のセル間配線を設ける配線処理装置4とにより構成されている。このように構成することで、自動レイアウト装置1はセルレイアウトから半導体装置のレイアウトを生成している。なお、レイアウトモデル2は、自動レイアウト装置1内で生成する構成であっても、外で生成する構成であっても良い。
以下に、レイアウトモデル2について詳細に説明する。図2に、本実施の形態に係るセルレイアウトの一例を示す。図2に示すセルレイアウトは、インバータを2段接続したバッファである。このバッファは、第1金属配線層に入出力端子5、入出力端子6、電源配線7、電源配線8及び内部配線9を設けている。図2では、左側に入出力端子5、右側に入出力端子6、上側に電源配線7、下側に電源配線8が配置され、入出力端子5と入出力端子6との間に内部配線9が設けられている。
図2に示すバッファでは、入出力端子6、電源配線7及び内部配線9の下層に拡散層10が設けられ、入出力端子6、電源配線8及び内部配線9の下層に拡散層11が設けられている。さらに、第1金属配線層と拡散層10及び拡散層11の間には、ゲート配線12とゲート配線13とが設けられている。このゲート配線12はコンタクトホール14を介して入出力端子5と接続されている。一方、ゲート配線13も、コンタクトホール14を介して内部配線9と接続されている。なお、入出力端子6、電源配線7及び内部配線9は、コンタクトホール14を介して拡散層10と接続されている。入出力端子6、電源配線8及び内部配線9は、コンタクトホール14を介して拡散層11と接続されている。
このバッファの動作について説明すると、まず、入出力端子5から信号が入力され、ゲート配線13と拡散層10,11で構成されるインバータを介して反転信号が内部配線9へ送られる。さらに、ゲート配線13と拡散層10,11で構成されるインバータを介して入出力端子6へ出力される。なお、電源配線7,8は、所定の電位をインバータに供給している。
図3に、図2のセルレイアウトに対応するレイアウトモデルの一例を示す。図3では、図2に示す第1金属配線層の図形情報のみ図示されている。これは、ゲート配線12,13に用いられるポリシリコンなどは抵抗値及び容量値が高いため、ゲート配線12,13がセル間配線の接続対象として取り扱われないからである。また、入出力端子5,6と接続するセル間配線は内部配線9と接触することを避けなければならないため、レイアウトモデルにおいて内部配線9は、配線障害物とみなされる。図3に示されている×マークは、配線処理装置4がセル間配線を行う際に基準となる格子点15を示している。但し、配線処理装置4によっては、格子点15に制限されない場合もある。
図4に、セルレイアウトにセル間配線を設けた場合の例を図示する。図4では、以下の説明に必要な、図3のレイアウトモデルの一部(入出力端子6と電源配線7,8)のみが示されている。まず、図4の右上側にL字形のセル間配線16を設けた場合について説明する。ここで、微細化のために必要なデザインルールの1つに、ある一定以上の幅持つ配線(以下、太幅配線ともいう)に対しては、その近傍の配線との間に一定以上の間隔を保持するというルールがある。これは、太幅配線が、細い配線に比べて加工後に太くなりやすい傾向があり、一定以上の間隔を保持しないと隣接する配線とショートする危険があるためである。
セル間配線16が設けられる前には、入出力端子6と電源配線7とが接近する箇所は、上記のデザインルールに従い最小間隔17を保って入出力端子6と電源配線7が配置されていた。しかし、セル間配線16が設けられると、太幅配線を入出力端子6と考えるのではなく、入出力端子6とセル間配線16とを合わせたものを太幅配線18と考える。そのため、太幅配線18の幅は入出力端子6のみに比べて太くなり、この幅に対して最小間隔17は狭すぎることになる。その結果、セル間配線16を設けることはデザインルール違反となる。
図4の右下側に設けたセル間配線19について説明する。セル間配線19は、第1金属配線層に設けられた部分と第2金属配線層に設けられた部分とをスルーホール20で接続したものである。しかし、上記のデザインルールは同様に適用されるため、入出力端子6と電源配線8との最小間隔17では狭すぎ、セル間配線19を設けることはデザインルール違反となる。
図4に示したように、セルレイアウトにセル間配線を配置してもデザインルール違反となり配置することができない領域がある。本実施の形態では、従来のレイアウトモデル(図3)にデザインルール違反領域の情報を付加したレイアウトモデルが生成される。図1に示したレイアウトモデル2は、このデザインルール違反領域の情報を付加したレイアウトモデルである。
図5に、デザインルール違反領域の情報を付加したレイアウトモデルを示す。図5に示すレイアウトモデルは、図2のセルレイアウトに対応するレイアウトモデルである。そのため、図5に示すレイアウトモデルは、図3に示したレイアウトモデルとほぼ同じであるが、デザインルール違反領域の情報(配線禁止領域21)が付加されている点が異なる。
図5でも、左側に入出力端子5が、右側に入出力端子6が設けられ、入出力端子5及び入出力端子6の上方には電源配線7、下方には電源配線8が設けられている。入出力端子5と入出力端子6との間には、内部配線9が設けられている。また、配線を設けるための基準となる格子点15も図5に示されている。
図5の右上側の格子点からその下の格子点にセル間配線を設けた場合は、図4で説明したようにデザインルール違反となるため、配線禁止領域21となっている。そのため、本実施の形態では、配線処理装置において、配線禁止領域21にセル間配線を設けることがないのでデザインルール違反を回避することができる。
ここで、レイアウトモデルに配線禁止領域21を設けるには、図4で説明したデザインルール以外の他のデザインルールについても検討する必要がある。例えば、ある一定の長さ以下の辺が連続してできた微小な段差を禁止するデザインルールが存在する。微細化が進むにつれ、レイアウトのパターンと半導体基板上の仕上がりを合わせるために、例えば太くなる部分の図形をあらかじめ小さく補正したり、細くなる部分の図形をあらかじめ大きく補正するなどの光学像の補正が必須となっている。しかし、微小な段差が存在すると光学像の補正が難しくなり、結果としてレイアウトのパターンと半導体基板上の仕上がりの差が大きくなり、歩留まりの低下を招くことがある。セルレイアウトにセル間配線を設ける場合、セルレイアウトに段差がなくてもセル間配線との関係で段差が生じることがある。そのため、上記のデザインルールについても検討し、配線禁止領域21の情報に追加する。
また、他の例として、ある図形の内側にホールができたドーナツ状の図形において、ホール部分はある一定の面積以上を保つ必要があるというデザインルールが存在する。このような小さなホールが存在すると、半導体の製造工程においてレジストか剥がれ、レイアウト上に存在したホールがなくなったり、剥がれたレジストが別の場所に付着して予期せぬパターンを生じさせるなど、歩留まりの低下を招くことがある。セルレイアウトにセル間配線を設ける場合、セルレイアウトに一定の面積以下のホールがなくても、例えばL字形のセルレイアウトとL字形のセル間配線とが重なることで一定の面積以下のホールが生じることがある。そのため、上記のデザインルールについても検討し、配線禁止領域21の情報に追加する。
さらに、他の例として、入出力端子の接続位置により、エレクトロマイグレーションの耐性が変わる場合がある。図6に、セルレイアウトの一例を図示する。図6では、6つのPMOSと6つのNMOSとで構成されるインバータが図示されている。図6の上下にソース配線22,23が設けられ、ソース配線22,23と直角方向にゲート配線24が設けられている。ソース配線22とゲート配線24との下層にn型拡散層25が設けられ、ソース配線23とゲート配線24との下層にp型拡散層26が設けられている。そして、6つのPMOSと6つのNMOSとのドレイン配線を構成する配線27が設けられている。
この配線27はインバータの出力にあたり、個々のPMOS又はNMOSから出力された電流が合流する部分について太くすることで断線を防止している。配線処理装置4が配線27のアクセス箇所28にセル間配線を接続した場合は、配線27が太い部分であるため電流が集中してもエレクトロマイグレーションに対し十分な耐性がある。しかし、配線処理装置4が配線27のアクセス箇所29にセル間配線を接続した場合は、配線27が細い部分であるため電流が集中するとエレクトロマイグレーションに対し十分な耐性がない。そのため、エレクトロマイグレーションの耐性が弱くなる部分についてもデザインルールを検討し、配線禁止領域21の情報に追加する。
また、他の例として、あるゲート配線とそれに接続される金属配線との面積比(金属配線の面積/ゲート配線の面積)が大きくなると、半導体装置の製造時にゲート酸化膜の絶縁破壊が起こり、トランジスタ特性が劣化する問題がある。つまり、金属配線の面積/ゲート配線の面積が一定以下にするデザインルールが存在する。配線装置4においては、この面積比が一定以下になるように制御する必要がある。図7に、セルレイアウトの一部を図示する。図7では、上下方向に延びるゲート配線30と、このゲート配線30の上下端近傍にn型拡散層31とp型拡散層32が設けられている。
図7に示す端子33は、コンタクトホール34を介してゲート配線30と接続されている。端子33が接続するゲート配線30は、PMOS及びNMOSが各2つを対象としている。端子35は、コンタクトホール34を介してゲート配線30と接続されている。端子35が接続するゲート配線30は、PMOS及びNMOSが各1つを対象としている。端子36は第2金属配線層に形成されているため端子33,35と、スルーホール37を介してゲート配線30と接続されている。端子36が接続するゲート配線30は、PMOS及びNMOSが各3つを対象としている。
図7に示されている端子33,35,36の内、端子36が最も接続するゲート配線30の面積が大きく、端子35が最も接続するゲート配線30の面積が小さい。そのため、端子36が、セル間配線の配線長について最も制約を受けることがない。上記のデザインルールについても検討し、配線禁止領域21の情報に追加する。
以上のデザインルールは例示であり、必要に応じて他のデザインルールも検討して配線禁止領域21の情報に追加する。本実施の形態に係る自動レイアウト装置1では、配線処理装置3で複数のセルレイアウトを配置する。そして、配置された複数のセルレイアウトを接続するセル間配線を、レイアウトモデル2(特に配線禁止領域21の情報)に基づいて設ける。以上の処理を行うことにより、半導体装置のレイアウトを生成することができる。
以上のように、本実施の形態に記載された自動レイアウト装置1は、特定の機能を持つように構成されたセルレイアウトを複数配置する配置処理装置3と、セルレイアウト間に設けられるセル間配線の配置を生成する配線処理装置4とを備え、配線処理装置4は、セルレイアウト間のセル間配線に必要なセルレイアウトの図形情報と、セル間配線を設けるとデザインルール違反となる配線禁止領域の情報とを有するレイアウトモデルに基づいてセル間配線を生成するので、半導体装置の集積度を低下させず、配線処理時間を大幅に増大させることなく、セル間配線によるすべてのデザインルール違反を回避することができる。
また、本実施の形態に記載されたレイアウトモデル2は、セルレイアウト間の配線に必要なセルレイアウトの図形情報と、配線を設けるとデザインルール違反となる配線禁止領域の情報とを備えるので、セルレイアウト間にセル間配線を設ける際にデザインルール違反を回避することができる。
なお、配線処理装置によっては、格子点15を通るセル間配線を優先するが、格子点15を通らないセル間配線を引く場合もある。格子点15を通らないものに対してはデザインルール違反の発生を完全に防止することができないが、格子点を通るセル間配線が優先させるため、違反の発生箇所を大幅に削減することができる。また、配線処理後にデザインルール違反の発生箇所を認識し修正する自動レイアウト装置であれば、配線禁止領域21を設けることでデザインルール違反を大幅に減らせることができ、その後の修正時間や修正処理の繰り返しを減らすことができる。
また、本実施の形態では、デザインルール違反が発生し得る格子点を配線禁止領域21に設定している以外に、内部配線9が存在するためにセル間配線が通過できない領域も配線禁止領域21としている。そのため、格子点以外を通過するセル間配線が発生し得る場合でも、セル間配線を設けることができる領域が狭められることになり、格子点から外れて設けられるセル間配線の可能性が減ることになる。
(実施の形態2)
本実施の形態では、実施の形態1で示した配線禁止領域の情報を追加したレイアウトモデルの生成装置について説明する。特に、セルレイアウト間の配線に必要な図形情報のみが含まれている従来のレイアウトモデルに、配線禁止領域の情報を追加するレイアウトモデルの生成装置について説明する。
本実施の形態では、実施の形態1で示した配線禁止領域の情報を追加したレイアウトモデルの生成装置について説明する。特に、セルレイアウト間の配線に必要な図形情報のみが含まれている従来のレイアウトモデルに、配線禁止領域の情報を追加するレイアウトモデルの生成装置について説明する。
図8に、本実施の形態に係るレイアウトモデル生成装置及び自動レイアウト装置のブロック図を示す。なお、図8では、レイアウトモデルの生成のフロー情報も記載されている。図8では、セルレイアウト41がレイアウトモデル生成装置42に入力される。レイアウトモデル生成装置42は、仮想配線処理部43、デザインルール違反検出部44、配線禁止領域処理部45、すべての仮想配線を発生したかの判断部46(以下、判断部46という)及びレイアウトモデル生成処理部47から構成されている。
レイアウトモデル生成装置42で生成されたレイアウトモデル48は、自動レイアウト装置49においてセルレイアウト41の配置及びレイアウトモデル48に基づくセル間配線の設置を経て、半導体装置のレイアウト50が生成される。このレイアウトモデル48が、図1でのレイアウトモデル2と対応する。なお、自動レイアウト装置49内には、図1で説明した配置処理装置3と配線処理装置4とが含まれている。
次に、レイアウトモデル生成装置42について説明する。まず、仮想配線処理部43でセルレイアウト41にセル間配線を仮想的に設ける。仮想的に設けられたセル間配線(以下、仮想配線ともいう)とセルレイアウト41との間にデザインルール違反が存在するか否かをデザインルール違反検出部44で検出する。検出するデザインルールは、実施の形態1で示したものなどが含まれる。デザインルール違反検出部44でデザインルール違反と検出された仮想配線の領域を配線禁止領域処理部45で配線禁止領域として設定する。
セルレイアウト41に設けられる仮想配線は、配線可能なすべてのパターンについて行われるため、判断46においてすべての仮想配線を発生させたか否かを判断し、すべて発生させた場合は、レイアウトモデル生成処理部47に移行する。まだすべて発生していない場合は、仮想配線処理部43に戻り、まだ発生していない仮想配線を発生させる。レイアウトモデル生成処理部47では、セルレイアウト間の配線に必要な図形情報に、すべての仮想配線に対する配線禁止領域の情報を加えて、レイアウトモデル48が生成される。
次に、具体例を示しながらレイアウトモデル生成装置42の動作について説明する。図9に、セルレイアウトの一部を示す。図9では、入出力端子51と内部配線52が示されている。仮想配線処理部43は、セル間配線の終端であるアクセス箇所53を1つ選択する。図9では、入出力端子51上にアクセス箇所53が図示されている。仮想配線処理部43は、図10に示すようにアクセス箇所53から隣接するを別の格子点へ仮想配線54を発生させる。
次に、デザインルール違反検出部44において、セルレイアウトと仮想配線54とを重ねてデザインルール違反の有無を検出する。図10に示す例では、デザインルール違反は存在しない。そのため、配線禁止領域処理部45において、仮想配線54は配線禁止領域には追加しない。図10では、仮想配線54がデザインルール違反でなかったことを示すために○マークが図示されている。
次に、まだすべての仮想配線を発生していないので、判断46から再び仮配線発生処理部43に戻り、仮配線発生処理部43は、仮想配線54の先端(アクセス箇所53の反対側)から次の格子点を結んだ別の仮想配線55を発生させる。図11は、仮想配線55を発生させたセルレイアウトである。デザインルール違反検出部44において、セルレイアウトと仮想配線55を重ねてデザインルール違反の有無を検出する。仮想配線55は入出力端子51と重ねることで太幅配線56となり、内部配線52との関係でデザインルール違反となる。そのため、配線禁止領域処理部45は、仮想配線55を配線禁止領域に追加する。図11では、仮想配線55がデザインルール違反であることを示すために×マークが図示されている。これにより、×マークの格子点を通過するセル間配線は配線処理装置4によって使用されないことが保証できるため、×マークの格子点から次の格子点につながる仮想配線については発生・検出を行う必要がない。
次に、仮想配線処理部43において、図12に示すような仮想配線57を発生させた場合について説明する。アクセス箇所53から○マークの格子点までの仮想配線57(直線状の部分)については、特にデザインルール違反はない。そのため、○マークが付されている。しかし、図12に示すようなL字形の仮想配線57とした場合は、入出力端子51と重ねることで一定の面積以下のホールが形成されることになる。そのため、デザインルール違反検出部44において、L字形の仮想配線57はデザインルール違反となる。よって、配線禁止領域処理部45は、L字形の仮想配線57を配線禁止領域に追加する。図12では、仮想配線57がデザインルール違反であることを示すためにL字形の端部に×マークが図示されている。
以上のような処理を繰り返し、図9に示したセルレイアウトの各格子点を仮想配線が通過するとデザインルール違反が発生する点と、仮想配線が通過してもデザインルール違反が発生しない点とに分類する。なお、デザインルール違反が発生せず使用可能とした格子点でも、別の仮想配線によりデザインルール違反が発生する場合は配線禁止領域に設定する。また、これらの処理により仮想配線が一度も通過しなかった格子点も、内部配線等の障害物があるため通過できない格子点として配線禁止領域に設定する。図13に、すべての仮想配線を設けてデザインルール違反を検出した結果を示す。
図13の結果をもとに、レイアウトモデルとして図示すると図14になる。図14では、×マークの格子点を配線禁止領域58,59として表現している。なお、図14の配線禁止領域59は、配線禁止領域処理部45で禁止された複数の格子点を接続して1つの配線禁止領域として設定しているが、個別に分かれたものとして設定しても良い。
以上のように、本実施の形態に記載のレイアウトモデル生成装置は、特定の機能を持つように構成されたセルレイアウト上に仮想配線を生成する仮想配線処理部43と、仮想配線がデザインルール違反となるか否かを検出するデザインルール違反検出部44と、デザインルール違反検出部44によりデザインルール違反とされた仮想配線の領域を配線禁止領域の情報とする配線禁止領域処理部45と、セルレイアウト間の配線に必要な図形情報と、配線禁止領域の情報とを有するレイアウトモデルを生成するレイアウトモデル生成部47とを備えるので、半導体装置の集積度を低下させず、配線処理時間を大幅に増大させることなく、セル間配線によるすべてのデザインルール違反を回避することができる。
なお、本実施の形態では、デザインルール違反が発生する格子点以外にも、内部配線が存在するため、セル間配線が通過し得ない格子点についても配線禁止領域と設定している。しかし、これらの格子点を配線禁止領域として設定しない場合でも、レイアウトモデルには内部配線が配線障害物として存在するため、これらの格子点をセル間配線が通過することはできない。
本実施の形態は、レイアウトモデル生成装置42が自動レイアウト装置の外部に設けられている。自動レイアウト装置49の外部にレイアウトモデル生成装置42が設けられているので、半導体装置の集積度を低下させず、配線処理時間を大幅に増大させることなく、セル間配線によるすべてのデザインルール違反を回避することができる。また、自動レイアウト装置49が必要最小限の構成で構築することができる。
(実施の形態3)
実施の形態2では、セルレイアウト間の配線に必要な図形情報のみを有する従来のレイアウトモデルの生成装置に、配線禁止領域の情報を追加する処理を包含させてレイアウトモデル生成装置42を構成していた。しかし、本実施の形態では、実施の形態2とは異なり、自動レイアウト装置内において、配線禁止領域を設定し、その情報を追加する。
実施の形態2では、セルレイアウト間の配線に必要な図形情報のみを有する従来のレイアウトモデルの生成装置に、配線禁止領域の情報を追加する処理を包含させてレイアウトモデル生成装置42を構成していた。しかし、本実施の形態では、実施の形態2とは異なり、自動レイアウト装置内において、配線禁止領域を設定し、その情報を追加する。
図15に、本実施の形態に係る自動レイアウト装置のブロック図を示す。なお、図15では、レイアウトモデルの生成のフロー情報も記載されている。セルレイアウト61がレイアウトモデル生成装置62に入力される。レイアウトモデル生成装置62で生成されたレイアウトモデル63が自動レイアウト装置64に入力される。だたし、レイアウトモデル生成装置62は、従来のレイアウトモデルを生成する装置であり、レイアウトモデル63は、セルレイアウト間の配線に必要な図形情報のみを含んでいる。
自動レイアウト装置64には、仮想配線処理部65、デザインルール違反検出部66、配線禁止領域処理部67、すべての仮想配線を発生したかの判断部68(以下、判断部68という)及びレイアウトモデル情報追加処理部69が設けられている。これら仮想配線処理部65からレイアウトモデル情報追加処理部69までをレイアウトモデル生成装置70とする。なお、仮想配線処理部65は仮想配線処理部43と、デザインルール違反検出部66はデザインルール違反検出部44と、配線禁止領域処理部67は配線禁止領域処理部45と、判断部68は判断部46とそれぞれ対応している。
自動レイアウト装置64では、レイアウトモデル生成装置70によりレイアウトモデル63に配線禁止領域の情報を付加してレイアウトモデル71を生成する。このレイアウトモデル71に基づいて、自動レイアウト部72は、セルレイアウト61の配置及びセル間配線の設置を経て、半導体装置のレイアウト73を生成する。なお、自動レイアウト部72内には、図1で説明した配置処理装置3と配線処理装置4とが含まれている。
次に、レイアウトモデル生成装置70について説明する。まず、仮想配線処理部65でレイアウトモデル63にセル間配線の仮想配線を設ける。仮想配線とレイアウトモデル63との間にデザインルール違反が存在するか否かをデザインルール違反検出部66で検出する。検出するデザインルールは、実施の形態1で示したものなどが含まれる。デザインルール違反検出部66でデザインルール違反と検出された仮想配線の領域を配線禁止領域処理部67で配線禁止領域として設定する。
レイアウトモデル63に設けられる仮想配線は、配線可能なすべてのパターンについて行われるため、判断68においてすべての仮想配線を発生させたか否かを判断し、すべて発生させた場合は、レイアウトモデル情報追加処理部69に移行する。まだすべて発生していない場合は、仮想配線処理部65に戻り、まだ発生していない仮想配線を発生させる。レイアウトモデル情報追加処理部69では、レイアウトモデル63に配線禁止領域の情報を追加して、レイアウトモデル71を生成する。なお、レイアウトモデル71が図1でのレイアウトモデル2に対応する。
実施の形態2では、配線禁止領域の設定を自動レイアウト装置外部のレイアウトモデル生成装置42内で行ってきた。しかし、本実施の形態では、配線禁止領域の設定を外部のレイアウトモデル生成装置62から分離して自動レイアウト装置内に設けている。これによりデザインルールに変更があった場合に自動レイアウト装置の設定の変更で対応できる等、自動レイアウト装置の構成に自由度が増す。
また、本実施の形態に記載した自動レイアウト装置は、レイアウトモデルを生成するレイアウトモデル生成装置70を備え、レイアウトモデル生成装置70が、セルレイアウト上に仮想配線を生成する仮想配線処理部65と、仮想配線がデザインルール違反となるか否かを検出するデザインルール違反検出部66と、デザインルール違反検出部66によりデザインルール違反とされた仮想配線の領域を配線禁止領域の情報とする配線禁止領域処理部67とを備えるので、実施の形態2と同様、半導体装置の集積度を低下させず、配線処理時間を大幅に増大させることなく、セル間配線によるすべてのデザインルール違反を回避することができる。
(実施の形態4)
図16に、本実施の形態に係るレイアウトモデル検証装置のブロック図を示す。なお、図16では、レイアウトモデルの生成のフロー情報も記載されている。レイアウトモデル検証装置は、自動レイアウト装置での処理前にセルレイアウト(レイアウトモデル)を検証し、その検証結果を自動レイアウト装置に反映させる装置である。なお、レイアウトモデル検証装置は、自動レイアウト装置の内部に設けるか外部に設けるかは問わない。
図16に、本実施の形態に係るレイアウトモデル検証装置のブロック図を示す。なお、図16では、レイアウトモデルの生成のフロー情報も記載されている。レイアウトモデル検証装置は、自動レイアウト装置での処理前にセルレイアウト(レイアウトモデル)を検証し、その検証結果を自動レイアウト装置に反映させる装置である。なお、レイアウトモデル検証装置は、自動レイアウト装置の内部に設けるか外部に設けるかは問わない。
図16では、まずレイアウトモデル80がレイアウトモデル検証装置81に入力される。このレイアウトモデル80は、図15でのレイアウトモデル63(セルレイアウト間の配線に必要な図形情報のみを有する従来のレイアウトモデル)に対応する。レイアウトモデル検証装置81では、仮想配線発生処理部82においてレイアウトモデル80に仮想配線を設ける。次に、デザインルール違反検出処理部83において、レイアウトモデル80と仮想配線とを重ねてデザインルール違反の有無を検出している。検出するデザインルールは、実施の形態1で示したものなどが含まれる。
レイアウトモデル80に設けられる仮想配線は、配線可能なすべてのパターンについて行われるため、判断部84においてすべての仮想配線を発生させたか否かを判断し、すべて発生させた場合は、エラー出力処理部85に移行する。まだすべて発生していない場合は、仮想配線発生処理部82に戻り、まだ発生していない仮想配線を発生させる。エラー出力処理部85では、レイアウトモデル80でデザインルール違反となった配線禁止領域の情報がエラーレポート86として出力される。なお、仮想配線発生処理部82は仮想配線処理部43と、デザインルール違反検出処理部83はデザインルール違反検出部44と、判断部84は判断部46とそれぞれ機能的に対応している。
本実施の形態では、レイアウトモデル検証装置81から出力されたエラーレポート86に基づいて、レイアウトモデルに配線禁止領域の情報を追加すること、及びセルレイアウトを修正することのいずれか一方を選択的に行うことができる。つまり、自動レイアウト装置においてエラーレポート86が有効に利用して、最適な処理を行うことでデザインルール違反を回避することができる。なお、レイアウトモデル検証装置81が自動レイアウト装置の内であるか外であるかは問わない。
次に具体例を示し説明すると、図3で示したレイアウトモデルをレイアウトモデル検証装置81に入力すると、図5のような配線禁止領域21の情報を含むエラーレポート86が得られる。このエラーレポート86に基づいてレイアウトモデルに配線禁止領域21の情報を付加して、自動レイアウト装置で処理すれば、実施の形態1と同様の結果が得られる。しかし、このエラーレポート86に基づいてセルレイアウトを修正すると、図17に示すようなセルレイアウトとなる。図17では、図3と異なり入出力端子6の形状が直線状の入出力端子91に修正されている。
これにより、修正後のセルレイアウトから配線禁止領域を設定すると、図5で示した配線禁止領域21と異なり、図18に示す配線禁止領域92のような形状となる。この配線禁止領域92は、配線禁止領域21に比べて右側の凸部がない。つまり、図18に示す配線禁止領域92は、配線禁止領域21小さくなりセル間配線の配置の自由度が増すことになる。
以上のように、本実施の形態に記載のレイアウトモデル検証装置81は、特定の機能を持つように構成されたセルレイアウト上に仮想配線を生成する仮想配線発生処理部82と、仮想配線がデザインルール違反となるか否かを検出するデザインルール違反検出処理部83と、デザインルール違反検出処理部83によりデザインルール違反とされた仮想配線をエラー情報として生成するエラー出力処理部85とを備えるので、自動レイアウト装置のデザインルール違反を回避するための有用なエラーレポート86が得られ、このエラーレポート86に基づいて配線禁止領域の情報の追加かセルレイアウトの修正かを選択することができる。この選択により、実施の形態1などに場合に比べセル間配線の配置の自由度が増し、半導体装置の集積度も向上する。
本実施の形態において、セルレイアウトを検証するレイアウトモデル検証装置81が自動レイアウト装置内に設けている場合、自動レイアウト装置はレイアウトモデル検証装置81をさらに備え、レイアウトモデル検証装置81が、セルレイアウト上に仮想配線を生成する仮想配線発生処理部82と、仮想配線がデザインルール違反となるか否かを検出するデザインルール違反検出処理部83と、デザインルール違反検出処理部83によりデザインルール違反とされた仮想配線をエラー情報として生成するエラー出力処理部85とを備え、エラー情報に基づいてレイアウトモデルに配線禁止領域の情報の追加及びエラー情報に基づいてレイアウトモデルの生成前のセルレイアウトを修正のいずれか一方を行うので、実施の形態1などに場合に比べセル間配線の配置の自由度が増し、半導体装置の集積度も向上する。
1,49,64 自動レイアウト装置、2,48,63,71,80 レイアウトモデル、3 配置処理装置、4 配線処理装置、5,6,51,91 入出力端子、7,8 電源配線、9,52 内部配線、10,11 拡散層、12,13 ゲート配線、14,34 コンタクトホール、15 格子点、16,19 セル間配線、17 最小間隔、18,56 太幅配線、20 スルーホール、21,58,59,92 配線禁止領域、22,23 ソース配線、24,30 ゲート配線、25,31 n型拡散層、26,32 p型拡散層、27 配線、28,29 アクセス箇所、33,35,36 端子、41,61 セルレイアウト、42,62,70 レイアウトモデル生成装置、43,65 仮想配線処理部、44,66 デザインルール違反検出部、45,67 配線禁止領域処理部、46,68,84 判断、47 レイアウトモデル生成部、50,73 レイアウト、53 アクセス箇所、54,55,57 仮想配線、72 自動レイアウト部、82 仮想配線発生処理部、83 デザインルール違反検出処理部、85 エラー出力処理部、86 エラーレポート。
Claims (7)
- 特定の機能を持つように構成されたセルレイアウトを複数配置する配置処理装置と、
前記セルレイアウト間に設けられる配線を生成する配線処理装置とを備え、
前記配線処理装置は、前記セルレイアウト間の配線に必要な前記セルレイアウトの図形情報と、前記配線を設けるとデザインルール違反となる配線禁止領域の情報とを有するレイアウトモデルに基づいて前記配線を生成することを特徴とする、自動レイアウト装置。 - 請求項1に記載の自動レイアウト装置であって、
前記レイアウトモデル生成するレイアウトモデル生成装置を備え、
前記レイアウトモデル生成装置は、
前記セルレイアウト上に仮想配線を生成する仮想配線処理部と、
前記仮想配線がデザインルール違反となるか否かを検出する検出部と、
前記検出部によりデザインルール違反とされた前記仮想配線の領域を前記配線禁止領域の情報とする配線禁止領域処理部とを備えることを特徴とする、自動レイアウト装置。 - 請求項2に記載の自動レイアウト装置であって、
前記レイアウトモデル生成装置を前記自動レイアウト装置の外部に設けることを特徴とする、自動レイアウト装置。 - 請求項1乃至請求項3のいずれかに記載の自動レイアウト装置であって、
前記セルレイアウトを検証するレイアウトモデル検証装置を備え、
前記レイアウトモデル検証装置は、
前記セルレイアウト上に仮想配線を生成する仮想配線発生部と、
前記仮想配線がデザインルール違反となるか否かを検出する違反検出部と、
前記違反検出部によりデザインルール違反とされた前記仮想配線の領域をエラー情報として生成するエラー出力処理部とを備えることを特徴とする、自動レイアウト装置。 - 特定の機能を持つように構成されたセルレイアウト上に仮想配線を生成する仮想配線処理部と、
前記仮想配線がデザインルール違反となるか否かを検出する検出部と、
前記検出部によりデザインルール違反とされた前記仮想配線の領域を配線禁止領域の情報とする配線禁止領域処理部と、
前記セルレイアウト間の配線に必要な図形情報と、前記配線禁止領域の情報とを有するレイアウトモデルを生成するレイアウトモデル生成部とを備える、レイアウトモデル生成装置。 - 特定の機能を持つように構成されたセルレイアウト上に仮想配線を生成する仮想配線発生部と、
前記仮想配線がデザインルール違反となるか否かを検出する違反検出部と、
前記違反検出部によりデザインルール違反とされた前記仮想配線をエラー情報として生成するエラー出力処理部とを備える、レイアウトモデル検証装置。 - 特定の機能を持つように構成されたセルレイアウトを配置及び配線するために使用されるレイアウトモデルであって、
前記セルレイアウト間の配線に必要な前記セルレイアウトの図形情報と、
前記配線を設けるとデザインルール違反となる配線禁止領域の情報とを備える、レイアウトモデル。
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