JPH07321211A - 半導体集積回路の配線方法 - Google Patents

Abstract

(57)【要約】 【目的】 この発明は、特定の信号線に対する配線径路
を迂回させることなく所望の配線径路で、かつ未配線を
生じない半導体集積回路の配線方法を提供することを目
的とする。 【構成】 この発明は、予め決定された複数の回路素子
の配置結果に対して、所定の素子内配線パターンの一部
またはすべてを省略した配線障害物データを作成し（ス
テップ１）、作成した配線障害物データを参照して素子
間接続信号の配線径路を決定し（ステップ２）、素子間
接続信号の配線と素子内配線パターンとの短絡または設
計規則違反が生じた場合には、素子位置の移動修正によ
りこれを除去して（ステップ３）なる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路のレ
イアウトにおいて、コンピュータを用いた処理による配
線処理方法に関する。

【０００２】

【従来の技術】半導体集積回路のレイアウト設計は、素
子の配置と素子間の配線の２つの処理からなり、通常こ
の順序で処理が行われる。配置処理では、後続して行わ
れる配線処理が容易となるように仮想的な配線長の最小
化、あるいは配線の局所集中の緩和等を目的に行われ
る。また、配線処理では、与えられた素子位置をもとに
素子内配線パターンとの短絡や設計規則の違反を起こさ
ないように配線される。

【０００３】特に、回路動作上重要な信号に関しては、
信号の伝搬遅延時間（以下、ディレイと呼ぶ）を小さく
するために配線長を短くしたり配線幅を広くするという
要求や、エレクトロマイグレーションを防止するため
に、配線幅を広くする場合がある。このとき、広い配線
幅で配線しようとすると、素子内配線パターンすなわち
配線に対する障害物を避けるために、長い迂回配線が生
じたり、あるいは配線径路を見いだすことができなくて
未配線が生じたりするという不具合が生じていた。

【０００４】

【発明が解決しようとする課題】以上説明したように、
従来の配線方法では、一度決めた素子内配線パターンを
固定して配線するため、長い迂回配線が生じ易くなり、
信号ディレイが増加したり他の信号配線が困難にるとい
う不具合や完全な配線ができなくなるという不具合が生
じていた。

【０００５】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、特定の信号線
に対する配線径路を迂回させることなく所望の配線径路
で、かつ未配線を生じない半導体集積回路の配線方法を
提供することにある。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、予め決定された複数の回路
素子の配置結果に対して、所定の素子内配線パターンの
一部またはすべてを省略した配線障害物データを作成
し、作成した配線障害物データを参照して素子間接続信
号の配線径路を決定し、素子間接続信号の配線と素子内
配線パターンとの短絡または設計規則違反が生じた場合
には、素子位置の移動修正によりこれを除去してなる。

【０００７】請求項２記載の発明は、予め決定された複
数の回路素子の配置結果に対して、電気的特性を配慮す
べき特定信号の配線処理をした後、他の信号の配線処理
を行う半導体集積回路の配線方法において、前記特定信
号の配線処理では、特定信号に接続せずかつ配置位置が
変更可能な素子の素子内配線パターンの一部またはすべ
てを省略して配線障害物データを作成する処理ステップ
と、前記配線障害物データを参照して特定信号の配線径
路を探索決定する処理ステップと、特定信号の配線と特
定信号に接続しない素子の素子内配線パターンとの短絡
または設計規則違反が生じた場合には、その素子位置の
移動及び移動によって生じる他の素子との重なりを除去
するための他の素子位置の移動修正を行う処理ステップ
とからなる。

【０００８】請求項３記載の発明は、請求項１又は２記
載の発明において、予め決定された論理ゲートの配置結
果に対して特定信号の配線を敷設した際に生じる、該配
線と素子内配線パターンとの短絡または設計規則違反を
除去するに際して、該配線と新たな短絡または設計規則
違反を生じない様に該配線と短絡または設計規則違反を
起こしている第１の素子を短絡あるいは設計規則違反を
除去できる方向へ最小の距離だけ移動し、この移動処理
により第２の素子と新たな重なりが生じた場合には、該
第２の素子を該配線と新たな短絡または設計規則違反を
生じない様に第１の素子との重なりを除去できる方向へ
最小の距離だけ移動する処理を繰り返し行い、該配線と
短絡あるいは設計規則違反をなくし、素子同士の重なり
を除去してなる。

【０００９】

【作用】この発明は、迂回配線をさせたくない特定の信
号に接続する素子の素子内配線パターン及び位置が、最
初から確定している素子の素子内配線パターンの情報の
みに着目し、他の素子の内部配線パターンは考慮せずに
配線障害物データを作成し、該配線障害物データを考慮
して前記特定信号の配線径路を決定し、及び該特定信号
の配線径路と素子内配線パターンとの間に生じる短絡ま
たは設計規則違反を当該素子位置を移動修正し、特定信
号の迂回や未配線を生じさせることなく、高速に配線処
理するようにしている。

【００１０】

【実施例】図１は請求項１又は２記載の発明に係わる半
導体集積回路の配線方法の処理手順を示すフローチャー
トである。図１に示す処理手順は４つの処理ステップか
ら構成されている。なお、この処理の事前には、各素子
の配置位置が一旦決定されているものとする。

【００１１】図１において、まず、特定の信号の配線処
理をするための配線障害物データを作成する。この作成
処理においては、当該特定信号に接続せずかつ配置位置
が変更可能な素子の素子内配線パターンに対して、その
一部またはすべてを省略して配線障害物データを作成す
る。この処理については、後で詳しく説明する（ステッ
プ１）。

【００１２】次に、前記配線障害物データを参照して特
定信号の配線径路を探索する（ステップ２）。

【００１３】次に、前記ステップ２において決定した配
線径路との短絡または設計規則違反（配線スペーシング
エラー等）を生じさせる素子を見つけ、その素子位置の
移動、及び移動によって生じる素子同士の重なりを除去
するための他の素子位置の移動修正を行う。いずれの移
動においても、各々の素子の元の位置から近い位置に移
動するものとする（ステップ３）。なお、この処理につ
いても後で詳しく説明する。

【００１４】最後に、配線していない残りの信号につい
て、従来手法により全素子の素子内配線パターンおよび
既配線パターンを考慮して、それらの短絡または設計規
則違反を生じないように配線径路を決定する（ステップ
４）。

【００１５】次に、ステップ１の配線障害物データの作
成方法について説明する。

【００１６】配線障害物データとして登録されるものは
３通りに分けられる。一つは素子間を結ぶ既配線パター
ンであり、その径路をそのまま配線障害物（配線禁止領
域）として設定する。また、他の二つは固定配置されて
いる一般素子の内部配線パターン、又は配線対象となる
特定信号に接続する素子の内部配線パターンである。

【００１７】なお、固定配置素子でもなく特定信号に接
続もしない素子に対しては、素子内部の配線パターンに
対して、配線障害物の設定を全く行わないか、もしくは
第１層の金属配線パターンについてのみ配線障害物の設
定を行う。

【００１８】続いて、この素子内部の配線パターンに対
する具体的な配線障害物データの作成例について説明す
る。

【００１９】図２は半導体集積回路における素子の配置
構成の一例を示す図である。

【００２０】図２において、チップ１に対して一般素子
２の列は縦方向に配列され、第１層の金属配線は縦方向
に、第２層の金属配線は横方向に、それぞれ配線される
ものとする。また、一般素子２と素子内の端子について
は、図３に示すように一般素子２内に電気的等価な端子
があり、それぞれについてさらに配線層毎の端子矩形集
合３１，３２が存在しているとする。

【００２１】このとき、固定配置されている素子および
配線対象となる特定信号に接続する素子の内部配線パタ
ーンに対しては、図４に示すように配線障害物の設定を
行う。

【００２２】さらに、この素子内部配線パターンの中の
特に入出力端子については、特定信号の配線径路が当該
端子を覆うようなことがないようにするための措置とし
て、以下のように疑似的な配線障害物データを追加作成
する。

【００２３】すなわち、一般素子２内の金属第１層の端
子矩形集合３３，３４は、そのままの矩形形状で金属第
１層の配線障害物として設定するとともに、金属第１層
の端子矩形集合３３，３４毎に、金属第２層の配線方向
と直交する方向における当該端子矩形の長さが短い端子
矩形集合３３の端子矩形４に対して、同一形状の金属第
２層の配線障害物データを疑似的に追加作成する。この
ようにすることで、一般信号の配線処理において当該端
子からの配線引き出しを保証することができる。ただ
し、この疑似的に追加作成された配線障害物データは、
図１に示すステップ４の処理において、当該端子への一
般信号配線をする際には無視される。

【００２４】図５は上記の障害物設定に対して、図１に
示すステップ２の配線処理を行った一実施例を示す図で
ある。

【００２５】図５において、配線５は素子６内の端子矩
形７と短絡を起こしているが、素子６の移動によって短
絡を取り除くことが可能である。また、配線８は素子９
と素子１０の内部を第１層の金属配線で配線しており、
素子９の端子矩形１１と短絡を引き起こしている。この
場合は、素子９を移動することによって端子矩形１１と
の短絡を取り除くことが可能である。このように、特定
信号に接続せず、かつ配置位置が変更可能な素子に対し
ては、素子内の配線パターンが短絡を起こしていても素
子位置の移動を行うことで配線との短絡を除去すること
ができる。ただし、素子の移動先が元の位置の近傍とし
て、こうした短絡箇所を完全に取り除くためには、配線
短絡がチップの局所的な部分に集中して生じていないこ
とが必要である。

【００２６】また、実際の素子内配線パターンには、第
１層の金属配線が多用されていることがあり、特に電源
配線がセル列内を第１層の金属配線で貫通することが多
いが、このような場合には別の工夫が必要である。

【００２７】すなわち、素子を素子列以外に移動配置す
ることができないこと、及び配線した特定信号の径路と
素子列内部の第１層金属配線との短絡が相当高い確率で
生じ易いことにより、上述の方法では短絡を除去できる
ような適切な素子位置移動先が見いだせないことがある
からである。

【００２８】従って、素子列内部において、特定信号の
第１層金属配線について制限することが重要である。こ
の制限をするための具体的な実施例としては、特定信号
に接続せずかつ配置位置が変更可能な素子２に対して、
素子全面を第１層の金属配線の障害物として設定する方
法が挙げられる。このようにすることで、図５に示す短
絡が生じている配線８は図６に示すような配線径路に変
更され、素子移動において素子列内の配線による妨げを
受けにくくすることができる。

【００２９】そして、図１に示すステップ２において、
作成された配線障害物データのみを配線処理時の障害物
と見なして、指定された配線幅で特定信号の配線を行
う。

【００３０】次に、配線処理後に行うステップ３の処
理、すなわち設計規則違反または配線と素子内配線パタ
ーンとの短絡の除去手法について説明する。

【００３１】まず、与えられた素子配置結果に対して、
配線処理時に生じる設計規則違反等を説明する。

【００３２】素子内配線パターンは、ライブラリ情報に
よって素子タイプ毎に規定されている。このような素子
内配線パターンと配線との短絡あるいは設計規則違反
は、素子上を通過する配線と該配線の径路上の素子内配
線パターンとが同じ配線層であったり、配線と素子内配
線パターンの間に予め定められた距離が保たれていない
場合に生ずる。具体的には、以下のような事例が除去さ
れるべきものとして認識される。

【００３３】図７に示す事例では、配線された第２層の
金属配線１２は素子Ａ，Ｂ，Ｃ上を通過する際に、素子
Ａ，Ｂ，Ｃ内の第２層の素子内配線パターン（第２層メ
タルの配線障害物）１３上を通過しているため、３カ所
で短絡が生じている。

【００３４】また、図８に示す事例は、他の配線を接続
すべき端子を配線が塞いだために当該端子へ配線が接続
できない例である。すなわち、同図では第２層の金属配
線１２が素子Ｂ上を通過する際には、設計規則の違反は
生じていないが、素子Ｂの端子Ｉの配線層と端子Ｉの周
囲の素子内配線パターンとから判断して、素子Ｂの端子
Ｉからは配線を引き出すことができず、同素子Ｂの端子
Ｉへの配線ができない。これも広い意味での短絡と解釈
する。

【００３５】図９に示す事例は、バス配線により後続し
て行われる配線処理が困難となる場合の例である。この
例では、バス配線ＢＳ１，ＢＳ２，ＢＳ３，ＢＳ４が配
線されており、設計規則の違反は生じていない。しかし
ながら、素子Ａ〜Ｈに配線を行なう際には、バス配線の
径路下では配線に利用できる領域も限られており、配線
の混雑が予想される。従って、図９に示す事例も対処す
べき問題として認識する。

【００３６】次に、請求項３記載の発明に係わる一実施
例として、上述の様な設計規則違反または配線と素子内
配線パターンとの短絡の除去方法について説明する。

【００３７】図１０は請求項３記載の発明における設計
規則違反除去手法の処理手順を示すフローチャートであ
る。

【００３８】この実施例の設計規則違反除去手法は、設
計規則違反箇所を認識する処理（ステップＦ１）と、設
計規則違反または配線とセル内パターンとの短絡等を除
去するために配線に対する障害物を移動させる処理（ス
テップＦ２）と、移動させた配線障害物が他の障害物と
の間に起こした重なり等の設計違反を除去する処理（ス
テップＦ３）とを有している。

【００３９】図１１は図１０に示すステップＦ１によっ
て検出された配線と配線障害物との間に生じた設計規則
違反の例を示す図である。図１１において、素子Ｃ１上
では配線１４と素子内配線パターン１５が短絡を起こし
ており、素子Ｃ２上では配線の引き出しが不可能となる
端子１６が生じている。

【００４０】図１２は図１０に示すステップＦ１によっ
て検出された設計規則違反が、ステップＦ２により除去
される様子を示す図である。図１２では、移動可能な配
線障害物である素子Ｃ１とＣ２を設計違反等を生じてい
る図１１に示す現在の位置ｉおよびｋから、図１２に示
すように近傍のｊおよびｌの位置へと移動させることに
よって、配線１４と配線障害物との間に生じた設計規則
違反等を除去する過程を示している。素子Ｃ１の移動先
であるｊとしては、配線との間で新たな設計規則違反が
発生しない場所が選択される。ただし、図１２に示すよ
うに、ステップＦ２に示す処理の直後では、素子Ｃ１と
他の素子Ｃ３または配線障害物との間に重なりが生ずる
ことは許すものとする。

【００４１】ステップＦ３では、図１３に示すように、
ステップＦ２で移動させた配線障害物Ｃ１とその他の素
子Ｃ３または配線障害物との重なりを除去する。ステッ
プＦ３では、重なりを生じている配線障害物を隣接位置
に移動させることによって、配線障害物または素子間の
重なり等の設計規則違反を除去し、設計規則違反の無い
結果を得る。また、素子の移動に際しては、他の素子へ
の配線の容易性を損わない様に、各ネットの配線長の増
加やネットの半周囲長の増加を監視する機構を設け、こ
れらの指標の増加が少ない配線障害物または素子を優先
的に処理する。

【００４２】図１４はステップＦ２によりバス配線径路
上のセルを移動させた結果を示すものであり、図１５は
ステップＦ３で移動させた素子の他の素子との重なりを
除去した後の様子を示したものである。

【００４３】

【発明の効果】以上詳述したように、本発明によれば、
特定配線を配線する際の障害物の設定数が少なくなるた
め、径路探索がし易くなり、未結線や蛇行配線が生じに
くくなる。また、特定信号のディレイ短縮および配線リ
ソースの有効利用が図れる。さらに、障害物データ量が
少なくなるので、配線処理時の使用メモリ量も少なくな
り、しかも径路探索が迅速に行われて配線処理時間も短
縮することができる。さらに、配線長が短縮されるた
め、配線の電気的特性を向上することができる。

【図面の簡単な説明】

【図１】請求項１又は２記載の発明の一実施例に係わる
半導体集積回路の配線方法の処理フローを示す図であ
る。

【図２】図１に示す処理フローにより配線される半導体
集積回路の一構成例を示す図である。

【図３】図２に示す一般素子の内部の端子形状の一例を
示す図である。

【図４】配線障害物の設定の一例を示す図である。

【図５】図１に示す処理フローにより配線を施した一配
線例を示す図である。

【図６】図５に示す一配線例に対する第１層金属配線の
障害物の設定を変えた場合の配線結果の一例を示す図で
ある。

【図７】配線と素子内配線パターンとの短絡の一例を示
す図である。

【図８】他の配線を接続すべき端子を配線が塞いだ為に
当該端子へ配線が接続できない一例を示す図である。

【図９】バス配線により後続して行われる配線処理が困
難となる場合の一例を示す図である。

【図１０】請求項３記載の発明の一実施例に係わる半導
体集積回路の配線方法における設計規則違反除去の処理
フローを示す図である。

【図１１】図１０に示すステップＦ１によって検出され
た配線と配線障害物との間に生じた設計規則違反の一例
を示す図である。

【図１２】図１０に示すステップＦ１によって検出され
た設計規則違反がステップＦ２により除去される様子を
示す図である。

【図１３】図１０に示すステップＦ３により配線障害物
とその他の素子または配線障害物との重なりを除去した
後の一例を示す図である。

【図１４】図１０に示すステップＦ２によりバス配線径
路上のセルを移動させた結果を示す図である。

【図１５】図１０に示すステップＦ３により移動させた
素子の他の素子との重なりを除去した後の様子を示す図
である。

【符号の説明】

１ 半導体集積回路チップ ２，６，Ａ，Ｂ，Ｃ，Ｃ１，Ｃ２，Ｃ３ 一般素子 ３１，３２，３３，３４，３５ 端子矩形集合 ４，７，１１ 端子矩形 ５，８，１２ 配線 １０ 配線対象素子 １３、１５ 配線障害物

Claims (3)

【特許請求の範囲】
1. 【請求項１】 予め決定された複数の回路素子の配置結
   果に対して、所定の素子内配線パターンの一部またはす
   べてを省略した配線障害物データを作成し、 作成した配線障害物データを参照して素子間接続信号の
   配線径路を決定し、 素子間接続信号の配線と素子内配線パターンとの短絡ま
   たは設計規則違反が生じた場合には、素子位置の移動修
   正によりこれを除去してなることを特徴とする半導体集
   積回路の配線方法。
2. 【請求項２】 予め決定された複数の回路素子の配置結
   果に対して、電気的特性を配慮すべき特定信号の配線処
   理をした後、他の信号の配線処理を行う半導体集積回路
   の配線方法において、 前記特定信号の配線処理では、特定信号に接続せずかつ
   配置位置が変更可能な素子の素子内配線パターンの一部
   またはすべてを省略して配線障害物データを作成する処
   理ステップと、 前記配線障害物データを参照して特定信号の配線径路を
   探索決定する処理ステップと、 特定信号の配線と特定信号に接続しない素子の素子内配
   線パターンとの短絡または設計規則違反が生じた場合に
   は、その素子位置の移動及び移動によって生じる他の素
   子との重なりを除去するための他の素子位置の移動修正
   を行う処理ステップとを有することを特徴とする半導体
   集積回路の配線方法。
3. 【請求項３】 予め決定された論理ゲートの配置結果に
   対して特定信号の配線を敷設した際に生じる、該配線と
   素子内配線パターンとの短絡または設計規則違反を除去
   するに際して、 該配線と新たな短絡または設計規則違反を生じない様に
   該配線と短絡または設計規則違反を起こしている第１の
   素子を短絡あるいは設計規則違反を除去できる方向へ最
   小の距離だけ移動し、 この移動処理により第２の素子と新たな重なりが生じた
   場合には、該第２の素子を該配線と新たな短絡または設
   計規則違反を生じない様に第１の素子との重なりを除去
   できる方向へ最小の距離だけ移動する処理を繰り返し行
   い、 該配線と短絡あるいは設計規則違反をなくし、素子同士
   の重なりを除去してなることを特徴とする請求項１又は
   ２記載の半導体集積回路の配線方法。