JP4333714B2 - 半導体装置の設計方法および半導体装置の設計プログラム - Google Patents

Description

本発明は、半導体装置の設計方法および半導体装置の設計プログラムに関する。

ＩＣ回路内に作り込まれる抵抗素子は、通常、多結晶シリコンで形成されており、このような抵抗素子は例えば図６（Ａ）〜（Ｃ）に示すような手順で形成される。即ち、図６（Ａ）に示すように、基板５１上に図示しない絶縁膜を介して多結晶シリコン膜５３を形成する。この多結晶シリコン膜５３の厚さは例えば２５００Åであり、その形成方法は例えばＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）である。次に、多結晶シリコン膜５３に例えばヒ素（Ａｓ）をイオン注入して、その抵抗値を所定の値に合わせ込む。Ａｓの注入条件は、注入エネルギー５０ＫｅＶ、注入量は６．５Ｅ１４ｃｍ^-2である。

次に、図６（Ｂ）に示すように、抵抗素子を形成する領域を覆い、それ以外の領域を露出させるレジストパターン５５を多結晶シリコン膜５３上に形成する。そして、図６（Ｃ）に示すように、このレジストパターン５５をマスクに多結晶シリコン膜５３をエッチングして抵抗素子６１、６２を形成する。次に、抵抗素子６１、６２を覆うように基板５１上に層間絶縁膜７１を形成する。そして、層間絶縁膜７１上にメタル配線を形成した後、シンター処理を施す。シンター処理の条件は、例えばＨ₂雰囲気、４００℃、１５ｍｉｎである。
特開２００４−３３５５８９号公報 特開２００５−６４３４３号公報

ところで、本発明者は、上記プロセスで形成した抵抗素子の真上に配線を形成すると、配線を形成しない場合と比べてその抵抗値が３〜４％上昇してしまう、ということを発見した。即ち、図７に示すように、直下の抵抗素子６１を完全に覆うように層間絶縁膜７１上に配線８１を形成すると、抵抗素子６１の抵抗値は、配線８１で覆われていない抵抗素子６２の抵抗値に対して３〜４％高い値となる。

しかしながら、従来の半導体装置の設計方法では、抵抗素子の抵抗値の安定化を目的として、この抵抗素子よりも断面視で上側の層に配置される配線のレイアウトを工夫することは、何ら行われてこなかった。このため、従来の設計方法では、配線との位置関係によって抵抗素子の抵抗値が意図せず上昇してしまうおそれがあった。
そこで、この発明は、このような解決すべき問題に着目してなされたものであって、抵抗素子の抵抗値のばらつきを低減できるようにした半導体装置の設計方法および半導体装置の設計プログラムの提供を目的とする。

〔発明１、２〕 上記目的を達成するために、発明１の半導体装置の設計方法は、抵抗素子のレイアウト情報と、当該抵抗素子よりも断面視で上側の層に配置される配線のレイアウト情報とに基づいて、前記抵抗素子と前記配線とが平面視で重なり合っているか否かを判定するステップと、前記抵抗素子と前記配線とが平面視で重なり合っていると判定された場合には、当該重なり合っている状態が解消されるように前記抵抗素子のレイアウトまたは前記配線のレイアウトの少なくとも一方を変更するステップと、を含むことを特徴とするものである。

ここで、「抵抗素子のレイアウト」とは抵抗素子の形状およびその配置位置のことであり、「配線のレイアウト」とは配線の形状およびその配置位置のことである。「抵抗素子のレイアウト情報」および「配線のレイアウト情報」は、例えば、ライブラリに登録されている設計情報から抽出する。また、「抵抗素子のレイアウトまたは配線のレイアウトの少なくとも一方を変更するステップ」では、例えば、抵抗素子の配置位置を配線下からずらしたり、抵抗素子の真上を通らないように配線の引き回しを変更したりする、などの設計上の変更を行う。

発明２の半導体装置の設計方法は、抵抗素子のレイアウト情報と、当該抵抗素子よりも断面視で上側の層に配置される配線のレイアウト情報とに基づいて、前記抵抗素子と前記配線とが平面視で許容される範囲を超えて重なり合っているか否かを判定するステップと、前記抵抗素子と前記配線とが前記許容される範囲を超えて重なり合っていると判定された場合には、前記抵抗素子と前記配線との重なり具合が少なくとも前記許容される範囲内に収まるように、前記抵抗素子のレイアウトまたは前記配線のレイアウトの少なくとも一方を変更するステップと、を含むことを特徴とするものである。ここで、「許容される範囲」は、例えば、抵抗素子の平面視での面積に対する比率で表される。
発明１、２の半導体装置の設計方法によれば、抵抗素子の抵抗値が配線との位置関係によって意図せず上昇してしまうことを防ぐことができるので、抵抗素子の抵抗値のばらつきを低減することができ、半導体装置の電気的特性の安定化に寄与することができる。

〔発明３〕 発明３の半導体装置の設計プログラムは、抵抗素子のレイアウト情報と、当該抵抗素子よりも断面視で上側の層に配置される配線のレイアウト情報とに基づいて、前記抵抗素子と前記配線とが平面視で許容される範囲を超えて重なり合っているか否かを判定するステップと、前記抵抗素子と前記配線とが前記許容される範囲を超えて重なり合っていると判定された場合にはエラーを表示するステップと、をコンピュータに実行させることを特徴とするものである。
このような構成であれば、半導体装置の設計者は、エラー表示を受け取ることによって所定の対処処理をすることが可能である。例えば、半導体装置の設計者は、前記対処処理として、抵抗素子と配線との重なり具合が少なくとも許容される範囲内に収まるように、抵抗素子のレイアウトまたは配線のレイアウトの少なくとも一方を変更することができる。

〔発明４〕 発明４の半導体装置の設計プログラムは、抵抗素子のレイアウト情報と、当該抵抗素子よりも断面視で上側の層に配置される配線のレイアウト情報とに基づいて、前記抵抗素子と前記配線とが平面視で許容される範囲を超えて重なり合っているか否かを判定するステップと、前記抵抗素子と前記配線とが前記許容される範囲を超えて重なり合っていると判定された場合には、前記抵抗素子と前記配線との重なり具合が少なくとも前記許容される範囲内に収まるように、前記抵抗素子のレイアウトまたは前記配線のレイアウトの少なくとも一方を変更するステップと、をコンピュータに実行させることを特徴とするものである。
このような構成であれば、抵抗素子の抵抗値が配線との位置関係によって意図せず上昇してしまうことを防ぐことができるので、抵抗素子の抵抗値のばらつきを低減することができ、半導体装置の電気的特性の安定化に寄与することができる。

〔発明５〕 発明５の半導体装置の設計方法は、分割抵抗に係る複数の抵抗素子のレイアウト情報と、当該抵抗素子よりも断面視で上側の層に配置される配線のレイアウト情報とに基づいて、各々の前記抵抗素子と前記配線との平面視での重なり具合をそれぞれ把握するステップと、把握された前記重なり具合が前記抵抗素子間で許容される範囲で一致しているか否かを判定するステップと、把握された前記重なり具合が前記抵抗素子間で一致していないと判定された場合には、当該重なり具合が前記許容される範囲で一致するように前記抵抗素子のレイアウトまたは前記配線のレイアウトの少なくとも一方を変更するステップと、を含むことを特徴とするものである。

ここで、「分割抵抗」は複数の抵抗素子の選択的な組み合わせによって電圧を分割し、所定電圧（例えば、基準電圧）を発生させるものである。分割抵抗では、所定電圧を精度良く発生させるために抵抗素子間の抵抗比が重要である。一例を挙げると、抵抗素子間の抵抗比は１：１である。また、これら抵抗素子間は、例えば、トランジスタによるスイッチングやトリミング等によって選択的に接続される。
発明５の半導体装置の設計方法によれば、分割抵抗に係る複数の抵抗素子の抵抗比が配線との位置関係によって意図せず変動してしまうことを防ぐことができるので、半導体装置の電気的特性の安定化に寄与することができる。

〔発明６〕 発明６の半導体装置の設計方法は、発明５の半導体装置の設計方法において、前記抵抗素子のレイアウトまたは前記配線のレイアウトの少なくとも一方を変更するステップでは、前記配線のレイアウトにダミー配線を追加する変更を施すことを特徴とするものである。ここで、「ダミー配線」とは、配線として機能しない（即ち、信号の送受信、電源供給、接地等を目的としない）配線のことであり、形だけの配線のことである。
発明６の半導体装置の設計方法によれば、例えば、実際に信号が流される配線をわざわざ延長したり短縮したりする必要がないので、信号遅延等の不具合を発生させないようにすることができる。

〔発明７〕 発明７の半導体装置の設計プログラムは、分割抵抗に係る複数の抵抗素子のレイアウト情報と、当該抵抗素子よりも断面視で上側の層に配置される配線のレイアウト情報とに基づいて、各々の前記抵抗素子と前記配線との平面視での重なり具合をそれぞれ把握するステップと、把握された前記重なり具合が前記抵抗素子間で許容される範囲で一致しているか否かを判定するステップと、把握された前記重なり具合が前記抵抗素子間で一致していないと判定された場合には、当該重なり具合が前記許容される範囲で一致するように前記抵抗素子のレイアウトまたは前記配線のレイアウトの少なくとも一方を変更するステップと、をコンピュータに実行させることを特徴とするものである。
このような構成であれば、分割抵抗に係る複数の抵抗素子の抵抗比が配線との位置関係によって意図せず変動してしまうことを防ぐことができるので、半導体装置の電気的特性の安定化に寄与することができる。
〔発明８〕 発明８の半導体装置は、半導体基板と、前記半導体基板上に形成された抵抗素子と、前記半導体基板上に形成されて前記抵抗素子を覆う層間絶縁膜と、前記層間絶縁膜上に形成された配線と、を備え、前記抵抗素子と前記配線とが平面視で重なり合わないことを特徴とするものである。
〔発明９、１０〕 発明９の半導体装置は、半導体基板と、前記半導体基板上に形成された、分割抵抗に係る複数の抵抗素子と、前記半導体基板上に形成されて前記複数の抵抗素子を覆う層間絶縁膜と、前記層間絶縁膜上に形成された配線と、を備え、各々の前記抵抗素子と前記配線との平面視での重なり具合が前記抵抗素子間で許容される範囲で一致していることを特徴とするものである。
発明１０の半導体装置は、発明９の半導体装置において、前記配線の一部として、前記抵抗素子と平面視で重なり合うダミー配線を前記層間絶縁膜上に備えることを特徴とするものである。

以下、本発明の実施の形態に係る半導体装置の設計方法および半導体装置の設計プログラムについて、図面を参照しながら説明する。
（１）第１実施形態
図１は、本発明の第１実施形態に係る半導体装置のレイアウト設計方法（設計プログラム）を示すフローチャートである。この第１実施形態では、図１のステップＳ１〜Ｓ５をコンピュータが自動的に実行する。即ち、ステップＳ１では、Ｐ＆Ｒ（ｐｌａｃｅ ａｎｄ ｒｏｕｔｅ：配置配線）ツールを用いてセルの配置、配線の配置（即ち、レイアウトの設計）を自動的に行う。Ｐ＆Ｒツールは、ライブラリに登録されているセル（例えば、ＮＡＮＤ回路、ＮＯＲ回路、フリップフロップ等で構成されているセル）の情報、及び、これらセル間の接続情報を表すネットリストに基づいて、セルの配置位置及びそれらセル間の配線位置等を決定する。

次に、ステップＳ２では、ステップＳ１で決定された半導体装置のレイアウト情報の中から、抵抗素子のレイアウト情報を抽出する。また、図１のステップＳ３では、ステップＳ１で決定された半導体装置のレイアウト情報の中から、上層配線のレイアウト情報を抽出する。ここで、上層配線とは、ステップＳ２でレイアウト情報の抽出対象となった抵抗素子よりも断面視で上側の層に配置される配線のことである。

次に、ステップＳ４では、抵抗素子と上層配線との位置関係を把握する。そして、平面視で抵抗素子の真上に上層配線が配置されているか否か（即ち、抵抗素子の真上を上層配線が通っているか否か）を判定する。ここでは、抵抗素子と上層配線とが平面視で少しでも重なり合っている場合はステップＳ５へ進む。また、抵抗素子と上層配線とが平面視で完全に離れている場合（即ち、重なり合っている部分が少しも存在していない場合）は、図１のフローチャートを終了する。ステップＳ５では、例えば、コンピュータがモニタ画面にエラーを表示して、半導体装置のレイアウトに異常があることを半導体装置の設計者等に知らせる。

半導体装置の設計者はこの異常通知を受けて、抵抗素子のレイアウトと上層配線のレイアウトとを例えば目視で直接確認する。そして、抵抗素子と上層配線との平面視での重なり合いが解消されるように（即ち、抵抗素子の真上を上層配線が通らなくなるように）、抵抗素子のレイアウトまたは上層配線のレイアウトの少なくとも一方を変更する。また、変更後のレイアウトを、ライブラリに登録されている半導体装置のレイアウト情報に書き加える。

例えば、図４（Ａ）に示すように、高抵抗ポリシリコンからなる抵抗領域１Ａと、低抵抗ポリシリコンからなるコンタクト領域１Ｂとで構成される抵抗素子１の真上を、アルミニウム（Ａｌ）等からなる上層配線３が通っている場合、設計者は、図１（Ｂ）に示すように上層配線３の引き回しを変更したり、図１（Ｃ）の矢印に示すように抵抗素子１の配置位置を上層配線３下からずらしたりして、抵抗素子１と上層配線３とが平面視で交差しないように設計を変更する。

このように、本発明の第１実施形態によれば、抵抗素子の抵抗値が上層配線との位置関係によって意図せず上昇してしまうことを防ぐことができるので、抵抗素子の抵抗値のばらつきを低減することができ、半導体装置の電気的特性の安定化に寄与することができる。例えば、抵抗素子の抵抗値が設計的に重要な場合（即ち、設計的に抵抗値を絶対値として使用する場合）には、図４（Ｂ）および（Ｃ）に示したように、上層配線３の真下には抵抗素子１を配置しないので、抵抗素子１の抵抗値上昇を防止することができる。これにより、例えば所望のアナログ特性等を得ることができる。

なお、この第１実施形態では、図１のステップＳ４で、抵抗素子の真上に上層配線が配置されているか否かを厳密に判定する場合について説明した。抵抗素子と上層配線とが平面視で少しでも重なり合っている場合は、設計に異常ありと判定して図１のステップＳ４からステップＳ５（即ち、エラー表示）へ進む。
しかしながら、抵抗素子の抵抗値特性に余裕があり、かりに抵抗値が多少上昇したとしても半導体装置の電気的特性にはあまり影響がないことが見込まれる場合には、ステップＳ４の判定基準を多少緩めても構わない。即ち、ステップＳ４の判定基準として、抵抗素子と上層配線との重なり具合について許容される範囲を予め設定してコンピュータに入力しておき、ステップＳ４では、抵抗素子と上層配線とが平面視で許容される範囲を超えて重なり合っているか否かをコンピュータが判定するようにしても良い。

ここで「許容される範囲」は、例えば「抵抗素子の面積」に対する「抵抗素子と上層配線とが重なり合っている面積」の比で表され、その比はシミュレーションや、経験等に基づいて設定する。具体的には、抵抗素子の面積の５％以上（あくまで、一例）が上層配線と重なり合っているような場合には、設計に異常ありと判定してステップＳ５へ進む、というような感じである。このような構成であれば、半導体装置の電気的特性を損なうことなく、ステップＳ５への移行頻度を少なくすることができるので、半導体装置の設計作業の効率性をよりいっそう高めることが可能となる。

（２）第２実施形態
上記第１実施形態では、図１のステップＳ５でコンピュータがモニタ画面にエラーを表示した後、設計者が抵抗素子のレイアウトと上層配線のレイアウトとを直接確認し、抵抗素子と上層配線との平面視での重なり合いが解消されるように、抵抗素子のレイアウトまたは上層配線のレイアウトの少なくとも一方を変更する場合について説明した。しかしながら、このようなレイアウト変更は、設計者自ら行うのではなく、コンピュータが自動的に行うようにしても良い。第２実施形態では、このような例について説明する。

図２は、本発明の第２実施形態に係る半導体装置のレイアウト設計方法（設計プログラム）を示すフローチャートである。この第２実施形態では、図１のステップＡ１〜Ａ７をコンピュータが自動的に実行する。なお、ステップＡ１〜Ａ４は、図１のステップＳ１〜Ｓ４とそれぞれ同一内容の処理である。
即ち、図２のステップＡ１では、Ｐ＆Ｒツールを用いてレイアウトの設計を自動的に行う。次に、ステップＡ２では、ステップＡ１で決定された半導体装置のレイアウト情報の中から、抵抗素子のレイアウト情報を抽出する。続いて、ステップＡ３では、半導体装置のレイアウト情報の中から、上層配線のレイアウト情報を抽出する。ここで、上層配線とは、ステップＡ２でレイアウト情報の抽出対象となった抵抗素子よりも上側の層に配置される配線のことである。

ステップＡ４では、抵抗素子と上層配線との位置関係を把握し、平面視で抵抗素子の真上に上層配線が配置されているか否かを判定する。ここでは、抵抗素子と上層配線とが平面視で少しでも重なり合っている場合はステップＡ５へ進む。また、抵抗素子と上層配線とが平面視で完全に離れている場合は、図２のフローチャートを終了する。
図２のステップＡ５では、抵抗素子のレイアウトまたは上層配線のレイアウトの少なくとも一方を変更することによって、抵抗素子と上層配線とを平面視で完全に離すことができるか否か（即ち、修正できるか否か）を判定する。修正が可能な場合はステップＡ６へ進む。また、修正が不可能な場合はステップＡ７へ進む。

ステップＡ６では、抵抗素子と上層配線との平面視での重なり合いが解消されるように（即ち、抵抗素子の真上を上層配線が通らなくなるように）、抵抗素子のレイアウトまたは上層配線のレイアウトの少なくとも一方を自動で変更する。そして、変更後のレイアウトを、ライブラリに登録されている半導体装置のレイアウト情報に自動で書き加える。一方、ステップＡ７では、例えば、コンピュータがモニタ画面にエラーを表示し、レイアウトに（自動修正が不可能な）異常があることを半導体装置の設計者等に知らせる。
このように、本発明の第２実施形態によれば、抵抗素子のレイアウトまたは上層配線のレイアウトの変更がコンピュータによって自動的に行われるので、半導体装置の設計に費やす時間や労力を抑制することが可能である。

（３）第３実施形態
抵抗素子の抵抗値が設計的に重要な場合（即ち、設計的に抵抗値を絶対値として使用する場合）には、第１、第２実施形態で説明したように、抵抗素子と上層配線とが平面視で重ならないようにすることで、抵抗素子の意図しない抵抗値上昇を防止することができる。しかしながら、複数の抵抗素子を分割抵抗として使用する場合には、これら抵抗素子の各抵抗値よりも、抵抗素子間の抵抗比の方がより重要である。

即ち、図５（Ａ）に示すように、分割抵抗１０に係る複数の抵抗素子があって、第１の抵抗素子１１の真上だけに上層配線１３が配置されている場合には、図５（Ｂ）に示すように第１の抵抗素子１１の真上から上層配線１３を取り除くように配線のレイアウトを変更することで、抵抗素子１１、１２間の抵抗比を１：１に揃えることが可能である。なお、抵抗素子１１、１２は、例えば、平面視での形状および大きさと、厚さと、材質とが全て同一であり、同一の抵抗値を持つように設計されているものとする。

或いは、図５（Ｃ）に示すように、分割抵抗１０に係る第２の抵抗素子１２の真上にも配線１４を配置することで、抵抗素子１１、１２間の抵抗比を１：１に揃えることが可能である。即ち、図５（Ｃ）に示すように、抵抗素子１１の真上に配置されている上層配線１３と同一形状かつ同一面積の配線１４を、抵抗素子１１の真上に配置されている上層配線１３と同じ本数だけ抵抗素子１２の真上に配置する。抵抗素子１２の真上に配置する配線１４は、上層配線１３の引き回しでも良いし、ダミー配線でも良い。第３実施形態では、このような例について説明する。

図３は、本発明の第３実施形態に係る半導体装置のレイアウト設計方法（設計プログラム）を示すフローチャートである。この第３実施形態では、図３のステップＢ１〜Ｂ７をコンピュータが自動的に実行する。
即ち、図３のステップＢ１では、Ｐ＆Ｒツールを用いてレイアウトの設計を自動的に行う。次に、図３のステップＢ２では、ステップＢ１で決定された半導体装置のレイアウト情報の中から、分割抵抗に係る複数の抵抗素子のレイアウト情報を抽出する。続いて、ステップＢ３では、ステップＢ１で決定された半導体装置のレイアウト情報の中から、上層配線のレイアウト情報を抽出する。ここで、上層配線とは、ステップＢ２でレイアウト情報の抽出対象となった分割抵抗よりも上側の層に配置される配線のことである。

ステップＢ４では、例えば、分割抵抗に係る複数の抵抗素子のレイアウト情報と上層配線のレイアウト情報とに基づいて、各抵抗素子と上層配線との位置関係をそれぞれ把握し、抵抗素子間において上層配線との重なり具合が許容される範囲で一致しているか否かを判定する。
ここで「許容される範囲」は例えば面積比で表され、その値はシミュレーションや、経験等に基づいて設定する。具体的には、第１の抵抗素子と上層配線とが重なり合っている領域の面積を第１面積とし、第２の抵抗素子と上層配線とが重なり合っている領域の面積を第２面積としたとき、第１面積と第２面積との差が第１面積の５％以上（あくまで、一例）である場合には、設計に異常ありと判定してステップＢ５へ進む、という感じである。

ステップＢ４で、抵抗素子と上層配線との重なり具合が抵抗素子間で一致していると判定された場合は、図３のフローチャートを終了する。また、上記重なり具合が抵抗素子間で一致していないと判定された場合は、図３のステップＢ５へ進む。
ステップＢ５では、分割抵抗に係る抵抗素子のレイアウトまたは上層配線のレイアウトの少なくとも一方を変更することによって、抵抗素子と上層配線との重なり具合を抵抗素子間で一致させることができるか否か（即ち、修正できるか否か）を判定する。修正が可能な場合はステップＢ６へ進む。また、修正が不可能な場合はステップＢ７へ進む。

ステップＢ６では、抵抗素子間で上層配線との重なり具合が許容される範囲で一致するよう、抵抗素子のレイアウトまたは上層配線のレイアウトの少なくとも一方を自動で変更する。ここで、上層配線のレイアウトを変更する場合は、図５（Ｂ）に示したように第１の抵抗素子１１の真上から上層配線１３を取り除くようにそのレイアウトを変更したり、または、図５（Ｃ）に示したように第２の抵抗素子１２の真上に上層配線１４を配置したりする。

上述したように、抵抗素子１２の真上に上層配線１４を配置する場合には、抵抗素子１１の真上を通る上層配線１３を抵抗素子１２の真上まで延ばして上層配線１４として使用しても良いし、ダミー配線を上層配線１４として使用しても良い。そして、変更後のレイアウトを、ライブラリに登録されている半導体装置のレイアウト情報に自動で書き加える。一方、ステップＢ７では、例えば、コンピュータがモニタ画面にエラーを表示することによって、レイアウトに（自動修正が不可能な）異常があることを半導体装置の設計者等に知らせる。

このように、本発明の第３実施形態によれば、分割抵抗に係る複数の抵抗素子の抵抗比が配線との位置関係によって意図せず変動してしまうことを防ぐことができるので、半導体装置の電気的特性の安定化に寄与することができる。抵抗素子間の抵抗差を無くすことができるので、例えば所望のアナログ特性を得ることができる。

第１実施形態に係る半導体装置のレイアウト設計方法を示す図。 第２実施形態に係る半導体装置のレイアウト設計方法を示す図。 第３実施形態に係る半導体装置のレイアウト設計方法を示す図。 抵抗素子１と上層配線３との平面視での位置関係を示す図。 抵抗素子１１、１２と上層配線１３、１４との平面視での位置関係を示す図。 抵抗素子６１、６２の製造方法を示す図。 本発明者が発見した問題点を説明する図。

符号の説明

１ 抵抗素子、１Ａ 抵抗領域、１Ｂ コンタクト領域、３、１３、１４ 上層配線、１０ 分割抵抗、１１、１２ （分割抵抗に係る）抵抗素子

Claims (7)

1. 抵抗素子のレイアウト情報と、当該抵抗素子よりも断面視で上側の層に配置される各上層配線のレイアウト情報とに基づいて、前記抵抗素子と前記上層配線それぞれとが平面視で許容される範囲を超えて重なり合っているか否かを判定するステップと、
   前記抵抗素子と前記上層配線それぞれとが前記許容される範囲を超えて重なり合っていると判定された場合には、前記抵抗素子と前記上層配線それぞれとの重なり具合が少なくとも前記許容される範囲内に収まるように、前記抵抗素子のレイアウトまたは前記上層配線のレイアウトの少なくとも一方を変更するステップと、を含むことを特徴とする半導体装置の設計方法。
2. 抵抗素子のレイアウト情報と、当該抵抗素子よりも断面視で上側の層に配置される各上層配線のレイアウト情報とに基づいて、前記抵抗素子と前記上層配線それぞれとが平面視で許容される範囲を超えて重なり合っているか否かを判定するステップと、
   前記抵抗素子と前記上層配線それぞれとが前記許容される範囲を超えて重なり合っていると判定された場合にはエラーを表示するステップと、をコンピュータに実行させることを特徴とする半導体装置の設計プログラム。
3. 抵抗素子のレイアウト情報と、当該抵抗素子よりも断面視で上側の層に配置される各上層配線のレイアウト情報とに基づいて、前記抵抗素子と前記上層配線それぞれとが平面視で許容される範囲を超えて重なり合っているか否かを判定するステップと、
   前記抵抗素子と前記上層配線それぞれとが前記許容される範囲を超えて重なり合っていると判定された場合には、前記抵抗素子と前記上層配線それぞれとの重なり具合が少なくとも前記許容される範囲内に収まるように、前記抵抗素子のレイアウトまたは前記上層配線のレイアウトの少なくとも一方を変更するステップと、をコンピュータに実行させることを特徴とする半導体装置の設計プログラム。
4. 分割抵抗に係る複数の抵抗素子のレイアウト情報と、当該抵抗素子よりも断面視で上側の層に配置される各上層配線のレイアウト情報とに基づいて、各々の前記抵抗素子と前記上層配線それぞれとの平面視での重なり具合をそれぞれ把握するステップと、
   把握された前記重なり具合が前記抵抗素子間で許容される範囲で一致しているか否かを判定するステップと、
   把握された前記重なり具合が前記抵抗素子間で一致していないと判定された場合には、当該重なり具合が前記許容される範囲で一致するように前記抵抗素子のレイアウトまたは前記上層配線のレイアウトの少なくとも一方を変更するステップと、を含むことを特徴とする半導体装置の設計方法。
5. 前記抵抗素子のレイアウトまたは前記上層配線それぞれのレイアウトの少なくとも一方を変更するステップでは、
   前記上層配線のレイアウトにダミー配線を追加する変更を施すことを特徴とする請求項４に記載の半導体装置の設計方法。
6. 前記複数の抵抗素子の平面視での形状及び大きさと、厚さと、材質は、当該複数の抵抗素子間で全て同一であることを特徴とする請求項４又は請求項５に記載の半導体装置の設計方法。
7. 分割抵抗に係る複数の抵抗素子のレイアウト情報と、当該抵抗素子よりも断面視で上側の層に配置される各上層配線のレイアウト情報とに基づいて、各々の前記抵抗素子と前記上層配線それぞれとの平面視での重なり具合をそれぞれ把握するステップと、
   把握された前記重なり具合が前記抵抗素子間で許容される範囲で一致しているか否かを判定するステップと、
   把握された前記重なり具合が前記抵抗素子間で一致していないと判定された場合には、当該重なり具合が前記許容される範囲で一致するように前記抵抗素子のレイアウトまたは
   前記上層配線のレイアウトの少なくとも一方を変更するステップと、をコンピュータに実行させることを特徴とする半導体装置の設計プログラム。

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