JP2808594B2

JP2808594B2 - 信号遅延回路

Info

Publication number: JP2808594B2
Application number: JP63012928A
Authority: JP
Inventors: 城二勝連
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-01-22
Filing date: 1988-01-22
Publication date: 1998-10-08
Anticipated expiration: 2013-10-08
Also published as: JPH01189222A

Description

【発明の詳細な説明】産業上の利用分野本発明は、半導体集積回路装置における信号遅延回路
に関するものである。

従来の技術第３図は、ある入力波形の正転の信号遅延回路をイン
バータ回路により構成したもので、第３図（ａ）には遅
延時間Δｔで正転の遅延信号ａ′₀を得ることを目的に
初期設計された遅延回路を示したものである。

入力波形a₀の遅延信号ａ′₀に対する遅延時間Δｔの
初期設計値は、実際に、デバイスとして製造された後に
その遅延時間を測定するとΔｔ′となり初期設計におけ
る目標とする設定値Δｔとしばしば異なる場合が生じ
る。

この初期設計の段階での値とデバイス製造後の実測値
と異なる原因は、多くの理由が考えられるが主な原因の
１つは設計時のシミュレーションによる遅延時間の見積
りの精度の問題がある。もう１つは、プロセスパラメー
タの実デバイス製造時におけるバラツキ又はシフトであ
る。前者の場合は、通常十分なパラメータfittingを行
なって精度を上げることにより本来問題は発生しない
が、もしこれが生じた場合設計変更を必要とし、すでに
作成したマスクに対してインバータ回路の追加又は削除
のためマスクの修正を必要とし、ほぼ全レイヤのマスク
修正を生じる。

通常、マスクは、0.5μｍプロセス程度で製造工程で
生成・加工される層（レイヤ）に応じて15枚前後必要と
する。インバータ回路の追加又は削除のためには、この
ほとんど全てのマスクの修正を必要とする。なお配線間
のコンタクト製造工程においては、コンタクト用マスク
を用いて接続用開口を配線用導体間を分離する絶縁層上
のフォトレジストに露光し現像し、次に前記フォトレジ
ストをマスクとして前記絶縁層の接続用開口部にエッチ
ングにより貫通孔を生成した後、金属導体を前記貫通孔
に埋め込むことにより接続用コンタクトを生成してい
る。

一方、実デバイス製造時におけるプロセスパラメータ
のバラツキによる変動又は変更が生じた場合にも前述の
初期設計値からのズレを生じるということがしばしば問
題となる。これは初期設計の段階で十分な精度を上げて
回路シミュレーションを行なっていた状態であっても避
けることができない問題であり何らかの対策をほどこす
必要がある。この場合についても、回路修正のためすで
に作成されているマスクの修正を行なうことがしばしば
生じる。このような事態が生じた場合、従来より第３図
（ｂ）に示すように、実デバイスの遅延時間が大きい場
合インバータ回路の段数を減らすことにより遅延時間の
縮少を行なう必要があり、一方実デバイスが初期設計の
遅延値よりも小さい場合第３図（ｃ）に示すようにイン
バータ回路の段数を追加し遅延時間の拡大を図るという
回路の修正を行ない設計値に対して最適化を行なう。こ
れらの回路修正に伴ないマスク修正を必要としほぼ全レ
イヤにわたって修正を必要とする。

以上述べたように、種々の理由により回路の遅延値の
初期設計の値に対して実デバイスの値がズレている場合
回路修正を必要とし、このため従来のレイアウト構造で
はインバータ回路の追加や削除の修正が起こる。したが
ってマスク修正は、Trレベルの変更を伴なうためほぼ全
レイヤにわたって修正が必要となる。

発明が解決しようとする課題半導体集積回路における従来のレイアウト構造を持つ
信号遅延回路において回路変更が生じた場合トランジス
タ等の追加又は削除を伴なうことによりすでに作成した
マスクに対してほぼ全レイヤに近い数の修正を必要とす
るためマスクの修正に伴なうコストが、数段のインバー
タ回路の変更にもかかわらず当初かかったマスクのコス
トと同程度かかるという大きな問題がある。また、マス
クの修正のレイヤ数が多数となるため、全レイヤのマス
ク作成の処理時間と同程度の時間がかかるため設計効率
から考えても非常に大きな問題である。

本発明は、上記従来の問題点を解決するものでインバ
ータ回路の段数の変更に伴なう修正を必要とするマスク
数の大幅な削減を実現することによる大幅なコスト削減
及び処理時間の大幅な短縮による設計の効率化を実現す
るレイアウト構造を持つ信号遅延回路を提供するもので
ある。

課題を解決するための手段本発明は、半導体集積回路装置の信号遅延回路におい
て初期設計の遅延時間を得るために設計変更を行なう場
合インバータ回路の段数の追加又は削除によりマスクの
ほぼ全レベルにわたる修正を行なうことなく、あらかじ
め設計の精度のバラツキ及びプロセスパラメータ等のバ
ラツキを考慮しインバータ回路の段数をレイアウト上に
すでに用意しておきインバータ回路の複数の出力線と出
力信号線とが交差し、交差部で出力線と出力信号線が接
続用コンタクトにより電気的導通が可能なようなレイア
ウト構造にしておくことで、コンタクト用マスクの修正
により所望の遅延時間が得られるようにし、マスク修正
に伴なう修正すべきマスクレイヤ数を最も少ない場合わ
ずか１レイヤのみで実現可能にするものである。

作用本発明は、上記で示した手段により従来から所望の遅
延時間を得るためにインバータ回路の追加又は削除によ
りほぼ全レイヤにわたりマスク修正を行なう方法を必要
とせず、初期設計を行なった所望の遅延時間を有する出
力信号が得られるインバータ回路の出力に対して接続の
ためのコンタクトを設けるというコンタクト用マスクの
修正によってわずか１レイヤのみの修正により実現する
ことができる。

実施例第１図は、本発明第１の実施例を示す等価回路を示
す。第１図は、信号遅延回路の初期設計と修正後の回路
図である。入力信号４と同じ位相の正転信号で遅延時間
Δｔの出力信号を得ることを目的とした信号遅延回路
で、第１図に示すように、直列接続された複数個のイン
バータ回路３、各インバータ回路からの出力線と交差す
る出力信号線より構成されたもので初期設計における出
力信号５を得る配線上の接続用開口１の位置が、電気的
接続点となる。一方、実デバイスにおいてこの出力信号
５の入力信号４に対する遅延量を測定したところ設計値
よりも大きな値となり設計変更の必要があることが判明
した。そこで、設計上遅延時間Δｔを得るための接続用
開口の最適化して修正を行なった位置は、第１図の２に
示す接続用開口となり、所望の修正がコンタクト用マス
クの修正により実現できた。本発明によって、あらかじ
め遅延量の変更及び期待する位相の波形を得るために単
に信号配線の接続用開口の位置を変更することにより実
現できるレイアウト構造を持たせることにより上述の設
計変更を可能とすることができる。つまり、設計変更に
よるチップ製造用マスクの修正は、この接続用開口に関
するマスク、つまりコンタクト工程マスクの１枚のみで
実現できることを意味する。

第１図に示した複数個接続されたインバータ回路３
は、論理的にインバータ回路として機能する別の論理回
路により実現されたものでもよいことは言うまでもな
い。また接続用開口とはデバイスを製造するためのマス
クにおいてはコンタクト窓を意味する。デバイスにおい
てはこの開口部の位置で絶縁層で分離された上下２層の
配線間の導通を実現するものである一方、論理又は回路
上で意味するところの電気的な接続点に相当するもので
ある。

第２図には本発明第２の実施例を示す。これは、二層
AL（アルミニウム）一層PS（ポリシリコン）プロセスを
用いた場合の信号遅延回路をインバータ回路により構成
されたものである。21は二層目AL（AA）,22は一層目AL
（AL）,24は拡散層（OD）,25は一層目コンタクト（C
W）,26・27は二層目コンタクト（CX）である。この第２
の実施例は、第１の実施例に準じた論理構成で具体的な
レイアウト構造を示したものである。各インバータの一
層目AL22が出力線となり、出力信号線である二層目AL21
と交差している。図中の26の位置は前記交差部のひとつ
であり、出力信号線へインバータの出力を接続する開口
１に対応した初期設計における開口の位置を示したもの
である。しかし、第１の実施例において説明したように
実デバイス製造後の遅延時間が大きくなったため設計変
更を行なったところの最適な遅延時間が得られる開口の
位置が他の交差部の27の開口１′であることがわかっ
た。したがって、遅延時間の変更のためのマスク修正が
上記で示したように単にコンタクト用マスク（CX）にお
いて初期設計で決定された開口１を消失させ、新たに開
口１′を作成することにより実現できることがわかる。
つまり、複数段のインバータの信号の出力部のレイアウ
ト構造を第２図に示すような構造にすることにより、電
気的接続点である接続用開口をこのように選択的に設置
することが可能になることがわかる。さらに、所望の遅
延量に変更し、デバイスの再製作をするためにかかる設
計期間と修正マスク枚数の大幅削減を可能とするレイア
ウト構造を有することがわかる。

この第２の実施例においては、二層AL・一層PSのプロ
セス技術の例を示したが、一層AL・一層PS,一層AL・二
層PS,ポリサイド，シリサイドを用いたプロセス技術，
三次元のプロセス技術など他のいかなるプロセス技術を
持いた場合であっても特に限定するものではない。ま
た、複数のインバータ回路で構成された信号遅延回路に
おける各インバータ回路は、必ずしも同一の回路、同一
のトランジスタ等を用いたものである必要はない。

発明の効果以上述べたように、本発明は直列接続された複数個の
インバータ回路の複数の出力線と前記出力線と交差する
出力信号線を設けて交差部でインバータの出力線と出力
信号線間の電気的導通をとる接続用コンタクトを設ける
ことを可能にすることにより、半導体集積回路装置の遅
延回路の遅延時間が動作上不適当と判明した場合、前記
接続用コンタクトを交差部に選択的に設置し、コンタク
ト用マスクの修正だけで所望の遅延時間を得られるよう
にし、デバイスの信号遅延回路の遅延時間の変更をデバ
イスの再作製において製作期間とマスク作製費を大幅に
削減できるレイアウト構造を持つ遅延回路を提供するも
のである。つまり、本発明によれば信号遅延回路におけ
る遅延量の変更を行なう場合トランジスタ等の追加又は
削除にともなうマスクの大幅な変更、多数のマスク修正
を行なう必要がなく最も少ない場合わずか一枚のコンタ
クト用マスクの修正のみでよい。したがって第１に、マ
スク変更に伴なう作業工数の大幅な低減を可能とし、設
計変更の非常な効率化・時間の短縮化を実現できる。第
２に、設計変更に伴なうマスク修正の数量が少なくてよ
いため、設計のコストの大幅な削減を実現できる。第３
に、プロセスパラメータの変更の発生又は設計における
シミュレーション精度の改善等の設計変更の必要性が生
じた場合に効率的かつ柔軟に対応可能である。

【図面の簡単な説明】

第１図は本発明第１の実施例を説明する信号遅延回路の
初期設計及び修正後の接続用開口を含む回路図、第２図
は本発明第２の実施例を説明する信号遅延回路のレイア
ウト図、第３図は従来例の信号遅延回路の回路図であ
る。 1,2……接続用開口、３……インバータ回路、４……入
力信号、５……出力信号。

Claims

(57)【特許請求の範囲】

【請求項１】直列接続された複数個のインバータ回路よ
り構成される信号遅延回路を有する半導体集積回路装置
において、前記複数個のインバータ回路は複数個の出力
線を備え、前記複数個の出力線に交差するように出力信
号線が配設され、前記出力信号線と前記複数個の出力線
との複数個の交差部分の内の選択された交差部分で前記
出力信号線と前記複数個の出力線の内の選択された出力
線との電気的導通をとる接続用コンタクトを備えたこと
を特徴とする信号遅延回路。