JP3288802B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、たとえばトランジス
タ素子を使った論理回路などの半導体集積回路装置に関
するもので、特に大規模な全面素子型ゲートアレイに適
用されるものである。

【０００２】

【従来の技術】近年、商品開発においては少量多品種の
傾向が強く、短いライフサイクルで新しい商品が次々に
生み出されている。この影響は、そのまま半導体業界に
も及んでいる。

【０００３】この業界において、新たな集積回路を短期
間で開発できる点で注目されているのが、ゲートアレイ
を初めとするＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐ
ｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉ
ｔ）である。

【０００４】ＡＳＩＣに寄せられる期待は、開発期間の
短さだけでなく、トランジスタの集積度や論理回路のス
ピード、回路設計のしやすさなどにもあり、様々な種類
のデバイスが登場している。

【０００５】開発のしやすさという点では、顧客が独自
にもつライタにより自由に論理プログラミングが可能な
ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅ
ｖｉｃｅ），ＰＡＬ（Ｐｒｏｇｒａｍｍａｂｌｅ Ａｒ
ｒａｙ Ｌｏｇｉｃ），ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏ
ｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などにも
人気がある。

【０００６】これらは、開発した回路をメーカに委ねる
ことなく、直ぐに書き込みが行え、その場で動作テスト
が行える点で、早いターンアラウンドをもつ。一方、そ
れぞれに共通して要求されるのは、開発のスピードであ
る。

【０００７】ＡＳＩＣの代表としてゲートアレイが挙げ
られる。ゲートアレイの作成にあっては、回路が機能す
るまでのウェハ作成工程を２つに分け、前半をマスタウ
ェハ作成工程、後半をパーソナライズウェハ作成工程と
呼ぶ。

【０００８】マスタウェハ作成工程では、まず、表面に
均一な層を形成するために研磨されたシリコンウェハ上
に、フォトリソグラフィー技術を用いてガラスマスクの
パターンにしたがった形状をしたレジスト膜を形成す
る。

【０００９】次いで、イオン注入を行って熱拡散を施す
ことにより、シリコン基板上に電気的に特性の違う層を
作り込む。その後、同様な手順を繰り返し、ウェハ上に
半導体素子としてのトランジスタ素子を作成する。

【００１０】このとき、トランジスタ素子の大きさは回
路に依存せず、同じ大きさでアレイ状に配置される。こ
のトランジスタ素子の繰り返しの１つを、ベーシックセ
ルと呼ぶ。

【００１１】パーソナライズウェハ作成工程では、論理
回路図をもとに各素子間を接続するための端子および配
線位置を決定したガラスマスクを用い、ＣＶＤ（Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法な
どによりパターニングした後に、アルミニウムなどの低
い抵抗値をもつ材料を蒸着させる。

【００１２】そして、レジストを用いて不要な部分をエ
ッチングによって除去することにより、各素子間が電気
的に結ばれる。論理回路の形成に必要なウェハ作成工程
は、端子および配線の作成のみで行われる。

【００１３】ゲートアレイにおけるウェハ作成工程で
は、その配線の多さから互いに配線どうしが電気的に接
続をもたない状態で交差できる多層の配線技術が用いら
れている。

【００１４】パーソナライズウェハ作成工程で用いられ
るガラスマスクの枚数は、２層の配線構造をもつゲート
アレイの場合、トランジスタ素子と第１層配線層とを接
続するコンタクトホール用、第１層配線層用、第１層配
線層と第２層配線層とを接続するためのＶＩＡコンタク
トホール用、第２層配線層用の計４枚が必要である。

【００１５】以上のように、ゲートアレイの作成には、
非常に複雑で長いウェハ作成工程が必要となっている。
図８は、従来の２層配線構造をもつＣＭＯＳゲートアレ
イのベーシックセルの例を示すものである。

【００１６】この例では、Ｎ型トランジスタ２個とＰ型
トランジスタ２個で１つのベーシックセル１００が構成
されている。図において、１０１はＰ型トランジスタの
拡散層、１０２はＮ型トランジスタの拡散層で、シリコ
ン基板とは異なった特性をもつ半導体である。１０３は
両トランジスタのゲート電極で、ここに加えられる電圧
によりソース１０４とドレイン１０５間の電気抵抗が変
化される。

【００１７】論理回路における動作は、この電気抵抗の
変化を利用したもので、特にトランジスタのオン／オフ
動作をスイッチングと呼ぶ。図９は、論理動作を行わせ
るべく、図８に示したベーシックセル１００に端子と配
線とを取り付けた例を示すものである。

【００１８】この例では、Ｐ型トランジスタの１つとＮ
型トランジスタの１つを使用し、インバータ回路が実現
されている。図において、２０１は、入力電極として作
用する第１層目のメタル配線層で、２０２は、この入力
電極２０１とＰ型，Ｎ型トランジスタの両ゲート電極１
０３とを接続するためのコンタクトホールである。２０
３は、出力電極として作用する第１層目のメタル配線層
であり、２０４は、この出力電極２０３とＰ型，Ｎ型ト
ランジスタの両ドレイン１０５とを結ぶコンタクトホー
ルである。

【００１９】しかして、インバータ回路の出力電圧は、
ドレイン１０５を結ぶコンタクトホール２０４を経て、
上記出力電極２０３より出力される。なお、２０５は、
回路が動作するための電源ＶＤＤが与えられる第１層目
のメタル配線層（ＶＤＤ電極配線）、２０６は、電源Ｖ
ＳＳが与えられる第１層目のメタル配線層（ＶＳＳ電極
配線）であり、２０７は、それぞれの電源ＶＤＤ，ＶＳ
ＳをＰ型，Ｎ型トランジスタの両ソース１０４に加える
ためのコンタクトホールである。

【００２０】このように、トランジスタ素子間の接続を
基本的な論理をもつように、あらかじめ配線したパター
ンを、前記のベーシックセルに対してマクロセルと呼
ぶ。図９の場合には、外枠２０８により囲まれたメタル
配線層とコンタクトホールのパターン図形の集合が、マ
クロセルである。

【００２１】通常、論理回路はゲートを単位として設計
される。このときに使用される基本ゲートが、パーソナ
ライズウェハ作成工程で使用するマクロセルに対応す
る。マクロセルとマクロセルとを接続する配線は、コン
ピュータを使用した自動レイアウト処理によって行われ
る。これは、グリッドと呼ばれる一定の間隔をもった配
線が可能な経路を設定し、グリッド上のみを配線対象と
してパターンレイアウトを行うもので、ルータとして知
られている。

【００２２】しかしながら、上記した技術には、従来よ
り種々の問題点が指摘されている。すなわち、ゲートア
レイにおける配線は、各マクロセルの間を特定のアルゴ
リズムにより、グリッド上の配線の位置を決定すること
を繰り返すものであったため、たとえば互いに同じ配線
層において、違う信号レベルをもつ配線どうしの交差が
生じた場合には、配線層間を接続するＶＩＡコンタクト
ホールを発生させ、配線層の変更を行わなければならな
い。

【００２３】また、配線が混雑し、グリッドが不足する
場合には、混雑する部分の周辺の他の配線を含む複数の
配線について、改めて経路を変更して配線をやり直す操
作が必要であった。

【００２４】これらは、配線にかかる時間を急激に増大
させ、レイアウトの結果を悪化させる。また、配線のや
り直しは、配線パターンができあがるまでの、コンピュ
ータの実行時間の見積りを誤らせる。

【００２５】このような場合は、あらかじめ配線された
パターンに対して、不必要な部分を切断する方がむしろ
効率的であるといえる。さらに、２層配線構造をもつゲ
ートアレイの場合、配線数の多さから、配線に必要なグ
リッドを確保するため、マクロセルの配置を行わない配
線専用の領域が設けられる。これにより、使用できない
無効なトランジスタ素子が発生し、最大ユーティリティ
が大きく制限される。このようなゲートアレイを、チャ
ネルタイプのゲートアレイと呼ぶ。

【００２６】ゲートアレイでは、必要な基本論理ゲート
をマクロセルという形でパターン化しているが、マクロ
セルを使用したレイアウトにおいては、そのセルの配置
位置を決定するための処理が必要である。

【００２７】この処理は、マスタウェハ上に配置されて
いるベーシックセルの配置の方向や配置の順序に大きく
影響を受け、それが、マクロセルの配置の場所や方向に
制約を与える結果となる。

【００２８】また、マクロセルのパターンを設計するた
めの期間も必要である。以上のように、マクロセルの概
念は、その設計に必要な作業量を増加させるものである
ため、マクロセルの概念がない方が望ましいといえる。

【００２９】各マクロセルに供給される電源は、ベーシ
ックセルやマクロセルの配置方向に依存した配線パター
ンをもつ必要があり、電源配線のための特別な処理が必
要である。そして、電源配線により遮られた各配線層
は、その自由度を失うことになる。

【００３０】現在、２層配線構造をもつゲートアレイに
おいては、前記のように、４枚のガラスマスクが必要で
あるが、これは、その枚数分だけウェハ作成工程が長い
ことを示している。

【００３１】パーソナライズウェハの作成に必要なガラ
スマスクの枚数を減らし、ウェハ作成工程を短くするこ
とは可能であるが、単純に枚数を減らすと、各層の構成
やそのパターンレイアウトに多大な制限を与えることも
事実である。

【００３２】この、ガラスマスクの枚数を１枚に減らす
技術として、たとえば特開平１−１１７３４０号公報に
より「マスタースライス方式半導体集積回路装置及びそ
の製造方法」が提案されているが、これは、トランジス
タ素子間を接続するための無効な最上位配線層の領域が
増加し、効率が良くなく、前述したような問題点に対し
ては対処できない。

【００３３】また、最上位配線層と以下の配線層とを任
意に接続することもできない。通常、ＣＭＯＳゲートア
レイでは、Ｐ型，Ｎ型それぞれのトランジスタ素子をペ
アで配置し、ベーシックセルを構成している。これは、
Ｐ型とＮ型のトランジスタ素子数がペアでない回路の場
合に、空きトランジスタ素子を増加させる。また、複数
のトランジスタ素子を１つのベーシックセルとした場
合、無効トランジスタ素子が顕著に現れる。

【００３４】一方、自由な論理プログラミングが可能な
ものの代表として、ヒュージング技術を利用したＰＡＬ
が挙げられる。ＰＡＬは、あらかじめ決められた配列を
もつ論理回路がウェハ上に作成され、各論理回路間は配
線により接続される。この論理回路間の配線の一部に
は、ヒューズと呼ばれる一般の配線よりも電気的に弱い
部分が設けられる。

【００３５】しかる後に、専用の書き込み機を用いて回
路に電流が流され、不必要な部分のヒューズが切断され
て希望の回路のみが残されることにより、動作に必要な
論理回路が形成される。

【００３６】この他、希望の回路をチップ上に残す方法
としては、レーザカッティング技術やイオンミリング技
術などがある。しかし、ＰＡＬのヒュージング技術やレ
ーザカッティング技術などによる方法には、ヒューズの
再生が行えない、つまり切断した配線は二度と接続でき
ないという欠点がある。

【００３７】また、外部より書き込みのための電圧を印
加するため、特殊な回路が必要となる。さらに、多くの
段数の論理回路を実現できないため、用途が限られるな
どの問題があり、大規模なロジックには対応できない。

【００３８】また、ＦＰＧＡは、電気的に回路を書き込
みまたは消去できる点で優れているが、ゲートアレイな
どと比べると、その集積度やゲート利用効率の点で劣っ
ている。

【００３９】

【発明が解決しようとする課題】上記したように、従来
においては、非常に複雑で長いウェハ作成工程が必要で
あり、半導体集積回路装置を効率良く製造できないなど
の問題があった。そこで、この発明は、ウェハ作成工程
を簡素化でき、製造の効率が良い半導体集積回路装置を
提供することを目的としている。

【００４０】

【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体集積回路装置にあっては、シリ
コン基板上に形成された第１，第２の素子パターンと、
前記第１，第２の素子パターンとそれぞれ接続される第
１の配線片、および、少なくとも前記第１，第２の素子
パターンとは接続されない第２の配線片を有する第１層
配線層パターンと、前記第１層配線層パターンの第１の
配線片と前記第１，第２の素子パターンとを接続するコ
ンタクトホールと、任意の論理回路を構成する上で必要
不可欠な形状の配線パターンがあらかじめ配置された第
２層配線層パターンと、前記第２層配線層パターンと前
記第１層配線層パターンとを接続するＶＩＡコンタクト
ホールとを有して構成されるものであって、前記第１，
第２の素子パターンと前記コンタクトホールにより接続
された前記第１層配線層パターンと、この第１層配線層
パターンと前記ＶＩＡコンタクトホールにより接続され
る前記第２層配線層パターンとでマスタウェハを構成
し、前記第２層配線層パターンを選択的に決定される位
置で切断する切断部と、前記第２層配線層パターンの前
記第１層配線層パターンと重なる点で前記ＶＩＡコンタ
クトホールを形成する形成部と、一度は切断された前記
第２層配線層パターンの前記切断部を接続し直す復旧部
とから構成されている。

【００４１】

【作用】この発明は、上記した手段により、最上位の配
線層の切断と１つ下の配線層との接続を選択的に行うこ
とで論理回路を自由に形成できるようになるため、任意
な集積回路の実現が容易に可能となるものである。

【００４２】

【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１は、本発明にかかるゲートアレイ
の論理回路のパターンレイアウトを概略的に示すもので
ある。

【００４３】すなわち、このゲートアレイは、基本論理
ゲートの一つである２入力ＮＡＮＤ論理ゲートの、ＣＭ
ＯＳトランジスタを用いて構成されるものであり、たと
えばトランジスタ素子，コンタクトホール，第１層メタ
ル配線層，および最上位層としての第２層メタル配線層
の４つのパターンが、階層構造でウェハ状に作成された
２層メタル配線構造となっている。

【００４４】図において、１０は、第２層メタル配線層
を切断した切断部、１１は、第１層メタル配線層と第２
層メタル配線層とを接続するＶＩＡコンタクトホールの
形成部、１２は、トランジスタ素子と第１層メタル配線
層とを接続するコンタクトホールによる接続部であり、
１３は、入力信号Ａが供給される第２層メタル配線層上
の端子、１４は、入力信号Ｂが供給される第２層メタル
配線層上の端子、１５は、電源ＶＤＤが供給される第２
層メタル配線層上の端子、１６は、電源ＶＳＳが供給さ
れる第１層メタル配線層上の端子、１７は、論理出力Ｙ
が出力される第２層メタル配線層上の端子である。

【００４５】ここで、上記レイアウト上の、第２層メタ
ル配線層の切断部１０およびＶＩＡコンタクトホールの
形成部１１の位置は、特定のアルゴリズムによって決定
される。

【００４６】第２層メタル配線層の切断部１０は、マス
タウェハの状態において、すでに第２層メタル配線層が
形成されているため、選択的に決定される。ＶＩＡコン
タクトホールの形成部１１は、論理回路を形成するため
の最少数で構成できる経路が使用される。

【００４７】このように、本発明によれば、大規模な論
理回路においてはアレイ状に配置されたベーシックセル
の中から必要なトランジスタ素子を任意に選択、使用す
ることができるため、従来のマクロセルにあるような決
まった大きさや形状を必要としないことが理解できる。

【００４８】なお、上記したようなベーシックセルを用
いたパターンレイアウトの作成、第２層メタル配線層の
切断およびＶＩＡコンタクトホールの形成については、
後述する。

【００４９】図２は、上記したゲートアレイの論理回路
の構成を示すものである。すなわち、２入力ＮＡＮＤ論
理ゲートの入力信号Ａ，Ｂは、それぞれの端子１３，１
４より、Ｐ型トランジスタＴＰ１のゲート電極（Ｇ）お
よびＮ型トランジスタＴＮ１のゲート電極（Ｇ）、もし
くはＰ型トランジスタＴＰ２のゲート電極（Ｇ）および
Ｎ型トランジスタＴＮ２のゲート電極（Ｇ）に入力され
る。

【００５０】また、電源ＶＤＤは、端子１５からＰ型ト
ランジスタＴＰ１，ＴＰ２のソース（Ｓ）に供給され、
電源ＶＳＳは、端子１６からＮ型トランジスタＴＮ１の
ドレイン（Ｄ）に供給される。

【００５１】そして、各トランジスタＴＰ１，ＴＰ２，
ＴＮ１，ＴＮ２のスイッチングによって論理動作が行わ
れ、端子１７より論理出力Ｙが出力される。次に、ベー
シックセルを用いたマスタウェハの作成について説明す
る。

【００５２】図３は、２層メタル配線構造を用いた、本
発明にかかるゲートアレイを構成するためのベーシック
セルを各層ごとに示すものである。同図（ａ）は、最下
層のトランジスタ素子のパターンであり、Ｐ型トランジ
スタＴＰとＮ型トランジスタＴＮとによって構成されて
いる。

【００５３】Ｐ型トランジスタＴＰは、ゲート電極
（Ｇ）と、これを境に拡散領域をなすソース（Ｓ）およ
びドレイン（Ｄ）とからなっている。Ｎ型トランジスタ
ＴＮは、ゲート電極（Ｇ）と、これを境に拡散領域をな
すソース（Ｓ）およびドレイン（Ｄ）とからなってい
る。

【００５４】同図（ｂ）は、コンタクトホールによる接
続部１２のパターンであり、Ｐ型トランジスタＴＰのゲ
ート電極（Ｇ）と第１層メタル配線層とを接続するため
のホールＰｇ、Ｐ型トランジスタＴＰのソース（Ｓ）と
第１層メタル配線層とを接続するためのホールＰｓ、Ｐ
型トランジスタＴＰのドレイン（Ｄ）と第１層メタル配
線層とを接続するためのホールＰｄ、およびＮ型トラン
ジスタＴＮのゲート電極（Ｇ）と第１層メタル配線層と
を接続するためのホールＮｇ、Ｎ型トランジスタＴＮの
ソース（Ｓ）と第１層メタル配線層とを接続するための
ホールＮｓ、Ｎ型トランジスタＴＮのドレイン（Ｄ）と
第１層メタル配線層とを接続するためのホールＮｄによ
って構成されている。

【００５５】同図（ｃ）は、第１層メタル配線層のパタ
ーンであり、上記コンタクトホールによる接続部１２を
介して両トランジスタＴＰ，ＴＮとそれぞれ接続される
配線片ｙＨと、どことも接続されない配線片ｎＨとによ
って構成されている。

【００５６】同図（ｄ）は、第２層メタル配線層のパタ
ーンであり、論理回路の構成上、必要不可欠なメタル配
線ＭＨがあらかじめ配置された構成とされている。そし
て、これらの４つのパターンが階層的に順にウェハ状に
作成されることで、図４に示すような、２層メタル配線
構造を用いたマスタウェハのベーシックセルが構成され
る。

【００５７】なお、図１に示したような、大規模な論理
回路を構成する場合には、このようなベーシックセルが
アレイ状に配置される。次に、デバイスの作成工程、つ
まり第２層メタル配線層の切断およびＶＩＡコンタクト
ホールの形成について説明する。

【００５８】図５は、マスタウェハにおける基本的な配
線の例を示すものである。すなわち、マスタウェハが階
層構造を取ることにより、第１層メタル配線層の第１層
メタル配線２１と第２層メタル配線層の第２層メタル配
線２２とは互いに交わることなく、点２３において、上
下して交差されることになる。

【００５９】このように、両者は互いに異なる配線層を
用いているため、電気的な接続をもっていない。図６
は、マスタウェハ上での、第１層メタル配線２１と第２
層メタル配線２２との電気的接続、および第２層メタル
配線２２の切断の例を示すものである。

【００６０】マスタウェハ上においては、第１層メタル
配線層の第１層メタル配線２１と第２層メタル配線層の
第２層メタル配線２２とは、酸化膜２４によって絶縁さ
れている（同図（ａ））。

【００６１】この状態において、たとえば第１層メタル
配線２１の端子２１ａまたは端子２１ｂと、第２層メタ
ル配線２２の端子２２ａまたは端子２２ｂとを電気的に
接続しようとする場合、それぞれの配線２１，２２が交
差する点（形成点）２３で両者は接続される、つまりそ
の位置にＶＩＡコンタクトホールが形成される。

【００６２】同様に、たとえば第２層メタル配線２２の
端子２２ｂのみを切断しようとする場合には、第２層メ
タル配線２２上の、第１層メタル配線２１と交差する点
２３から断切しようとする端子２２ｂまでの間の点（切
断点）２５で切り離しが行われる。

【００６３】たとえば、第１層メタル配線２１の端子２
１ａ，２１ｂと第２層メタル配線２２の端子２２ａとを
電気的に接続し、かつ第２層メタル配線２２の端子２２
ｂを切断しようとする場合には、マスタウェハのパーソ
ナライズ化を行うために、第２層メタル配線２２の切断
を行う点２５と、両配線２１，２２間を接続するＶＩＡ
コンタクトホールを形成する点２３とにそれぞれ開口パ
ターンをもつ１枚目のガラスマスク３１が用意される
（同図（ｂ））。

【００６４】そして、選択的に決定された開口パターン
をもつガラスマスク３１を用いてウェハにエッチング処
理を施すことにより（正しくは、ウェハの上面に上記開
口パターンと同様のレジスト膜が形成され、そのレジス
トにしたがってエッチング処理が行われる）、第２層メ
タル配線２２とその下の酸化膜２４とに、第１層メタル
配線２１を露出させるような深さのホール４１，４２が
形成される。

【００６５】こうして、両配線２１，２２間を接続する
ＶＩＡコンタクトホールを形成する点２３と第２層メタ
ル配線２２の切断を行う点２５とにそれぞれホール４
１，４２が形成されることにより、ホール４２によって
第２層メタル配線２２の端子２２ａと端子２２ｂとが分
離される。

【００６６】なお、切断のみで構成できる回路の場合に
は、当該ウェハが、ウェハ作成工程の最終工程へと進め
られる。また、配線間の接続を行う場合には、ＶＩＡコ
ンタクトホールを形成する点２３の位置に開口パターン
をもつ２枚目のガラスマスク３２が用意される（同図
（ｃ））。

【００６７】そして、このマスク３２を用いてメタル蒸
着処理が行われる（正しくは、ウェハの上面に上記開口
パターンと同様のレジスト膜が形成され、そのレジスト
にしたがってメタル蒸着処理が行われる）。

【００６８】これにより、レジストによってコーティン
グされたホール４２の部分にはメタルが存在せず、レジ
ストによってコーティングされていないホール４１の部
分にのみメタルが蒸着されて、第１層メタル配線２１と
第２層メタル配線２２とが電気的に接続される。

【００６９】このようにして、第１層メタル配線層と第
２層メタル配線層とは、選択的に決定される、両配線層
の各配線２１，２２が上下に重なる位置にＶＩＡコンタ
クトホールを形成することで電気的に接続でき、また、
第２層メタル配線層は、選択的に決定される位置で配線
を切断することで電気的に分離でき、任意な回路を自由
に形成することが可能となっている。

【００７０】なお、両配線２１，２２を接続するＶＩＡ
コンタクトホールをあらかじめマスタウェハ上に形成し
ておくようにしても良い。たとえば、両配線２１，２２
間を接続する点２３にあらかじめＶＩＡコンタクトホー
ルを形成しておくことにより、第１層メタル配線２１の
端子２１ａ，２１ｂと第２層メタル配線２２の端子２２
ａ，２２ｂとをあらかじめ接続しておくことができるた
め、この場合、点２５の位置で第２層メタル配線２２を
切断するのみで同じ回路を形成することが可能となる。

【００７１】しかも、使用するガラスマスクの枚数は１
枚で済むため、経済的である。また、本発明によれば、
一度は切断した配線を接続し直すことができ、回路の変
更などが容易に可能となっている。

【００７２】図７は、保護膜形成前の、パーソナライズ
ウェハに対する回路変更の例を示すものである。たとえ
ば、図６（ｃ）に示した、第１層メタル配線２１の端子
２１ａ，２１ｂと第２層メタル配線２２の端子２２ａと
を接続し、第２層メタル配線２２の端子２２ｂのみを切
断した状態において、この第２層メタル配線２２の端子
２２ｂを接続する必要が生じた場合、配線２２の切断を
行った点２５の位置に開口パターンをもつガラスマスク
３３が用意される。

【００７３】そして、このマスク３３を用いて上記した
メタル蒸着処理が同様にして行われる、つまりウェハの
上面に上記開口パターンと同様のレジスト膜が形成さ
れ、そのレジストにしたがってメタル蒸着処理が行われ
る。

【００７４】これにより、レジストによってコーティン
グされていないホール４２の部分にのみメタルが蒸着さ
れて、一度は切断された第２層メタル配線２２が復旧さ
れ、すべての端子２１ａ，２１ｂ，２２ａ，２２ｂが電
気的に接続される。

【００７５】このようにして、本発明のマスタウェハに
対しては、何度でも任意の回路を書き込むことができ
る。上記したように、第２層メタル配線層の切断および
第１層メタル配線層との接続を選択的に行うことで論理
回路を自由に形成できるようにしている。

【００７６】すなわち、最上位の配線層までを論理をも
たない状態で作成することによってマスタウェハを構成
するとともに、マスタウェハ上で選択的に決定された切
断パターンをもつガラスマスクを用いて最上位のメタル
配線層の配線を切断し、さらに最上位のメタル配線層と
１つ下の配線層間の接続を必要に応じて選択的に行える
ようにしている。これにより、２層メタル配線構造を用
いたゲートアレイにおいては、１枚あるいは２枚のガラ
スマスクで任意な集積回路を容易に実現することが可能
となる。したがって、４枚のガラスマスクを用い、かつ
長いパーソナライズウェハの作成工程を必要としていた
従来に比して、大幅な開発期間の短縮が図れるととも
に、開発コストを削減できるものである。

【００７７】また、従来のゲートアレイでは、レイアウ
トの設計段階において、マクロセル上での配置，配線と
いった設計処理に長い時間を要していたのに対し、ＶＩ
Ａコンタクトホールの形成と配線を切断する位置を決定
するだけで開発が可能となるため、設計期間を大幅に短
縮できる。

【００７８】さらに、ＰＡＬなどに用いられるヒュージ
ングやレーザカッティングの技術では復旧できなかった
切断された配線の接続が可能となり、特殊な回路を必要
としたり、用途に制限を受けることなく、何度でも任意
の回路を書き込むことが可能となる。なお、この発明は
上記実施例に限定されるものではなく、発明の要旨を変
えない範囲において、種々変形実施可能なことは勿論で
ある。

【００７９】

【発明の効果】以上、詳述したようにこの発明によれ
ば、ウェハ作成工程を簡素化でき、製造の効率が良い半
導体集積回路装置を提供できる。

【図面の簡単な説明】

【図１】この発明の一実施例にかかる２層メタル配線構
造を用いたゲートアレイの、論理回路のパターンレイア
ウト例を示す図。

【図２】同じく、ゲートアレイの論理回路の構成例を示
す図。

【図３】同じく、ゲートアレイ用のベーシックセルの概
略を示す図。

【図４】同じく、ベーシックセルの構成例を示す図。

【図５】同じく、マスタウェハ上の基本的な配線の例を
示す図。

【図６】同じく、デバイスの作成工程にかかる動作を説
明するために示す断面図。

【図７】同じく、回路の変更にともなう配線の復旧にか
かる動作を説明するために示す断面図。

【図８】従来技術とその問題点を説明するために示すＣ
ＭＯＳゲートアレイのベーシックセルの構成図。

【図９】同じく、インバータ回路の実現例を示す構成
図。

【符号の説明】

１０…切断部、１１…形成部、１２…接続部、１３…入
力信号Ａの端子、１４…入力信号Ｂの端子、１５…電源
ＶＤＤの端子、１６…電源ＶＳＳの端子、１７…論理出
力Ｙの端子、２１…第１層メタル配線、２２…第２層メ
タル配線、２３…形成点、２４…酸化膜、２５…切断
点、３１，３２…ガラスマスク、４１，４２…ホール。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩崎 倫久 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (72)発明者 芥川 雅直 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (72)発明者 上野 浩 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (72)発明者 吉田 絵美子 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (56)参考文献 特開 平５−102322（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/118

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 シリコン基板上に形成された第１，第２
   の素子パターンと、前記第１，第２の素子パターンとそれぞれ接続される第
   １の配線片、および、少なくとも前記第１，第２の素子
   パターンとは接続されない第２の配線片を有する 第１層
   配線層パターンと、前記第１層配線層パターンの第１の配線片と前記第１，
   第２の素子パターン とを接続するコンタクトホールと、任意の論理回路を構成する上で必要不可欠な形状の配線
   パターンがあらかじめ配置された 第２層配線層パターン
   と、前記 第２層配線層パターンと前記第１層配線層パターン
   とを接続するＶＩＡコンタクトホールとを有して構成さ
   れる半導体集積回路装置であって、 前記第１，第２の素子パターンと前記コンタクトホール
   により接続された前記第１層配線層パターンと、この第
   １層配線層パターンと前記ＶＩＡコンタクトホールによ
   り接続される前記第２層配線層パターンとでマスタウェ
   ハを構成し、 前記第２層配線層パターンを選択的に決定される位置で
   切断する切断部と、 前記第２層配線層パターンの前記第１層配線層パターン
   と重なる点で前記ＶＩＡコンタクトホールを形成する形
   成部と、 一度は切断された前記第２層配線層パターンの前記切断
   部を接続し直す復旧部と を具備したことを特徴とする半
   導体集積回路装置。
2. 【請求項２】 前記第１，第２の素子パターンのいずれ
   か一方はＰ型トランジスタであり、前記第１，第２の素
   子パターンのいずれか他方はＮ型トランジスタであるこ
   とを特徴とする請求項１に記載の半導体集積回路装置。
3. 【請求項３】 前記ＶＩＡコンタクトホールは、あらか
   じめ前記マスタウェハ上に形成されていることを特徴と
   する請求項１に記載の半導体集積回路装置。