JP2664403B2 - 特注集積回路の製造方法 - Google Patents
特注集積回路の製造方法Info
- Publication number
- JP2664403B2 JP2664403B2 JP63083969A JP8396988A JP2664403B2 JP 2664403 B2 JP2664403 B2 JP 2664403B2 JP 63083969 A JP63083969 A JP 63083969A JP 8396988 A JP8396988 A JP 8396988A JP 2664403 B2 JP2664403 B2 JP 2664403B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- integrated circuit
- etching
- metal
- blank
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 239000002184 metal Substances 0.000 claims abstract description 79
- 238000000034 method Methods 0.000 claims abstract description 32
- 238000005530 etching Methods 0.000 claims abstract description 24
- 229920002120 photoresistant polymer Polymers 0.000 claims description 33
- 239000004065 semiconductor Substances 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 4
- 230000001678 irradiating effect Effects 0.000 claims 3
- 238000010884 ion-beam technique Methods 0.000 claims 1
- 238000002161 passivation Methods 0.000 description 9
- 239000004020 conductor Substances 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000001000 micrograph Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
- H01L21/76892—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances modifying the pattern
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T428/00—Stock material or miscellaneous articles
- Y10T428/12—All metal or with adjacent metals
- Y10T428/12493—Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.]
- Y10T428/12535—Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.] with additional, spatially distinct nonmetal component
- Y10T428/12542—More than one such component
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T428/00—Stock material or miscellaneous articles
- Y10T428/12—All metal or with adjacent metals
- Y10T428/12493—Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.]
- Y10T428/12535—Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.] with additional, spatially distinct nonmetal component
- Y10T428/12611—Oxide-containing component
- Y10T428/12618—Plural oxides
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T428/00—Stock material or miscellaneous articles
- Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
- Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
- Y10T428/24917—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including metal layer
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 発明の分野 本発明は集積回路の製造に関するものであり、さらに
特定的には、集積回路製造に関連する方法に関するもの
である。
特定的には、集積回路製造に関連する方法に関するもの
である。
発明の背景 原型(prototype)集積回路、特に二重金属層C−MOS
タイプのゲートアレー、の製造においては、準備される
ウエハーは慣用的量産方法を使ってつくられる。その原
型集積回路の上部4層は特定の応用に対して特定的形態
を与えるように残されている。これらの層は、下に配置
された半導体との接触が確立される開口部をもつ接触
層、その接触層の上に配置される金属I層、バイア(vi
a)層とよばれ金属I層との接触が確立される開口部を
もつ中間の絶縁層、および、集積回路の上部金属層であ
る金属II層、を含む。
タイプのゲートアレー、の製造においては、準備される
ウエハーは慣用的量産方法を使ってつくられる。その原
型集積回路の上部4層は特定の応用に対して特定的形態
を与えるように残されている。これらの層は、下に配置
された半導体との接触が確立される開口部をもつ接触
層、その接触層の上に配置される金属I層、バイア(vi
a)層とよばれ金属I層との接触が確立される開口部を
もつ中間の絶縁層、および、集積回路の上部金属層であ
る金属II層、を含む。
通常は、SiO2のようなパシベーション層が集積回路の
機械的保護並びに電気的絶縁のために金属II層の上に与
えられる。
機械的保護並びに電気的絶縁のために金属II層の上に与
えられる。
原型集積回路の特定用応用の定義に応じて、次の段階
が実施される。
が実施される。
接触層がホトレジストで被覆される。
接触層形状(configuration)について与えられたあ
る適用のために形成された特定的マスクが、下層にある
半導体デバイスとの電気的接続を規定する所要の接点の
すべてを露光させるために、接触層の上にあるホトレジ
ストを露光するのに用いられる。
る適用のために形成された特定的マスクが、下層にある
半導体デバイスとの電気的接続を規定する所要の接点の
すべてを露光させるために、接触層の上にあるホトレジ
ストを露光するのに用いられる。
ホトレジストの望ましくない領域を取除く。
ホトレジストが除去されてしまった領域の下層にある
接触層の部分を蝕刻する。
接触層の部分を蝕刻する。
残りのホトレジストを除去する。
接触層は前もって形成(pre−configurated)されて
よく、従って上記の諸段階が量産局面の一部を形成し、
特定応用のための特定形状の一部を形成するものでなく
てよい。
よく、従って上記の諸段階が量産局面の一部を形成し、
特定応用のための特定形状の一部を形成するものでなく
てよい。
接触層の形態付与終了後、金属I層が沈着され、次の
段階が実施される。
段階が実施される。
金属I層をホトレジストで被覆する。
金属I層の形状について与えられたある応用のために
形成された特定的マスクを使用して、下層にある半導体
デバイスとの電気的接続を規定する所要金属Iラインの
すべてを形成させるために、金属I層の上にあるホトレ
ジストを露光させる。
形成された特定的マスクを使用して、下層にある半導体
デバイスとの電気的接続を規定する所要金属Iラインの
すべてを形成させるために、金属I層の上にあるホトレ
ジストを露光させる。
ホトレジストの望ましくない領域を除去する。
ホトレジストが除去されてしまった領域の下層にある
金属I層の部分を蝕刻する。
金属I層の部分を蝕刻する。
残りのホトレジストを除去する。
金属I層の形態付与終了後、バイア層(vialayer)が
沈着され、次の各段階が実施される。
沈着され、次の各段階が実施される。
バイア層をホトレジストで以て被覆する。
バイア形態についての与えられたある応用のために形
成された特定のマスクを使用して、下層にある金属I層
との電気的連結を規定する所要接点のすべてを露出させ
るために、バイア層のあるホトレジストを露光させる。
成された特定のマスクを使用して、下層にある金属I層
との電気的連結を規定する所要接点のすべてを露出させ
るために、バイア層のあるホトレジストを露光させる。
ホトレジストの望ましくない領域を除去する。
ホトレジストが除去されてしまった領域の下にあるバ
イア層の部分を蝕刻する。
イア層の部分を蝕刻する。
残留ホトレジストを除去する。
バイア層の形態付与終了後、金属II層を沈着させ、次
の諸段階を実施する。
の諸段階を実施する。
金属II層をホトレジストで以て被覆する。
金属II層の形態についてのある応用のために形成され
たマスクを使って、下層にある金属Iラインとの電気的
連結を規定する所要相互連結点のすべてを形成させるた
めに、金属II層の上にあるホトレジストを露光する。
たマスクを使って、下層にある金属Iラインとの電気的
連結を規定する所要相互連結点のすべてを形成させるた
めに、金属II層の上にあるホトレジストを露光する。
ホトレジストの望ましくない領域は除去する。
ホトレジストが除去されてしまった領域の下にある金
属II層の部分を除去する。
属II層の部分を除去する。
金属II層の形態付与に続いて、パシベーション層が沈
着され、次に、、集積回路への電気的連結のため、リー
ド線接続用回路パッドのためのパシベーション層中の窓
を規定するために汎用マスクを使って、代表的に形態が
与えられる。
着され、次に、、集積回路への電気的連結のため、リー
ド線接続用回路パッドのためのパシベーション層中の窓
を規定するために汎用マスクを使って、代表的に形態が
与えられる。
発明の概要 本発明は仕上げ集積回路ブランクから特注集積回路を
生産する技法を提供することを探求しており、それによ
って、仕上げ集積回路ブランク中の複数個の金属層にあ
る金属導体の部分を選択的に、単一のマスクを使って除
去することが可能である。
生産する技法を提供することを探求しており、それによ
って、仕上げ集積回路ブランク中の複数個の金属層にあ
る金属導体の部分を選択的に、単一のマスクを使って除
去することが可能である。
このようにして、本発明の好ましい実施例に従って、
特注集積回路を生産する技法が提供されるのであり、そ
の方法は、上記集積回路ブランクの所望の特注化を可能
にする選択的除法が行えるよう配置した部分を含む少く
とも第一および第二の金属層をもつ集積回路を準備し、
そしてその後、上記集積回路ブランクを特注化するよう
少くとも上記第一金属層を蝕刻する、各段階から成る。
特注集積回路を生産する技法が提供されるのであり、そ
の方法は、上記集積回路ブランクの所望の特注化を可能
にする選択的除法が行えるよう配置した部分を含む少く
とも第一および第二の金属層をもつ集積回路を準備し、
そしてその後、上記集積回路ブランクを特注化するよう
少くとも上記第一金属層を蝕刻する、各段階から成る。
さらに本発明の好ましい実施例によると、少くとも一
つの金属層をもつ集積回路ブランクを準備し、この少く
とも一つの金属層を蝕刻して選択的除去法に配置した部
分を含む導体パターンを規定し、そして、その後、上記
の少くとも一つの金属層を二度目に蝕刻し、上記部分の
選択された部分において上記の少くとも一つの金属層を
選択的に除去することにより、上記集積回路ブランクを
特注化する、各段階から成る、特注集積回路の生産技法
が提供される。
つの金属層をもつ集積回路ブランクを準備し、この少く
とも一つの金属層を蝕刻して選択的除去法に配置した部
分を含む導体パターンを規定し、そして、その後、上記
の少くとも一つの金属層を二度目に蝕刻し、上記部分の
選択された部分において上記の少くとも一つの金属層を
選択的に除去することにより、上記集積回路ブランクを
特注化する、各段階から成る、特注集積回路の生産技法
が提供される。
さらに、本発明の好ましい具体化によると、一つの第
一ホトレジスト層を金属層上に基板上で与えることによ
って集積回路ブランクを準備し、このホトレジスト層中
の露光場所を通して上記金属層を蝕刻し、そして、第二
のホトレジスト層を上記蝕刻金属層の上に与える、各段
階から成る、特注集積回路生産技法が提供される。
一ホトレジスト層を金属層上に基板上で与えることによ
って集積回路ブランクを準備し、このホトレジスト層中
の露光場所を通して上記金属層を蝕刻し、そして、第二
のホトレジスト層を上記蝕刻金属層の上に与える、各段
階から成る、特注集積回路生産技法が提供される。
またさらに、本発明の好ましい具体化によると、ブラ
ックの所望特注化が行なえる選択的除去のために配置さ
れた部分を含んだ少くとも第一および第二の金属層を含
むブランクから成る半導体デバイスが提供される。
ックの所望特注化が行なえる選択的除去のために配置さ
れた部分を含んだ少くとも第一および第二の金属層を含
むブランクから成る半導体デバイスが提供される。
実施例 ここで第1図〜第3D図について言及するが、それらは
本発明の好ましい実施例に従って特注化集積回路を製造
する技法を描いている。
本発明の好ましい実施例に従って特注化集積回路を製造
する技法を描いている。
第1図および第2図を特定的に考えて見ると、特注化
可能集積回路ブランクの一部が見られ、そこでは、I層
410と金属II層412とのストリップが格子を規定するよう
互に直交する配向で一般的に配列されている。金属I層
と金属II層を相互連結するバイア(via)は参照数字414
において示され、そして、外部リード線の接続用接点は
参照数字416において示されている。
可能集積回路ブランクの一部が見られ、そこでは、I層
410と金属II層412とのストリップが格子を規定するよう
互に直交する配向で一般的に配列されている。金属I層
と金属II層を相互連結するバイア(via)は参照数字414
において示され、そして、外部リード線の接続用接点は
参照数字416において示されている。
金属I層および金属II層、410および412、は図示され
ていない絶縁性物質によって隔てられ、それは、バイア
ス414においては別として、それらの間の電気的接触を
妨げる。
ていない絶縁性物質によって隔てられ、それは、バイア
ス414においては別として、それらの間の電気的接触を
妨げる。
集積回路ブランクの一部を断面で描いている第3A図を
考察することによって、各種の層の配列をさらに理解し
得る。このブランクは基板420を含み、その上に半導体
物質層422、424、426および428が形成されている。接触
層430がそれらの上で形成されている。
考察することによって、各種の層の配列をさらに理解し
得る。このブランクは基板420を含み、その上に半導体
物質層422、424、426および428が形成されている。接触
層430がそれらの上で形成されている。
金属I層410は接触層の上に形成され、半導体物質424
と電気的接触にある接点432を規定している。バイア層
(via layer)434、即ち中間絶縁層は金属I層410の上
に配置されて示され、金属II層412はバイア層434の上に
配置されて示され、そしてバイア層414においてバイア
層を貫通してのびて金属I層410と電気的に接触してい
る。パシベーション層436は金属II層412と露出されてい
る場合のバイア層との上で形成される。
と電気的接触にある接点432を規定している。バイア層
(via layer)434、即ち中間絶縁層は金属I層410の上
に配置されて示され、金属II層412はバイア層434の上に
配置されて示され、そしてバイア層414においてバイア
層を貫通してのびて金属I層410と電気的に接触してい
る。パシベーション層436は金属II層412と露出されてい
る場合のバイア層との上で形成される。
本発明の一つの特別な特色は、金属I層と金属II層と
が常に、除去が望まれるかもしれない位置において蝕刻
用に露出されるように、各種の層が構成されていること
である。これは第1図の考察から見られ、第1図は多数
の潜在的除去領域438を示し、そこでは、金属I層につ
いてのそれらの潜在的除去領域は金属II層で以て蔽われ
ていない。
が常に、除去が望まれるかもしれない位置において蝕刻
用に露出されるように、各種の層が構成されていること
である。これは第1図の考察から見られ、第1図は多数
の潜在的除去領域438を示し、そこでは、金属I層につ
いてのそれらの潜在的除去領域は金属II層で以て蔽われ
ていない。
本発明の技法はここで第3A図〜第3D図を特に参照して
述べることにする。第3A図に描かれかつ上記において記
述された構成は、本発明の好ましい実施例に従って単一
マスク用の特定の形状にすぐ使える集積回路ブランクに
ついての特徴である。
述べることにする。第3A図に描かれかつ上記において記
述された構成は、本発明の好ましい実施例に従って単一
マスク用の特定の形状にすぐ使える集積回路ブランクに
ついての特徴である。
本発明によると、第3B図に描くとおり、ホトレジスト
440がパシベーション層436の上に沈着される。次に、本
発明の好ましい実施例に従うと、適用特定マスクを使っ
てホトレジスト層440を露光させかつホトレジスト層中
の開口442を規定させる。適用特定マスクはその与えら
れた応用によって要求される開口442を潜在的除去領域4
38から選ばれる所望領域において規定する。
440がパシベーション層436の上に沈着される。次に、本
発明の好ましい実施例に従うと、適用特定マスクを使っ
てホトレジスト層440を露光させかつホトレジスト層中
の開口442を規定させる。適用特定マスクはその与えら
れた応用によって要求される開口442を潜在的除去領域4
38から選ばれる所望領域において規定する。
ホトレジスト層の露光に続いて、選ばれた除去領域43
8の上にあるホトレジストを除去し、それによって開口4
42を規定する。パシベーション436と、存在する場合に
はバイア層434とは開口部442によって規定される領域に
おける蝕刻によって除去される。この種の除去の結果は
第3図Cに描かれている。
8の上にあるホトレジストを除去し、それによって開口4
42を規定する。パシベーション436と、存在する場合に
はバイア層434とは開口部442によって規定される領域に
おける蝕刻によって除去される。この種の除去の結果は
第3図Cに描かれている。
金属層、すなわち、金属I層と金属II層との両方を代
表的に含む金属層を次に、例えば蝕刻によって、開口44
2の下層にある領域において除去する。この除去の結果
は第3D図に示され、本発明に従ってある応用に特有の集
積回路を提供する。
表的に含む金属層を次に、例えば蝕刻によって、開口44
2の下層にある領域において除去する。この除去の結果
は第3D図に示され、本発明に従ってある応用に特有の集
積回路を提供する。
必要な場合には、追加のパシベーション層を第3D図に
おいて描く形態の集積回路の上に付加してよい。
おいて描く形態の集積回路の上に付加してよい。
本発明の別の実施例によると、第4図に描くような一
般マスクをはじめに使ってホトレジスト層440を潜在的
除去領域438のすべてにおいて露光させてよい。その
後、露光領域におけるホトレジストを除去し、パシベー
ション層436とバイア層434(存在する場合)を露光され
た潜在的除去領域438のすべてにおいて蝕刻する。蝕刻
ウエハーを次にもう一度ホトレジストで以て蔽う。その
後にだけ、ある応用に特有の単一マスクを使って、金属
Iおよび/または金属IIが除去されるべき潜在的領域43
8を規定させる。
般マスクをはじめに使ってホトレジスト層440を潜在的
除去領域438のすべてにおいて露光させてよい。その
後、露光領域におけるホトレジストを除去し、パシベー
ション層436とバイア層434(存在する場合)を露光され
た潜在的除去領域438のすべてにおいて蝕刻する。蝕刻
ウエハーを次にもう一度ホトレジストで以て蔽う。その
後にだけ、ある応用に特有の単一マスクを使って、金属
Iおよび/または金属IIが除去されるべき潜在的領域43
8を規定させる。
この別法の一つの利点は、特に第4図に描くタイプの
精密に形成された一般マスクを用いるときには、その後
に用いる単一マスクが除去されるべき領域についてのそ
れのパターン限定においてさほど精密である必要がない
ことである。なぜならば、潜在的除去領域のすべての形
態がその一般マスクによって精密に規定されてしまって
いるからである。もう一つの別法として、一般マスクは
実際には、複数個の一般マスクから成っていて、各々が
ある与えられた金属層についての特定的形態をもってい
てよく、それらのマスクが順次に露光される。
精密に形成された一般マスクを用いるときには、その後
に用いる単一マスクが除去されるべき領域についてのそ
れのパターン限定においてさほど精密である必要がない
ことである。なぜならば、潜在的除去領域のすべての形
態がその一般マスクによって精密に規定されてしまって
いるからである。もう一つの別法として、一般マスクは
実際には、複数個の一般マスクから成っていて、各々が
ある与えられた金属層についての特定的形態をもってい
てよく、それらのマスクが順次に露光される。
本発明の一つの固有の特徴は、開口442が、量産製で
比較的汎用目的の集積回路ブランクの特別に予定される
特注形態と関連する窓を規定するということである。複
数個の金属層が同時に蝕刻されることが、また本発明の
国有の特色でもある。
比較的汎用目的の集積回路ブランクの特別に予定される
特注形態と関連する窓を規定するということである。複
数個の金属層が同時に蝕刻されることが、また本発明の
国有の特色でもある。
本発明の好ましい実施例によると、マスクはクロムま
たはいずれかの他の適当物質のレーザー放射によってつ
くられてよい。本発明の一つの実施態様によると、ある
応用に特有の単一マスクは選択されない潜在的除去領域
438に相当する領域をふさぐことにより一般マスクから
つくられてもよい。
たはいずれかの他の適当物質のレーザー放射によってつ
くられてよい。本発明の一つの実施態様によると、ある
応用に特有の単一マスクは選択されない潜在的除去領域
438に相当する領域をふさぐことにより一般マスクから
つくられてもよい。
第1図は本発明の一つの実施態様において有用である、
特注化可能アレーの一部の配置を描く絵画的オーバレイ
であり、 第2図は第1図に描かれているアレーの顕微鏡写真であ
り、 第3A図〜第3D図は本発明の一つの実施例に従って提供さ
れる技法の各種段階を表わす断面図を描いており、 第4図は本発明の一つの実施例において有用である、一
般化マスクを描いている顕微鏡写真である。 410……金属I層、412……金属II層、 414……バイア層、420……基板、 422,424,426,428……半導体物質層、 430……接触層、436……パシベーション層、 438……潜在的除去領域、 440……ホトレジスト、442……開口、
特注化可能アレーの一部の配置を描く絵画的オーバレイ
であり、 第2図は第1図に描かれているアレーの顕微鏡写真であ
り、 第3A図〜第3D図は本発明の一つの実施例に従って提供さ
れる技法の各種段階を表わす断面図を描いており、 第4図は本発明の一つの実施例において有用である、一
般化マスクを描いている顕微鏡写真である。 410……金属I層、412……金属II層、 414……バイア層、420……基板、 422,424,426,428……半導体物質層、 430……接触層、436……パシベーション層、 438……潜在的除去領域、 440……ホトレジスト、442……開口、
Claims (19)
- 【請求項1】特注集積回路の製造方法であって、 上記集積回路ブランクの所望特注化を可能にするために
選択的除去が行えるよう配置された部分を含む少くとも
第一と第二の金属層とをもつ集積回路ブランクを準備
し、 その後、少くとも上記第一金属層を蝕刻して上記集積回
路ブランクを特注化する、各工程を含み、 前記部分は、前記集積回路ブランク上の任意の位置にお
いて前記第一の金属層または第二の金属層のいずれかが
蝕刻により選択的除去のために曝されるように設けられ
ている、 方法。 - 【請求項2】上記蝕刻段階が少くとも上記第一金属層の
各々の上ですべての所望位置を同時に蝕刻することを含
む、請求項1項記載の方法。 - 【請求項3】上記蝕刻段階が上記の第一および第二の金
属層を同時に蝕刻して上記集積回路ブランクを特注化す
る段階を含む、請求項1項または2項に記載の方法。 - 【請求項4】上記の準備の段階が、上記集積回路ブラン
クの上に一つの蝕刻抵抗層を、予定特注形態で除去しよ
うと考えられる上記第一金属層の部分のすべての上で蝕
刻可能の窓を規定するマスクを使って、形成させる段階
を含む、請求項1項から3項のいずれかに記載の方法。 - 【請求項5】所定の特注形状において除去しようと考え
られる上記の第一および第二金属層の少くとも一層の部
分のすべての上で蝕刻可能の窓を規定するマスクを使っ
て、上記集積回路ブランクの上に、蝕刻前に、蝕刻抵抗
層を形成させる工程を含む、請求項1から3項のいずれ
かに記載の方法。 - 【請求項6】所定の特注形状において除去され得る上記
の第一および第二金属層の少くとも一層の部分の上に蝕
刻可能の窓を規定する可蝕刻窓マスクを使って、上記集
積回路ブランクの上で、蝕刻前に、蝕刻抵抗層を形成さ
せる段階を含む、請求項1項から3項のいずれかに記載
の方法。 - 【請求項7】蝕刻抵抗層を形成する上記の段階が上記第
一金属の上で絶縁層を形成する段階を含む、請求項4
項、5項および6項のいずれかに記載の方法。 - 【請求項8】蝕刻抵抗層を形成する上記の段階が少くと
も上記第二金属層の上でホトレジスト層を形成する段階
を含む、請求項4項から7項のいずれかに記載の方法。 - 【請求項9】上記の同時蝕刻段階が、選択的除去のため
に配置された上記部分の選ばれた部分において上記の少
くとも第一および第二金属層を選択的に除去することに
よって上記集積回路ブランクを特注化するために、上記
の少くとも第一および第二金属層を二度目に蝕刻する段
階を含む、請求項2項または請求項3項に記載の方法。 - 【請求項10】上記集積回路ブランクを特注化するため
の上記蝕刻段階が少くとも一つの特注化用マスクをつく
り出す段階を含む、請求項1項から9項のうちのいずれ
かに記載の方法。 - 【請求項11】少くとも一つの特注化用マスクをつくり
出す段階がマスク材料のレーザー照射の段階を含む、請
求項10項に記載の方法。 - 【請求項12】上記集積回路ブランクを特注化するため
の上記蝕刻段階が、少くとも一つの特注化用マスクをつ
くり出す段階を含み、かつ、少くとも一つの特注化用マ
スクをつくり出す上記段階が上記の可蝕刻窓マスクのレ
ーザー照射の段階を含む、請求項6項に記載の方法。 - 【請求項13】上記の蝕刻抵抗層がホトレジストから成
る、請求項4項から8項のいずれかに記載の方法。 - 【請求項14】上記の集積回路ブランクを特注化するた
めの上記の蝕刻段階が、少くとも一つの特注化マスクを
つくり出す段階を含み、かつ、少くとも一つの特注化用
マスクをつくり出す段階が上記の可蝕刻窓マスクのイオ
ンビーム照射の段階を含む、請求項6項に記載の方法。 - 【請求項15】前記請求項のいずれかに記載の方法に従
って形成される集積回路。 - 【請求項16】前記請求項のいずれかに記載の方法に従
って形成される半導体デバイス。 - 【請求項17】ブランクの所望特注化を可能するための
選択的除去のために配置された部分を含む少くとも第一
および第二の金属層を含む該ブランクから成り、前記部
分は、前記集積回路ブランク上の任意の位置において前
記第一の金属層または第二の金属層のいずれかが蝕刻に
より選択的除去のために曝されるように設けられ、前記
第一の金属層の前記部分は中間絶縁層の開口を介して上
方から直接接近できる、半導体デバイス。 - 【請求項18】少くとも上記第一金属層の上で形成され
る蝕刻抵抗層からまた成り、かつ、それの中で、予定さ
れる特注形状において除去しようと考えられる少くとも
上記第一金属の部分のすべての上で配置された窓を形成
させた、請求項17項に記載の半導体デバイス。 - 【請求項19】蝕刻前に、上記第一および第二金属層の
両者の上の位置と接触するホトレジスト層を提供する段
階をまた含む、請求項1から9項のいずれかに記載の方
法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
IL82113 | 1987-04-05 | ||
IL82113A IL82113A (en) | 1987-04-05 | 1987-04-05 | Fabrication of customized integrated circuits |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6413739A JPS6413739A (en) | 1989-01-18 |
JP2664403B2 true JP2664403B2 (ja) | 1997-10-15 |
Family
ID=11057692
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63083969A Expired - Fee Related JP2664403B2 (ja) | 1987-04-05 | 1988-04-05 | 特注集積回路の製造方法 |
Country Status (12)
Country | Link |
---|---|
US (1) | US4875971A (ja) |
EP (1) | EP0336026B1 (ja) |
JP (1) | JP2664403B2 (ja) |
KR (1) | KR920004654B1 (ja) |
AT (1) | ATE101750T1 (ja) |
AU (1) | AU607747B2 (ja) |
CA (3) | CA1294377C (ja) |
ES (1) | ES2051297T3 (ja) |
HK (1) | HK1004031A1 (ja) |
IL (1) | IL82113A (ja) |
IN (1) | IN171991B (ja) |
ZA (1) | ZA882018B (ja) |
Families Citing this family (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5679967A (en) * | 1985-01-20 | 1997-10-21 | Chip Express (Israel) Ltd. | Customizable three metal layer gate array devices |
IL86162A (en) * | 1988-04-25 | 1991-11-21 | Zvi Orbach | Customizable semiconductor devices |
US5545904A (en) * | 1986-01-17 | 1996-08-13 | Quick Technologies Ltd. | Personalizable gate array devices |
US5329152A (en) * | 1986-11-26 | 1994-07-12 | Quick Technologies Ltd. | Ablative etch resistant coating for laser personalization of integrated circuits |
JP3104232B2 (ja) * | 1988-03-31 | 2000-10-30 | アドバンスト・マイクロ・ディバイシズ・インコーポレーテッド | 第2の金属マスクのみでの選択を可能にするゲートアレイ構造および方法 |
EP0339534A3 (en) * | 1988-04-25 | 1990-11-07 | Quick Technologies Ltd. | Customizable semiconductor devices |
US5185291A (en) * | 1989-06-30 | 1993-02-09 | At&T Bell Laboratories | Method of making severable conductive path in an integrated-circuit device |
US5111273A (en) * | 1990-03-28 | 1992-05-05 | Quick Technologies Ltd. | Fabrication of personalizable integrated circuits |
US5094900A (en) * | 1990-04-13 | 1992-03-10 | Micron Technology, Inc. | Self-aligned sloped contact |
US5404033A (en) * | 1992-08-20 | 1995-04-04 | Swift Microelectronics Corporation | Application specific integrated circuit and placement and routing software with non-customizable first metal layer and vias and customizable second metal grid pattern |
US5541814A (en) * | 1993-10-08 | 1996-07-30 | Quick Technologies Ltd. | Personalizable multi-chip carrier including removable fuses |
JPH07235537A (ja) * | 1994-02-23 | 1995-09-05 | Mitsubishi Electric Corp | 表面が平坦化された半導体装置およびその製造方法 |
US5712192A (en) * | 1994-04-26 | 1998-01-27 | International Business Machines Corporation | Process for connecting an electrical device to a circuit substrate |
US6429113B1 (en) | 1994-04-26 | 2002-08-06 | International Business Machines Corporation | Method for connecting an electrical device to a circuit substrate |
IL109491A (en) * | 1994-05-01 | 1999-11-30 | Quick Tech Ltd | Customizable logic array device |
IL111708A (en) * | 1994-11-21 | 1998-03-10 | Chip Express Israel Ltd | Array mapping goes |
US5844416A (en) * | 1995-11-02 | 1998-12-01 | Sandia Corporation | Ion-beam apparatus and method for analyzing and controlling integrated circuits |
US6060330A (en) * | 1997-03-24 | 2000-05-09 | Clear Logic, Inc. | Method of customizing integrated circuits by selective secondary deposition of interconnect material |
US5840627A (en) * | 1997-03-24 | 1998-11-24 | Clear Logic, Inc. | Method of customizing integrated circuits using standard masks and targeting energy beams for single resist development |
US5911850A (en) * | 1997-06-20 | 1999-06-15 | International Business Machines Corporation | Separation of diced wafers |
US5985518A (en) * | 1997-03-24 | 1999-11-16 | Clear Logic, Inc. | Method of customizing integrated circuits using standard masks and targeting energy beams |
US5885749A (en) * | 1997-06-20 | 1999-03-23 | Clear Logic, Inc. | Method of customizing integrated circuits by selective secondary deposition of layer interconnect material |
US6242767B1 (en) | 1997-11-10 | 2001-06-05 | Lightspeed Semiconductor Corp. | Asic routing architecture |
US5953577A (en) * | 1998-09-29 | 1999-09-14 | Clear Logic, Inc. | Customization of integrated circuits |
US6486527B1 (en) | 1999-06-25 | 2002-11-26 | Macpherson John | Vertical fuse structure for integrated circuits containing an exposure window in the layer over the fuse structure to facilitate programming thereafter |
US7316934B2 (en) * | 2000-12-18 | 2008-01-08 | Zavitan Semiconductors, Inc. | Personalized hardware |
US6613611B1 (en) | 2000-12-22 | 2003-09-02 | Lightspeed Semiconductor Corporation | ASIC routing architecture with variable number of custom masks |
US6885043B2 (en) * | 2002-01-18 | 2005-04-26 | Lightspeed Semiconductor Corporation | ASIC routing architecture |
JP4179834B2 (ja) * | 2002-09-19 | 2008-11-12 | 株式会社リコー | 半導体装置の製造装置及び製造方法 |
US10522472B2 (en) | 2016-09-08 | 2019-12-31 | Asml Netherlands B.V. | Secure chips with serial numbers |
US10418324B2 (en) | 2016-10-27 | 2019-09-17 | Asml Netherlands B.V. | Fabricating unique chips using a charged particle multi-beamlet lithography system |
Family Cites Families (64)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3731375A (en) * | 1966-03-31 | 1973-05-08 | Ibm | Monolithic integrated structure including fabrication and packaging therefor |
US3769108A (en) * | 1971-12-03 | 1973-10-30 | Bell Telephone Labor Inc | Manufacture of beam-crossovers for integrated circuits |
US3740523A (en) * | 1971-12-30 | 1973-06-19 | Bell Telephone Labor Inc | Encoding of read only memory by laser vaporization |
US4197555A (en) * | 1975-12-29 | 1980-04-08 | Fujitsu Limited | Semiconductor device |
NL7608901A (nl) * | 1976-08-11 | 1978-02-14 | Philips Nv | Werkwijze ter vervaardiging van een halfge- leiderinrichting en halfgeleiderinrichting vervaardigd door middel van een dergelijke werkwijze. |
US4124899A (en) * | 1977-05-23 | 1978-11-07 | Monolithic Memories, Inc. | Programmable array logic circuit |
JPS5925381B2 (ja) * | 1977-12-30 | 1984-06-16 | 富士通株式会社 | 半導体集積回路装置 |
US4240094A (en) * | 1978-03-20 | 1980-12-16 | Harris Corporation | Laser-configured logic array |
US4217393A (en) * | 1978-07-24 | 1980-08-12 | Rca Corporation | Method of inducing differential etch rates in glow discharge produced amorphous silicon |
JPS5548926A (en) * | 1978-10-02 | 1980-04-08 | Hitachi Ltd | Preparation of semiconductor device |
US4233671A (en) * | 1979-01-05 | 1980-11-11 | Stanford University | Read only memory and integrated circuit and method of programming by laser means |
US4238839A (en) * | 1979-04-19 | 1980-12-09 | National Semiconductor Corporation | Laser programmable read only memory |
JPS561533A (en) * | 1979-06-18 | 1981-01-09 | Hitachi Ltd | Method of photoetching |
US4259367A (en) * | 1979-07-30 | 1981-03-31 | International Business Machines Corporation | Fine line repair technique |
DE3036869C2 (de) * | 1979-10-01 | 1985-09-05 | Hitachi, Ltd., Tokio/Tokyo | Integrierte Halbleiterschaltung und Schaltkreisaktivierverfahren |
IL61678A (en) * | 1979-12-13 | 1984-04-30 | Energy Conversion Devices Inc | Programmable cell and programmable electronic arrays comprising such cells |
US4289846A (en) * | 1979-12-28 | 1981-09-15 | General Electric Company | Process for forming low-reactance interconnections on semiconductors |
US4356504A (en) * | 1980-03-28 | 1982-10-26 | International Microcircuits, Inc. | MOS Integrated circuit structure for discretionary interconnection |
US4476478A (en) * | 1980-04-24 | 1984-10-09 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor read only memory and method of making the same |
US4389429A (en) * | 1980-06-16 | 1983-06-21 | Rockwell International Corporation | Method of forming integrated circuit chip transmission line |
US4400865A (en) * | 1980-07-08 | 1983-08-30 | International Business Machines Corporation | Self-aligned metal process for integrated circuit metallization |
JPS5789476A (en) * | 1980-11-21 | 1982-06-03 | Toshiba Corp | Dry etching method |
US4325181A (en) * | 1980-12-17 | 1982-04-20 | The United States Of America As Represented By The Secretary Of The Navy | Simplified fabrication method for high-performance FET |
JPS57106146A (en) * | 1980-12-24 | 1982-07-01 | Fujitsu Ltd | Forming method for multilayer wire |
JPS58157A (ja) * | 1981-06-25 | 1983-01-05 | Fujitsu Ltd | 半導体装置 |
US4387503A (en) * | 1981-08-13 | 1983-06-14 | Mostek Corporation | Method for programming circuit elements in integrated circuits |
US4608668A (en) * | 1981-09-03 | 1986-08-26 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor device |
JPS5856355A (ja) * | 1981-09-30 | 1983-04-04 | Hitachi Ltd | 半導体集積回路装置 |
JPS5860650A (ja) * | 1981-10-06 | 1983-04-11 | 大成建設株式会社 | コンクリ−ト打設工法におけるセメント系材料の凝結過程で体積制御を行う方法、およびこれに使用する組成物。 |
JPS5867042A (ja) * | 1981-10-19 | 1983-04-21 | Toshiba Corp | 半導体装置の製造方法 |
JPS5885550A (ja) * | 1981-11-17 | 1983-05-21 | Sharp Corp | 積層集積回路素子の製造方法 |
US4585490A (en) * | 1981-12-07 | 1986-04-29 | Massachusetts Institute Of Technology | Method of making a conductive path in multi-layer metal structures by low power laser beam |
US4691434A (en) * | 1982-02-19 | 1987-09-08 | Lasarray Holding Ag | Method of making electrically conductive regions in monolithic semiconductor devices as applied to a semiconductor device |
JPS6044829B2 (ja) * | 1982-03-18 | 1985-10-05 | 富士通株式会社 | 半導体装置の製造方法 |
US4636404A (en) * | 1982-06-17 | 1987-01-13 | Mass. Institute Of Technology | Method and apparatus for forming low resistance lateral links in a semiconductor device |
US4450041A (en) * | 1982-06-21 | 1984-05-22 | The United States Of America As Represented By The Secretary Of The Navy | Chemical etching of transformed structures |
US4414059A (en) * | 1982-12-09 | 1983-11-08 | International Business Machines Corporation | Far UV patterning of resist materials |
US4590589A (en) * | 1982-12-21 | 1986-05-20 | Zoran Corporation | Electrically programmable read only memory |
US4520554A (en) * | 1983-02-10 | 1985-06-04 | Rca Corporation | Method of making a multi-level metallization structure for semiconductor device |
GB2137808A (en) * | 1983-04-06 | 1984-10-10 | Plessey Co Plc | Integrated circuit processing method |
JPS59201441A (ja) * | 1983-04-30 | 1984-11-15 | Toshiba Corp | 集束イオンビ−ムを用いたヒユ−ズ切断方法 |
JPS59214239A (ja) * | 1983-05-16 | 1984-12-04 | Fujitsu Ltd | 半導体装置の製造方法 |
CA1186070A (en) * | 1983-06-17 | 1985-04-23 | Iain D. Calder | Laser activated polysilicon connections for redundancy |
GB2143372B (en) * | 1983-07-12 | 1987-07-01 | Control Data Corp | Applying barrier metal to a semiconductor |
JPS6065545A (ja) * | 1983-09-21 | 1985-04-15 | Hitachi Micro Comput Eng Ltd | 半導体装置の製造方法 |
US4720470A (en) * | 1983-12-15 | 1988-01-19 | Laserpath Corporation | Method of making electrical circuitry |
US4700214A (en) * | 1983-12-15 | 1987-10-13 | Laserpath Corporation | Electrical circuitry |
JPS60176250A (ja) * | 1984-02-23 | 1985-09-10 | Toshiba Corp | 半導体装置の製造方法 |
FR2561443B1 (fr) * | 1984-03-19 | 1986-08-22 | Commissariat Energie Atomique | Procede pour interconnecter les zones actives et/ou les grilles d'un circuit integre cmos |
US4720908A (en) * | 1984-07-11 | 1988-01-26 | Texas Instruments Incorporated | Process for making contacts and interconnects for holes having vertical sidewalls |
US4751197A (en) * | 1984-07-18 | 1988-06-14 | Texas Instruments Incorporated | Make-link programming of semiconductor devices using laser enhanced thermal breakdown of insulator |
US4665295A (en) * | 1984-08-02 | 1987-05-12 | Texas Instruments Incorporated | Laser make-link programming of semiconductor devices |
EP0175604B1 (en) * | 1984-08-23 | 1989-07-19 | Fairchild Semiconductor Corporation | A process for forming vias on integrated circuits |
NL8402859A (nl) * | 1984-09-18 | 1986-04-16 | Philips Nv | Werkwijze voor het vervaardigen van submicrongroeven in bijvoorbeeld halfgeleidermateriaal en met deze werkwijze verkregen inrichtingen. |
JPS61100947A (ja) * | 1984-10-22 | 1986-05-19 | Toshiba Corp | 半導体集積回路装置 |
IT1213261B (it) * | 1984-12-20 | 1989-12-14 | Sgs Thomson Microelectronics | Dispositivo a semiconduttore con metallizzazione a piu' spessori eprocedimento per la sua fabbricazione. |
GB2170649A (en) * | 1985-01-18 | 1986-08-06 | Intel Corp | Sputtered silicon as an anti-reflective coating for metal layer lithography |
US4692786A (en) * | 1985-02-07 | 1987-09-08 | Lindenfelser Timothy M | Semi-conductor device with sandwich passivation coating |
US4601778A (en) * | 1985-02-25 | 1986-07-22 | Motorola, Inc. | Maskless etching of polysilicon |
JPH0789567B2 (ja) * | 1985-02-25 | 1995-09-27 | 株式会社日立製作所 | 半導体装置 |
JPS6218732A (ja) * | 1985-07-15 | 1987-01-27 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 集積回路とその個性化方法 |
JPS62293740A (ja) * | 1986-06-13 | 1987-12-21 | Fujitsu Ltd | 半導体装置の製造方法 |
US4740485A (en) * | 1986-07-22 | 1988-04-26 | Monolithic Memories, Inc. | Method for forming a fuse |
US4758745B1 (en) * | 1986-09-19 | 1994-11-15 | Actel Corp | User programmable integrated circuit interconnect architecture and test method |
-
1987
- 1987-04-05 IL IL82113A patent/IL82113A/xx not_active IP Right Cessation
-
1988
- 1988-03-22 ZA ZA882018A patent/ZA882018B/xx unknown
- 1988-03-23 AU AU13508/88A patent/AU607747B2/en not_active Ceased
- 1988-03-23 US US07/172,235 patent/US4875971A/en not_active Expired - Lifetime
- 1988-03-24 CA CA000562405A patent/CA1294377C/en not_active Expired - Lifetime
- 1988-03-30 IN IN207/MAS/88A patent/IN171991B/en unknown
- 1988-04-02 KR KR1019880003730A patent/KR920004654B1/ko not_active IP Right Cessation
- 1988-04-05 JP JP63083969A patent/JP2664403B2/ja not_active Expired - Fee Related
- 1988-04-05 ES ES88303020T patent/ES2051297T3/es not_active Expired - Lifetime
- 1988-04-05 AT AT88303020T patent/ATE101750T1/de not_active IP Right Cessation
- 1988-04-05 EP EP88303020A patent/EP0336026B1/en not_active Expired - Lifetime
-
1990
- 1990-11-08 CA CA000615931A patent/CA1298669C/en not_active Expired - Lifetime
- 1990-11-08 CA CA000615932A patent/CA1300762C/en not_active Expired - Lifetime
-
1998
- 1998-04-14 HK HK98103047A patent/HK1004031A1/xx not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
CA1300762C (en) | 1992-05-12 |
EP0336026A1 (en) | 1989-10-11 |
KR880013249A (ko) | 1988-11-30 |
CA1294377C (en) | 1992-01-14 |
KR920004654B1 (ko) | 1992-06-12 |
US4875971A (en) | 1989-10-24 |
CA1298669C (en) | 1992-04-07 |
IN171991B (ja) | 1993-03-06 |
ZA882018B (en) | 1988-09-29 |
AU1350888A (en) | 1988-10-06 |
IL82113A0 (en) | 1987-10-30 |
AU607747B2 (en) | 1991-03-14 |
HK1004031A1 (en) | 1998-11-13 |
EP0336026B1 (en) | 1994-02-16 |
IL82113A (en) | 1992-08-18 |
ATE101750T1 (de) | 1994-03-15 |
JPS6413739A (en) | 1989-01-18 |
ES2051297T3 (es) | 1994-06-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2664403B2 (ja) | 特注集積回路の製造方法 | |
EP0241480B1 (en) | Method of fabricating a tapered via hole in polyimide | |
JP2965894B2 (ja) | 集積回路の製造方法及び集積回路の製造に用いられる中間製品及びカスタム集積回路 | |
US5169802A (en) | Internal bridging contact | |
JPH03179763A (ja) | アンチヒューズ構造とそれを形成する方法 | |
US4764644A (en) | Microelectronics apparatus | |
JP2769332B2 (ja) | 電気的にプログラム可能な集積回路の製法 | |
JPS62122235A (ja) | マイクロエレクトロニクス装置のカスタム接続形成方法 | |
JPH0290617A (ja) | 半導体装置の製造方法 | |
US5111273A (en) | Fabrication of personalizable integrated circuits | |
JPH0746716B2 (ja) | 注入された抵抗器の製作方法および半導体抵抗器 | |
JPH0216736A (ja) | 半導体集積回路の製造方法 | |
JPS58121645A (ja) | 集積回路装置の相互配線形成方法 | |
JP2808674B2 (ja) | 半導体装置の製造方法 | |
JPH0388351A (ja) | 半導体装置の製造方法 | |
US4261096A (en) | Process for forming metallic ground grid for integrated circuits | |
JP2653672B2 (ja) | スケイラブル・ヒューズ・リンク素子の形成方法 | |
JPH0316169A (ja) | プラズマメタルエッチングを可能とする書込み可能リンク構成体 | |
US4693783A (en) | Method of producing interconnections in a semiconductor integrated circuit structure | |
DE3887874T2 (de) | Herstellen von kundenspezifischen integrierten Schaltungen. | |
JP2538048B2 (ja) | 半導体装置の製造方法 | |
JPS5976447A (ja) | 多層配線方法 | |
JPS58124268A (ja) | 集積回路装置 | |
JP2002134544A (ja) | 半導体装置の製造方法、および半導体装置 | |
JPH04209525A (ja) | 多層配線のコンタクト構造 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |