JPH0216736A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
- Publication number
- JPH0216736A JPH0216736A JP16721388A JP16721388A JPH0216736A JP H0216736 A JPH0216736 A JP H0216736A JP 16721388 A JP16721388 A JP 16721388A JP 16721388 A JP16721388 A JP 16721388A JP H0216736 A JPH0216736 A JP H0216736A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- insulating film
- contact
- semiconductor substrate
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 5
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims description 18
- 238000005530 etching Methods 0.000 abstract description 12
- 238000002955 isolation Methods 0.000 abstract description 5
- 238000005468 ion implantation Methods 0.000 abstract description 2
- 238000000926 separation method Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体集積回路、特に高密度な半導体集積回路
の製造方法に関するものである。
の製造方法に関するものである。
従来の技術
第２図は半導体集積回路における配線及び配線間のコン
タクトの形成方法を示す工程断面図である。
タクトの形成方法を示す工程断面図である。
、′１ず、ｐ型半導体基板１０１の主表面に分離領域１
０２を形成し、分離領域１０２をマスクとしてイオン注
入を行いｎ十層１０３，１０４の形成を行った後、絶縁
膜１０５を形成する（第２図ム）。
０２を形成し、分離領域１０２をマスクとしてイオン注
入を行いｎ十層１０３，１０４の形成を行った後、絶縁
膜１０５を形成する（第２図ム）。
次にレジスト膜１０６’ｊｉ：マスクとして、絶縁膜１
０５ｉエツチングした後、レジスト膜１０６を除去する
（第２図Ｂ）。その上に第一層目の配線１０７’ｉ形成
することにより、ｐ型半導体基板１ｏ１と第一層目の配
線１０７とのコンタクトが形成される（第２図Ｃ）。さ
らにその上に絶縁膜１０８を形成し、平坦化を行う（第
２図Ｄ）。次にレジスト膜１０９をマスクとして、絶縁
膜１０８゜絶縁膜１０５’ｉエツチングした後、レジス
ト膜１０９を除去する。さらにレジスト膜１１ｏをマス
フとして絶縁膜１０Ｂをエツチングした後、レジスト膜
１１ｏを除去する（第２図Ｆ）。その上に第二層目の配
線１１１を形成することにより、配線１１１とｐ型半導
体基板１ｏ１のコンタクト及び配線１１１と配線１０７
のコンタクトが形成される（第２図Ｇ）。
０５ｉエツチングした後、レジスト膜１０６を除去する
（第２図Ｂ）。その上に第一層目の配線１０７’ｉ形成
することにより、ｐ型半導体基板１ｏ１と第一層目の配
線１０７とのコンタクトが形成される（第２図Ｃ）。さ
らにその上に絶縁膜１０８を形成し、平坦化を行う（第
２図Ｄ）。次にレジスト膜１０９をマスクとして、絶縁
膜１０８゜絶縁膜１０５’ｉエツチングした後、レジス
ト膜１０９を除去する。さらにレジスト膜１１ｏをマス
フとして絶縁膜１０Ｂをエツチングした後、レジスト膜
１１ｏを除去する（第２図Ｆ）。その上に第二層目の配
線１１１を形成することにより、配線１１１とｐ型半導
体基板１ｏ１のコンタクト及び配線１１１と配線１０７
のコンタクトが形成される（第２図Ｇ）。
発明が解決しようとする課題
しかしながら、このようなコンタクトの形成方法におい
ては、縦横比の大きく異なるコンタクトホールを形成す
る必要があり、これら深さの大きく異なるコンタクトホ
ールを同時に形成することは困難であるため１．５３１
々のマスクを用いて、それぞれにエツチングを行うこと
により形成しており工程が複雑である。同時に形成しよ
うとする場合、深いコンタクトホールの形成に適した条
件でエツチングを行うと浅いコンタクトホールを形成す
べき場所では下の層までコンタクトホールが突き抜ける
恐れがあり、洩いコンタクトホールの形成に適した条件
でエツチングを行うと深いコンタクトホールを形成すべ
き場所に十分な深さのコンタクトホールが形成されカい
。
ては、縦横比の大きく異なるコンタクトホールを形成す
る必要があり、これら深さの大きく異なるコンタクトホ
ールを同時に形成することは困難であるため１．５３１
々のマスクを用いて、それぞれにエツチングを行うこと
により形成しており工程が複雑である。同時に形成しよ
うとする場合、深いコンタクトホールの形成に適した条
件でエツチングを行うと浅いコンタクトホールを形成す
べき場所では下の層までコンタクトホールが突き抜ける
恐れがあり、洩いコンタクトホールの形成に適した条件
でエツチングを行うと深いコンタクトホールを形成すべ
き場所に十分な深さのコンタクトホールが形成されカい
。
本発明は、このような従来の問題点を解消するものであ
り、深さの大きく異なるコンタクトホールをなくすこと
によシ、工程数を減少させるものである。
り、深さの大きく異なるコンタクトホールをなくすこと
によシ、工程数を減少させるものである。
課題を解決するための手段
本発明は、半導体基板表面に第１の絶縁膜を形成し、そ
の第１の絶縁膜上に形成される第１の配線と半導体基板
とのコンタクトが形成される部分の第１の絶縁膜を除去
すると同時に第１の配線と第２の配線とのコンタクトが
形成される部分の下の第１の絶縁膜を除去する工程と、
第１の絶縁膜と第１の配線の上に第２の絶縁膜を形成し
平坦化する工程と、第２の絶縁膜の上に形成される第２
の配線と第１の配線とのコンタクトを形成する部分の第
２の絶縁膜を除去すると同時に第２の配線と半導体基板
とのコンタクトを形成する部分の第１の絶縁膜と第２の
絶縁膜を除去する工程を含むことを特徴とする半導体集
積回路の製造方法である。
の第１の絶縁膜上に形成される第１の配線と半導体基板
とのコンタクトが形成される部分の第１の絶縁膜を除去
すると同時に第１の配線と第２の配線とのコンタクトが
形成される部分の下の第１の絶縁膜を除去する工程と、
第１の絶縁膜と第１の配線の上に第２の絶縁膜を形成し
平坦化する工程と、第２の絶縁膜の上に形成される第２
の配線と第１の配線とのコンタクトを形成する部分の第
２の絶縁膜を除去すると同時に第２の配線と半導体基板
とのコンタクトを形成する部分の第１の絶縁膜と第２の
絶縁膜を除去する工程を含むことを特徴とする半導体集
積回路の製造方法である。
作用
本発明は、前記した構成により、第２の配線と第１の配
線との間のコンタクトを形成するだめのコンタクトホー
ルとへ、第２の配線と半導体基板との間のコンタクトを
形成するだめのコンタクトホールの深さの差が小さくな
り、同一のエツチングで同時に形成できるため、工程が
簡略できる。
線との間のコンタクトを形成するだめのコンタクトホー
ルとへ、第２の配線と半導体基板との間のコンタクトを
形成するだめのコンタクトホールの深さの差が小さくな
り、同一のエツチングで同時に形成できるため、工程が
簡略できる。
実施例
以下、本発明の一実施例を図面を参照して説明する。
第１図は本発明の一実施例における工程断面図を示して
いる。
いる。
まずｐ型半導体基板１の主表面に分離領域２を形成し、
分離領域２ｆ、マスクとしてイオン注入を行いｎ１層３
．４の形成を行った後、絶縁膜５を形成する（第１図ム
）。
分離領域２ｆ、マスクとしてイオン注入を行いｎ１層３
．４の形成を行った後、絶縁膜５を形成する（第１図ム
）。
次にレジスト膜６をマスクとして、絶縁膜５をエツチン
グにより除去した後、レジスト膜ｅを除去する（第１図
Ｂ）。このとき、配線７とｐ型半導体基板１とのコンタ
クトを形成する部分の絶縁膜６の他に、配線１１と配線
７とのコンタクトを形成する部分の下部にあたる絶縁膜
６も除去する。
グにより除去した後、レジスト膜ｅを除去する（第１図
Ｂ）。このとき、配線７とｐ型半導体基板１とのコンタ
クトを形成する部分の絶縁膜６の他に、配線１１と配線
７とのコンタクトを形成する部分の下部にあたる絶縁膜
６も除去する。
その上に配線７を形成することにより、ｐ型半導体基板
１と配線７とのコンタクトが形成されるとともに、配線
１１と配線７とのコンタクトが形成される部分の配線７
に凹部が形成される〔第１図Ｃ）。さらにその上に絶縁
膜８を形成し、平坦化を行う（第１図Ｄ）。このとき、
配線７に形成された凹部は、絶縁膜８で埋め込まれるた
め、配線７の凹部上の絶縁膜８は、絶縁膜６上の絶縁膜
８よシも厚く形成される。次にレジスト膜９をマスクと
して、絶縁膜８、絶縁膜５をエツチングにより除去し、
コンタクトホールを形成する。このとき、配線１１と配
線７とのコンタクトが形成される部分の絶縁膜８は、配
線１１とｐ型半導体基板１とのコンタクトを形成する部
分の絶縁膜８よりも厚いために、配線１１と配線７との
コンタクトを形成するためのコンタクトホールの深さと
、配線１１とｐ型半導体基板１とのコンタクトを形成す
るだめのコンタクトホールの深さの差は小さいため、同
一条件のエツチングで同時に形成できる。
１と配線７とのコンタクトが形成されるとともに、配線
１１と配線７とのコンタクトが形成される部分の配線７
に凹部が形成される〔第１図Ｃ）。さらにその上に絶縁
膜８を形成し、平坦化を行う（第１図Ｄ）。このとき、
配線７に形成された凹部は、絶縁膜８で埋め込まれるた
め、配線７の凹部上の絶縁膜８は、絶縁膜６上の絶縁膜
８よシも厚く形成される。次にレジスト膜９をマスクと
して、絶縁膜８、絶縁膜５をエツチングにより除去し、
コンタクトホールを形成する。このとき、配線１１と配
線７とのコンタクトが形成される部分の絶縁膜８は、配
線１１とｐ型半導体基板１とのコンタクトを形成する部
分の絶縁膜８よりも厚いために、配線１１と配線７との
コンタクトを形成するためのコンタクトホールの深さと
、配線１１とｐ型半導体基板１とのコンタクトを形成す
るだめのコンタクトホールの深さの差は小さいため、同
一条件のエツチングで同時に形成できる。
その後、レジスト膜９を除去しく第１図Ｅ）、その上に
配線１１を形成することにより、配線１１とｐ型半導体
基板１とのコンタクト及び配線１１と配線７のコンタク
トが形成される（第１図Ｇ）。
配線１１を形成することにより、配線１１とｐ型半導体
基板１とのコンタクト及び配線１１と配線７のコンタク
トが形成される（第１図Ｇ）。
以上のように本実施例によれば、第２層目の配線と半導
体基板とのコンタクトを形成するだめのコンタクトホー
ルと、第２層目の配線と第１層目の配線とのコンタクト
を形成するだめのコンタクトホールの深さの差が小さく
なるため、同一のエツチングで同時に形成でき、工程を
大幅に簡略化できる。
体基板とのコンタクトを形成するだめのコンタクトホー
ルと、第２層目の配線と第１層目の配線とのコンタクト
を形成するだめのコンタクトホールの深さの差が小さく
なるため、同一のエツチングで同時に形成でき、工程を
大幅に簡略化できる。
発明の詳細
な説明したように、本発明によれば、第２層目の配線と
半導体基板とのコンタクトを形成するだめのコンタクト
ホールと、第２層目の配線と第１層目の配線とのコンタ
クトを形成するためのコンタクトホールを同時に形成で
きるため、マスク枚数の減少、工程の大幅な簡略化が可
能であり、その実用的効果は大きい。
半導体基板とのコンタクトを形成するだめのコンタクト
ホールと、第２層目の配線と第１層目の配線とのコンタ
クトを形成するためのコンタクトホールを同時に形成で
きるため、マスク枚数の減少、工程の大幅な簡略化が可
能であり、その実用的効果は大きい。
第１図は本発明の一実施例方法を示す工程断面図、第２
図は従来の半導体集積回路における配線およびコンタク
トの形成方法を示す工程断面図である。 １・・・・・・ｐ型半導体基板、２・・・・・・分離領
域、３゜４・・・・・・ｎ＋層、７・・・・・・配線、
５．８・・・・・・絶縁膜、６．９・・・・・・レジス
ト膜。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名１図 、−ｐｌ＋Ｘ４ｙ４Ｈ ２−−・力両ＩＬ虻 ３．４−、−ハｔｆ ５−０−特９ゑ榎 第 １ 囚 弔 図 パラ 図
図は従来の半導体集積回路における配線およびコンタク
トの形成方法を示す工程断面図である。 １・・・・・・ｐ型半導体基板、２・・・・・・分離領
域、３゜４・・・・・・ｎ＋層、７・・・・・・配線、
５．８・・・・・・絶縁膜、６．９・・・・・・レジス
ト膜。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名１図 、−ｐｌ＋Ｘ４ｙ４Ｈ ２−−・力両ＩＬ虻 ３．４−、−ハｔｆ ５−０−特９ゑ榎 第 １ 囚 弔 図 パラ 図
Claims (1)
- 半導体基板表面に第１の絶縁膜を形成し、その第１の絶
縁膜上に形成される第１の配線と前記半導体基板とのコ
ンタクトが形成される部分の前記第１の絶縁膜を除去す
ると同時に前記第１の配線と第２の配線のコンタクトが
形成される部分の前記第１の配線下の前記第１の絶縁膜
を除去する工程と、前記第１の絶縁膜と前記第１の配線
の上に、第２の絶縁膜を形成し平坦化する工程と、その
第２の絶縁膜上に形成される前記第２の配線と前記第１
の配線とのコンタクトが形成される部分の前記第２の絶
縁膜を除去すると同時に前記第２の配線と前記半導体基
板とのコンタクトを形成する部分の前記第１の絶縁膜と
前記第２の絶縁膜を除去する工程を含む半導体集積回路
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16721388A JPH0216736A (ja) | 1988-07-05 | 1988-07-05 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16721388A JPH0216736A (ja) | 1988-07-05 | 1988-07-05 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0216736A true JPH0216736A (ja) | 1990-01-19 |
Family
ID=15845523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16721388A Pending JPH0216736A (ja) | 1988-07-05 | 1988-07-05 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0216736A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02290044A (ja) * | 1989-02-17 | 1990-11-29 | Matsushita Electron Corp | 半導体装置の製造方法 |
| US5049525A (en) * | 1990-06-29 | 1991-09-17 | Texas Instruments Incorporated | Iterative self-aligned contact metallization process |
| JPH043456A (ja) * | 1990-04-19 | 1992-01-08 | Nec Corp | 能動層積層素子形成方法 |
| US5122859A (en) * | 1990-06-29 | 1992-06-16 | Texas Instruments Incorporated | Iterative self-aligned contact metallization process |
| US5457251A (en) * | 1992-01-24 | 1995-10-10 | Asahi Kasei Kogyo Kabushiki Kaisha | Method for partially hydrogenating a monocyclic aromatic hydrocarbon |
| US5973218A (en) * | 1997-07-08 | 1999-10-26 | Asahi Kasei Kogyo Kabushiki Kaisha | Process for producing cycloolefin |
-
1988
- 1988-07-05 JP JP16721388A patent/JPH0216736A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02290044A (ja) * | 1989-02-17 | 1990-11-29 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH043456A (ja) * | 1990-04-19 | 1992-01-08 | Nec Corp | 能動層積層素子形成方法 |
| US5049525A (en) * | 1990-06-29 | 1991-09-17 | Texas Instruments Incorporated | Iterative self-aligned contact metallization process |
| US5122859A (en) * | 1990-06-29 | 1992-06-16 | Texas Instruments Incorporated | Iterative self-aligned contact metallization process |
| US5457251A (en) * | 1992-01-24 | 1995-10-10 | Asahi Kasei Kogyo Kabushiki Kaisha | Method for partially hydrogenating a monocyclic aromatic hydrocarbon |
| US5973218A (en) * | 1997-07-08 | 1999-10-26 | Asahi Kasei Kogyo Kabushiki Kaisha | Process for producing cycloolefin |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5369050A (en) | Method of fabricating semiconductor device | |
| KR100510112B1 (ko) | 다적층 3차원 고밀도 반도체 디바이스 및 그 제조 방법 | |
| US5294562A (en) | Trench isolation with global planarization using flood exposure | |
| US4007103A (en) | Planarizing insulative layers by resputtering | |
| JPS6232630A (ja) | コンタクトプラグの形成方法 | |
| JP3065829B2 (ja) | 半導体装置 | |
| JPH04313232A (ja) | 高密度多層金属配線パターンをもつ集積回路構造及びその製造方法 | |
| JPH06204347A (ja) | コンタクトホールを形成する方法 | |
| JPH0216736A (ja) | 半導体集積回路の製造方法 | |
| US5759884A (en) | Method for forming well of semiconductor device | |
| JPH02246330A (ja) | 半導体装置の製造方法 | |
| JPH04209534A (ja) | 半導体装置の製造方法 | |
| JPH0396249A (ja) | 半導体装置の製造方法 | |
| JP3360970B2 (ja) | 半導体装置の製造方法 | |
| KR19980070435A (ko) | 반도체 장치 제조 방법 | |
| JPH05267336A (ja) | 位置合わせマークを用いた配線層の形成方法 | |
| JPH0410539A (ja) | 半導体装置の製造方法 | |
| JPH07147225A (ja) | 半導体装置およびその製造方法 | |
| JPS61128533A (ja) | 半導体装置の製造方法 | |
| JPS6189633A (ja) | 半導体装置の製造方法 | |
| JPS6132544A (ja) | 半導体集積回路装置の製造方法 | |
| JP2000124326A (ja) | 集積回路の形成方法 | |
| JPH03229421A (ja) | 半導体装置の製造方法 | |
| JPS63312657A (ja) | 半導体集積回路装置の製造方法 | |
| JPH04102356A (ja) | 半導体集積回路及びその製造方法 |