JPS6132544A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS6132544A JPS6132544A JP15436084A JP15436084A JPS6132544A JP S6132544 A JPS6132544 A JP S6132544A JP 15436084 A JP15436084 A JP 15436084A JP 15436084 A JP15436084 A JP 15436084A JP S6132544 A JPS6132544 A JP S6132544A
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- recess
- sio2 film
- integrated circuit
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体集積回路装置（以下ＩＣという）の製造
方法に関し、特に、平坦で微細な分離絶縁膜を形成する
方法に関する。
方法に関し、特に、平坦で微細な分離絶縁膜を形成する
方法に関する。
従来例の構成とその問題点−
近年ＩＣは寸すまず高集積イビされる傾向にあり素子お
よび素子間分離領域の微細化が図られている。そこで、
シリコン（以下Ｓｉという）基板上の任意の幅の素子間
分離領域に、表面が平坦で素子領域への入り込みのない
分離絶縁膜の形成方法の開発が望まれている。
よび素子間分離領域の微細化が図られている。そこで、
シリコン（以下Ｓｉという）基板上の任意の幅の素子間
分離領域に、表面が平坦で素子領域への入り込みのない
分離絶縁膜の形成方法の開発が望まれている。
従来、Ｓｉ基板上に分離絶縁膜を形成する方法としては
、ンリコン窒化膜（以下Ｓｉ３Ｎ４膜という）を酸化の
マスクとして用いる選択酸化法（第１図（ａ））や、Ｓ
ｉ基”板の分離凹部に化学的気相成長（以下ＣＶＤとい
う）によりシリコン酸化膜（以下Ｓ １０２膜という）
を埋め込む方法（第１図（ｂ））がよく知られている。
、ンリコン窒化膜（以下Ｓｉ３Ｎ４膜という）を酸化の
マスクとして用いる選択酸化法（第１図（ａ））や、Ｓ
ｉ基”板の分離凹部に化学的気相成長（以下ＣＶＤとい
う）によりシリコン酸化膜（以下Ｓ １０２膜という）
を埋め込む方法（第１図（ｂ））がよく知られている。
ここで、第１図（ａ） 、 （ｂ）において、１はＳｉ
基板、２は分離Ｓ ｉ０２膜、３はフィールドＳ ｚ０
２膜である。
基板、２は分離Ｓ ｉ０２膜、３はフィールドＳ ｚ０
２膜である。
第１図（、）に示すように、選択酸化法では任意の幅の
分離Ｓ １０２膜２を形成でき、これをフィールドＳｉ
○２膜として用いることができるが、この分離ＳｉＯ２
膜２にはいわゆるバーズビークＡおよびバーズベッドＢ
が発生し、素子領域への分離Ｓ １０２膜２の入り込み
や素子間配線の断線などの問題点がある。
分離Ｓ １０２膜２を形成でき、これをフィールドＳｉ
○２膜として用いることができるが、この分離ＳｉＯ２
膜２にはいわゆるバーズビークＡおよびバーズベッドＢ
が発生し、素子領域への分離Ｓ １０２膜２の入り込み
や素子間配線の断線などの問題点がある。
寸だ、第１図（ｂ）に示すように、埋め込み方法では素
子領域への入り込みのない分離Ｓ ｉ ０２膜２を形成
できる。しかし、分離凹部にＣＶ Ｄ Ｓ ｌｏ２膜
を埋め込むには、凹部の両側面から堆積成長してきたＣ
Ｖ Ｄ Ｓ １０２膜が凹部の中央で接することが
必要であるため、凹部の巾は堆積Ｓ １０２膜の膜厚の
約２倍以内にする制限が生じ、任意の幅の分離Ｓ ｉ０
２膜２を同時に形成することができ々い。
子領域への入り込みのない分離Ｓ ｉ ０２膜２を形成
できる。しかし、分離凹部にＣＶ Ｄ Ｓ ｌｏ２膜
を埋め込むには、凹部の両側面から堆積成長してきたＣ
Ｖ Ｄ Ｓ １０２膜が凹部の中央で接することが
必要であるため、凹部の巾は堆積Ｓ １０２膜の膜厚の
約２倍以内にする制限が生じ、任意の幅の分離Ｓ ｉ０
２膜２を同時に形成することができ々い。
そこで、フィールドＳ ｚ ０２膜３は他の方法で形成
しなければならず、製造工程が増え複雑になる。
しなければならず、製造工程が増え複雑になる。
さらに、この方法で深い分離Ｓ １０２膜２を形成する
場合には、分離凹部の段差は急峻になるため、埋め込む
ＣＶ Ｄ Ｓ １０２膜のステップカバレッジは劣化
するので、凹部の表面を平坦に埋め込むことができず、
分離Ｓ １０２膜２の中央に溝Ｃが残り、素子間配線の
断線および短絡などの問題点がある。
場合には、分離凹部の段差は急峻になるため、埋め込む
ＣＶ Ｄ Ｓ １０２膜のステップカバレッジは劣化
するので、凹部の表面を平坦に埋め込むことができず、
分離Ｓ １０２膜２の中央に溝Ｃが残り、素子間配線の
断線および短絡などの問題点がある。
以上のように、従来の形成方法では、上記問題点を有し
ており、ＩＣの高集積化の障害となっている。
ており、ＩＣの高集積化の障害となっている。
発明の目的
本発明はこのような従来の問題をかんがみ、分離絶縁膜
で構成されたＩＣにおいて、８１ 基板上に表面が平坦
で、そして素子領域への入り込みが力い、任意の幅の分
離絶縁膜を形成し、高集積化が可能なＩＣの製造方法を
提供する。
で構成されたＩＣにおいて、８１ 基板上に表面が平坦
で、そして素子領域への入り込みが力い、任意の幅の分
離絶縁膜を形成し、高集積化が可能なＩＣの製造方法を
提供する。
発明の構成
本発明は、半導体基板上に分離凹部を形成し、との凹部
に第１の絶縁膜を形成する。次に、上記凹部の所定領域
にテーパーを有する感光性樹脂パターン形成し、との凹
部の側面と所定領域のみに第１の絶縁膜を残し、テーパ
ーを有する溝を形成する。次に、上記溝に第２の絶縁膜
を形成することを用いて、高集積化が可能なＩＣを製造
するものである。
に第１の絶縁膜を形成する。次に、上記凹部の所定領域
にテーパーを有する感光性樹脂パターン形成し、との凹
部の側面と所定領域のみに第１の絶縁膜を残し、テーパ
ーを有する溝を形成する。次に、上記溝に第２の絶縁膜
を形成することを用いて、高集積化が可能なＩＣを製造
するものである。
実施例の説明
本発明の一実施例について第２図（−）〜（ｆ）を用い
て説明する。第２図において、１ｏはＳｉ 基板、１１
は分離凹部、１２は第１の３１０２膜、１３は感光性レ
ジスト膜、１４は溝、１５は第２のＳ ｉ０２膜、１６
は分離Ｓ ｚ ０２膜である。
て説明する。第２図において、１ｏはＳｉ 基板、１１
は分離凹部、１２は第１の３１０２膜、１３は感光性レ
ジスト膜、１４は溝、１５は第２のＳ ｉ０２膜、１６
は分離Ｓ ｚ ０２膜である。
１ずＩＣを形成するためのＳｉ基板１０の表面の所定領
域に感光性レジストパターンを形成し、露出しだＳｉ基
板１をエツチング除去し、素子間分離領域になる凹部１
１を形成する。ここで、必要ならばこのレジストパター
ンを注入のマスクとして、Ｓｉ 基板１と同電形の不純
物をイオン注入してチャンネルストッパーになる拡散層
を形成する（図示せず）。そして、レジストパターンを
除去する（第２図（ａ））。
域に感光性レジストパターンを形成し、露出しだＳｉ基
板１をエツチング除去し、素子間分離領域になる凹部１
１を形成する。ここで、必要ならばこのレジストパター
ンを注入のマスクとして、Ｓｉ 基板１と同電形の不純
物をイオン注入してチャンネルストッパーになる拡散層
を形成する（図示せず）。そして、レジストパターンを
除去する（第２図（ａ））。
次いで、上記凹部１１にＣＶＤにより、この凹部１１の
深さに等しい膜厚の第１の３１０２膜１２を形成する（
第２図（ｂ））。
深さに等しい膜厚の第１の３１０２膜１２を形成する（
第２図（ｂ））。
次いで、幅の広い上記凹部１１ａの所定領域に感光性レ
ジストパターン１３を形成し、その後、たとえば、この
レジスト材の軟化点温度以上のベーキングを施して、こ
のレジストパターン１３に適当な角度のテーパーを形成
する（第２図（Ｃ））。
ジストパターン１３を形成し、その後、たとえば、この
レジスト材の軟化点温度以上のベーキングを施して、こ
のレジストパターン１３に適当な角度のテーパーを形成
する（第２図（Ｃ））。
次いで、上記レジストパターン１３をエツチングのマス
クとして第１のＳ １０２膜１２を、たとえば、異方性
の高い、Ｃ３Ｆ８ガスを用いた反応性イオンエツチング
（ＲＩＥ）して、上記凹部１１の側面と所定領域にそれ
ぞれ第１の５ｉ０２膜１２ａと１２ｂを残し、との凹部
１１にテーパーを有する溝１４を形成する。ここで、幅
の異なる全ての凹部１１に、はぼ一定の幅の溝１４が形
成できるように、上記レジストパターン１３をあらかじ
め形成する。そして、このレジストパターン１３を除去
する（第２図（→）。
クとして第１のＳ １０２膜１２を、たとえば、異方性
の高い、Ｃ３Ｆ８ガスを用いた反応性イオンエツチング
（ＲＩＥ）して、上記凹部１１の側面と所定領域にそれ
ぞれ第１の５ｉ０２膜１２ａと１２ｂを残し、との凹部
１１にテーパーを有する溝１４を形成する。ここで、幅
の異なる全ての凹部１１に、はぼ一定の幅の溝１４が形
成できるように、上記レジストパターン１３をあらかじ
め形成する。そして、このレジストパターン１３を除去
する（第２図（→）。
次いで、上記溝１４にＣＶＤにより、この溝１４の幅の
少なくとも２分の１以上の膜厚の第２のＳ ｉ０２膜１
５を形成する。こうすると、溝１４はテーパーを有して
いるので、第２の８１０２ 膜１５のステップカバレッ
ジは改善されるので、この溝１４は表面が平坦になるよ
うに第２のＳ ｉ０２膜１６で完全に埋め込まれる。そ
の後、第１および第２のＣｖＤ−８ｉ０２膜１２ 、１
６ノ緻密化のため、／ｌとえは、９００〜１０００″Ｃ
の酸化性雰囲気で熱処理を行なう（第２図（→）。
少なくとも２分の１以上の膜厚の第２のＳ ｉ０２膜１
５を形成する。こうすると、溝１４はテーパーを有して
いるので、第２の８１０２ 膜１５のステップカバレッ
ジは改善されるので、この溝１４は表面が平坦になるよ
うに第２のＳ ｉ０２膜１６で完全に埋め込まれる。そ
の後、第１および第２のＣｖＤ−８ｉ０２膜１２ 、１
６ノ緻密化のため、／ｌとえは、９００〜１０００″Ｃ
の酸化性雰囲気で熱処理を行なう（第２図（→）。
次いで、上記Ｓｔ 基板１ｏを、たとえば、ＨＦとＨ２
Ｏの混合溶液でＳｔ 基板１ｏの表面が撥水するまで
Ｓ ｚ０２膜１６をエツチング除去すると、上記凹部１
１に分離Ｓ １０２膜１６を形成することができる。ま
た、このＳ ｚ０２膜１６をフィールドＳ １０２膜と
して用いることもできる（第２図（ｆ））。
Ｏの混合溶液でＳｔ 基板１ｏの表面が撥水するまで
Ｓ ｚ０２膜１６をエツチング除去すると、上記凹部１
１に分離Ｓ １０２膜１６を形成することができる。ま
た、このＳ ｚ０２膜１６をフィールドＳ １０２膜と
して用いることもできる（第２図（ｆ））。
この後、周知の技術を用いて、素子および配線を形成し
て、本実施例のＩＣはでき上がる（図示せず）。
て、本実施例のＩＣはでき上がる（図示せず）。
このように製造されたＩＣの分離Ｓ ｉ０２膜は、第２
図（ｆ）に示すように、素子領域への入り込みがないの
でＩＣの高集積化を実現できる。そして、任意の幅の分
離Ｓ ｘ ０２膜１６を形成できるので、他の方法でフ
ィールドＳ １０２膜を形成する必要がない。さらに、
本発明により深い分離Ｓ ｚ ０２膜１６を形成した場
合にも、分離Ｓ １０２膜１６の表面は平坦であるので
、素子間配線の断線および短絡を防止することができる
。
図（ｆ）に示すように、素子領域への入り込みがないの
でＩＣの高集積化を実現できる。そして、任意の幅の分
離Ｓ ｘ ０２膜１６を形成できるので、他の方法でフ
ィールドＳ １０２膜を形成する必要がない。さらに、
本発明により深い分離Ｓ ｚ ０２膜１６を形成した場
合にも、分離Ｓ １０２膜１６の表面は平坦であるので
、素子間配線の断線および短絡を防止することができる
。
なお、本実施例において、第１および第２の絶縁膜はＣ
Ｖ Ｄ Ｓ １０２膜としたが、これは他の絶縁膜、
たとえば、Ｓｉ３Ｎ４膜でもよい。また、感光性レジス
トパターンのテーパーはベーキングを施して形成したが
、これは他の方法、たとえば、レジストの露光あるいは
現像方法により形成してよい。さらに、ＣＶ Ｄ Ｓ
１０２膜は緻密化を行なっているが、この工程がなく
とも本効果が得られるのは言うまでもない。
Ｖ Ｄ Ｓ １０２膜としたが、これは他の絶縁膜、
たとえば、Ｓｉ３Ｎ４膜でもよい。また、感光性レジス
トパターンのテーパーはベーキングを施して形成したが
、これは他の方法、たとえば、レジストの露光あるいは
現像方法により形成してよい。さらに、ＣＶ Ｄ Ｓ
１０２膜は緻密化を行なっているが、この工程がなく
とも本効果が得られるのは言うまでもない。
発明の効果
以上のように、本発明は半導体基板の分離領域に凹部を
形成し、との凹部に絶縁物でテーパーを有した溝を形成
し、そしてこの溝に絶縁物を埋め込み形成することによ
シ、表面が平坦で、そして素子領域への入り込みがない
。任意の幅の分離絶縁膜を同時に形成できるという効果
を得ることができる優れた製造方法であり、高集積化が
可能な半導体集積回路装置を実現できるものである。
形成し、との凹部に絶縁物でテーパーを有した溝を形成
し、そしてこの溝に絶縁物を埋め込み形成することによ
シ、表面が平坦で、そして素子領域への入り込みがない
。任意の幅の分離絶縁膜を同時に形成できるという効果
を得ることができる優れた製造方法であり、高集積化が
可能な半導体集積回路装置を実現できるものである。
第１図（ａ）、（ｂ）は従来例のＩＣの分離絶縁膜の形
成後の断面図、第２図（ａ）〜（ｆ）は本発明の一実施
例にかかるＩＣの分離絶縁膜の形成方法の工程断面図で
ある。 １０・・・・・・Ｓｉ 基板、１１・・・・・分離凹部
、１２・・・・・第１のＳ ｚ ０２膜、１３・・・・
・・感光性レジストパターン、１４・・・・・・溝、１
５・・・・・第２の８１０２膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 （す （ｂ） 第２図 （αう １ｌｂｌｌｌの 第２図 Ｃ（Ｌ） （ｅ） １７１、 １０ １／必
成後の断面図、第２図（ａ）〜（ｆ）は本発明の一実施
例にかかるＩＣの分離絶縁膜の形成方法の工程断面図で
ある。 １０・・・・・・Ｓｉ 基板、１１・・・・・分離凹部
、１２・・・・・第１のＳ ｚ ０２膜、１３・・・・
・・感光性レジストパターン、１４・・・・・・溝、１
５・・・・・第２の８１０２膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 （す （ｂ） 第２図 （αう １ｌｂｌｌｌの 第２図 Ｃ（Ｌ） （ｅ） １７１、 １０ １／必
Claims (5)
- （１）半導体基板の一主面に分離凹部を形成する工程と
、前記凹部に第１の絶縁膜を形成する工程と、前記凹部
の所定領域にテーパーを有する感光性樹脂パターンを形
成する工程と、前記凹部の側面と所定領域に前記第１の
絶縁膜を残し、テーパーを有する溝を形成する工程と、
前記溝に第２の絶縁膜を形成する工程とを有することを
特徴とする半導体集積回路装置の製造方法。 - （２）第１の絶縁膜の膜厚は凹部の深さにほぼ等しいこ
とを特徴とする特許請求の範囲第１項に記載の半導体集
積回路装置の製造方法。 - （３）感光性樹脂パターンのテーパーは樹脂の軟化点温
度以上のベーキングを施して形成することを特徴とする
特許請求の範囲第１項に記載の半導体集積回路装置の製
造方法。 - （４）溝は感光性樹脂パターンをエッチングのマスクと
して、第１の絶縁膜を異方性エッチングして形成するこ
とを特徴とする特許請求の範囲第１項に記載の半導体集
積回路装置の製造方法。 - （５）第２の絶縁膜の膜厚は溝の幅の少なくとも２分の
１以上であることを特徴とする特許請求の範囲第１項に
記載の半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15436084A JPS6132544A (ja) | 1984-07-25 | 1984-07-25 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15436084A JPS6132544A (ja) | 1984-07-25 | 1984-07-25 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6132544A true JPS6132544A (ja) | 1986-02-15 |
Family
ID=15582451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15436084A Pending JPS6132544A (ja) | 1984-07-25 | 1984-07-25 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6132544A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0366145A (ja) * | 1989-07-28 | 1991-03-20 | American Teleph & Telegr Co <Att> | 半導体装置 |
-
1984
- 1984-07-25 JP JP15436084A patent/JPS6132544A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0366145A (ja) * | 1989-07-28 | 1991-03-20 | American Teleph & Telegr Co <Att> | 半導体装置 |
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