JPS60142535A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60142535A JPS60142535A JP25085283A JP25085283A JPS60142535A JP S60142535 A JPS60142535 A JP S60142535A JP 25085283 A JP25085283 A JP 25085283A JP 25085283 A JP25085283 A JP 25085283A JP S60142535 A JPS60142535 A JP S60142535A
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- isolation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法の特に素子間分離技術に
関するものである。
関するものである。
従来例の構成とその問題点
従来の素子間分離方法の一例を第１図（Ａ）〜（Ｅ）に
示す。
示す。
まず半導体基板１上に熱酸化法等により第１の５ｉ０２
膜２を例えば３ｏＯ〜２ｏｏＯ人、減圧ＣＶＤ法等によ
り第１の５１３Ｎ４膜３を例えば５００〜２ｏ０〇八、
ｃｖｎ法により第２（７）ＳｉＯ膜４を例えば０．５〜
１．０７１１形成する。
膜２を例えば３ｏＯ〜２ｏｏＯ人、減圧ＣＶＤ法等によ
り第１の５１３Ｎ４膜３を例えば５００〜２ｏ０〇八、
ｃｖｎ法により第２（７）ＳｉＯ膜４を例えば０．５〜
１．０７１１形成する。
その後フォトリソ技術を用いて、分離領域形成用のフォ
トレジストパターン（図示せず）を形成しこのフォトレ
ジストパターンをマスクとして、第１ （７） Ｓｉ
０２膜２．第１ （７） Ｓｉ３ Ｎ４膜３．第２ ノ
５ｉＯｚ膜４をエツチングしたのち、第２の５ｉ０２膜
４をマスクとして、半導体基板１をエツチングし分離溝
５を例えば深さ１〜５／１ｍに形成する（第１図Ａ）。
トレジストパターン（図示せず）を形成しこのフォトレ
ジストパターンをマスクとして、第１ （７） Ｓｉ
０２膜２．第１ （７） Ｓｉ３ Ｎ４膜３．第２ ノ
５ｉＯｚ膜４をエツチングしたのち、第２の５ｉ０２膜
４をマスクとして、半導体基板１をエツチングし分離溝
５を例えば深さ１〜５／１ｍに形成する（第１図Ａ）。
次に第２のＳｉＯ２膜４を除去したのち、第１のＳｉ２
Ｎ４３をマスクとして熱酸化法により分−溝６の内壁に
のみ第３の３１０２膜６を例えば１０００〜３０００人
形成する。その後第１のＳｉ３Ｎ４膜３を除去し、次に
減圧ＣＶＤ法等により、第２の５１３Ｎ４膜７を例えば
６ｏＯ〜２０００人、 Ｐｏ１ｙ Ｓｉ （多結晶シリ
コン）膜８を例えば０．６〜３ノ１７７１形成する（第
１図Ｂ）。
Ｎ４３をマスクとして熱酸化法により分−溝６の内壁に
のみ第３の３１０２膜６を例えば１０００〜３０００人
形成する。その後第１のＳｉ３Ｎ４膜３を除去し、次に
減圧ＣＶＤ法等により、第２の５１３Ｎ４膜７を例えば
６ｏＯ〜２０００人、 Ｐｏ１ｙ Ｓｉ （多結晶シリ
コン）膜８を例えば０．６〜３ノ１７７１形成する（第
１図Ｂ）。
次にスピンコード法によりフォトレジスト膜９を塗布す
ると、平１１」部の膜厚ａに比べ分離溝５部の膜厚すは
厚く形成される（第１図Ｃ）。
ると、平１１」部の膜厚ａに比べ分離溝５部の膜厚すは
厚く形成される（第１図Ｃ）。
次に異方性のドライエツチング法を用いフォトレジスト
膜９をエツチングし、分〜（＃ １ｉ）１’ ｓ部にの
みフォトレジスト膜９′を残す。
膜９をエツチングし、分〜（＃ １ｉ）１’ ｓ部にの
みフォトレジスト膜９′を残す。
このフォトレジスト膜すをマスクトシて、プラズマエツ
チング法等によりＰｏ１ｙ Ｓｉ 膜８ ヲエソチング
し、分離溝５内にのみＰｏ１ｙ Ｓｉ膜８′を残す（第
１図Ｄ）。
チング法等によりＰｏ１ｙ Ｓｉ 膜８ ヲエソチング
し、分離溝５内にのみＰｏ１ｙ Ｓｉ膜８′を残す（第
１図Ｄ）。
その後フォトレジスト膜９′を除去し、高圧酸化法等に
よりＰｏ１ｙＳｉ膜ｄを酸化することにより第４のＳｉ
Ｏ２膜１０全１０して分離溝５を埋め込み分離領域を形
成する（第１図Ｅ）。
よりＰｏ１ｙＳｉ膜ｄを酸化することにより第４のＳｉ
Ｏ２膜１０全１０して分離溝５を埋め込み分離領域を形
成する（第１図Ｅ）。
以上のような方法により分離領域を形成すると溝の深さ
を一定にしないと最終的に平担にすることは困難である
。実際にこの分離方法を用いて周辺Ｃ−Ｍ ＯＳタイプ
で内部がｎあるいはＰチャネルのＭＯ８型ＩＣを考えた
場合、内部ＭＯ３領域は深さ０．５〜１．０７１部程度
で良いが、Ｃ−Ｍ ＯＳ領域は深さ３〜Ｅ５）１部程度
が必要であるため、同時に形成するためには深い方に合
わせる必要がある。しか、し分離溝の形成にドライエツ
チング法を用いることを考えると？ｉＶｔの深さが深く
なる程、エツチングした分離溝面に欠陥が発生しやすい
とともに、Ｐｏ１ｙＳｉの酸化量が多くなる程欠陥によ
ると考えられるリークが多くなる傾向がある。そこで実
１際には浅い分離でよく欠陥を非常に問題とする領域は
浅く、深い分離が必要な所のみを深くすることが必要で
あるが、従来の方法では同時に二種類の深さの分離溝を
平担に形成することは困難であった。
を一定にしないと最終的に平担にすることは困難である
。実際にこの分離方法を用いて周辺Ｃ−Ｍ ＯＳタイプ
で内部がｎあるいはＰチャネルのＭＯ８型ＩＣを考えた
場合、内部ＭＯ３領域は深さ０．５〜１．０７１部程度
で良いが、Ｃ−Ｍ ＯＳ領域は深さ３〜Ｅ５）１部程度
が必要であるため、同時に形成するためには深い方に合
わせる必要がある。しか、し分離溝の形成にドライエツ
チング法を用いることを考えると？ｉＶｔの深さが深く
なる程、エツチングした分離溝面に欠陥が発生しやすい
とともに、Ｐｏ１ｙＳｉの酸化量が多くなる程欠陥によ
ると考えられるリークが多くなる傾向がある。そこで実
１際には浅い分離でよく欠陥を非常に問題とする領域は
浅く、深い分離が必要な所のみを深くすることが必要で
あるが、従来の方法では同時に二種類の深さの分離溝を
平担に形成することは困難であった。
発明の目的
本発明は同−Ｊ（（板内に２種類の分離溝深さを有する
分離領域を容易かつほぼ乎（Ｕに形成する方法を提供す
るものである。
分離領域を容易かつほぼ乎（Ｕに形成する方法を提供す
るものである。
発明の構成
本発明は深い分離領域と浅い分離領域を形成する場合、
まず深い分離溝をＰｏ１ｙＳｉの埋め込み方法等を用い
ある程度埋めたのちに、絶縁膜により深い分離１＋’ｌ
ｉののこりと浅い分所Ａ ！＋’ｌｆを同１１、テに埋
め込む方法である。
まず深い分離溝をＰｏ１ｙＳｉの埋め込み方法等を用い
ある程度埋めたのちに、絶縁膜により深い分離１＋’ｌ
ｉののこりと浅い分所Ａ ！＋’ｌｆを同１１、テに埋
め込む方法である。
実施例の説明
本発明の素子間分離方法の第１の実施例を第２図（Ａ）
〜（Ｈ）に示す。
〜（Ｈ）に示す。
寸ず半導体基板１上に熱酸化法等にょシ第１の８１０２
膜２を例えば３０ｏ〜２ｏＯｏ人、減圧ＣＶＤ法等によ
り第１のＳｉ３Ｎ４膜３を例えば５００〜２０００人、
ｃｖｎ法等ニより第２ノ５１０２膜４を例えば０．５〜
１，０ノｒｔｎ形成する。
膜２を例えば３０ｏ〜２ｏＯｏ人、減圧ＣＶＤ法等によ
り第１のＳｉ３Ｎ４膜３を例えば５００〜２０００人、
ｃｖｎ法等ニより第２ノ５１０２膜４を例えば０．５〜
１，０ノｒｔｎ形成する。
その後フ−Ｐ ト’Ｊソ技術を用いて分離領域形成用の
フォトレジストパターン（図示せず）を形成しこのフォ
トレジストパターンをマスクとして、第１のＳｉＯ２膜
２．第１のＳ：Ｌ３Ｎ４膜３．第２の５ｉ０２膜４を異
方性のドライエツチング法等を用いてエツチングしたの
ち、第２の５１０２膜をマスクとして、半導体基板１を
異方性のドライエツチング法等を用いエツチングし深い
分離領域が必要な部分１６に第１の分離溝５を例えば深
さ１〜５μｍに形成する（第２図Ａ）。
フォトレジストパターン（図示せず）を形成しこのフォ
トレジストパターンをマスクとして、第１のＳｉＯ２膜
２．第１のＳ：Ｌ３Ｎ４膜３．第２の５ｉ０２膜４を異
方性のドライエツチング法等を用いてエツチングしたの
ち、第２の５１０２膜をマスクとして、半導体基板１を
異方性のドライエツチング法等を用いエツチングし深い
分離領域が必要な部分１６に第１の分離溝５を例えば深
さ１〜５μｍに形成する（第２図Ａ）。
次に第２の５ｉｎ２膜４を除去したのち、第１のＳｉ３
Ｎ４膜３をマスクとして熱酸化法により第１の分離ｈす
； ５の内壁にのみ第３の５ｉ０２膜６を例えば１００
０〜３０００人形成する。
Ｎ４膜３をマスクとして熱酸化法により第１の分離ｈす
； ５の内壁にのみ第３の５ｉ０２膜６を例えば１００
０〜３０００人形成する。
その後第１のＳｉ３Ｎ４膜３を除去し、次に減圧ＣＶＤ
法等により第２ （７） Ｓｉ３ Ｎ４膜７を例えば５
００〜２０００人、Ｐｏ１ｙＳｉ膜８を例えば０．５〜
３．０７１部形成する（第２図Ｂ）。
法等により第２ （７） Ｓｉ３ Ｎ４膜７を例えば５
００〜２０００人、Ｐｏ１ｙＳｉ膜８を例えば０．５〜
３．０７１部形成する（第２図Ｂ）。
次にスピンコード法により第１のフォトレジスト膜９を
塗布すると、平担部の膜厚ａに比べ第１の分離溝５部の
膜厚すは厚く形成される（第２図Ｃ）。
塗布すると、平担部の膜厚ａに比べ第１の分離溝５部の
膜厚すは厚く形成される（第２図Ｃ）。
次に異方性のドライエツチング法を用い第１のフォトレ
ジスト膜９をエツチングし、分離溝５部にのみ第１のフ
第１・レジスト膜９′を残す。この第１のフォトレジス
ト膜ヴをマスクとして、プラズマエツチング法等により
Ｐｏ１ｙＳｉ膜８をエツチングし第１の分離γ１１，５
内にのみＰｏ１ｙＳｉ膜ｄを残す（第２図Ｄ）。
ジスト膜９をエツチングし、分離溝５部にのみ第１のフ
第１・レジスト膜９′を残す。この第１のフォトレジス
ト膜ヴをマスクとして、プラズマエツチング法等により
Ｐｏ１ｙＳｉ膜８をエツチングし第１の分離γ１１，５
内にのみＰｏ１ｙＳｉ膜ｄを残す（第２図Ｄ）。
その後第１のフォトレジスト膜づを除去し、高圧酸化法
等によりＰｏ１ｙＳｉ膜８′を酸化することにより第４
のＳｉ Ｏ３膜１０を形成する。この時の酸化膜厚は第
１の分離溝５が完全に埋まるまでは行なわず途中となる
ように設定する（第２図Ｅ）。
等によりＰｏ１ｙＳｉ膜８′を酸化することにより第４
のＳｉ Ｏ３膜１０を形成する。この時の酸化膜厚は第
１の分離溝５が完全に埋まるまでは行なわず途中となる
ように設定する（第２図Ｅ）。
次に第２の分離溝形成用のフォトレジストパターン１１
を形成したのち、フ第１・レジストパターン１１をマス
クとして第１のＳｉＯ□膜２．第１のＳｉ３ Ｎ４膜３
．半導体基板１を異方性のドライエツチング法等を用い
てエツチングし浅い分離領域が必要な部分１６に第２の
分離溝１２を例えば０．３〜１／Ｌｍ深さに形成する（
第２図Ｆ）。
を形成したのち、フ第１・レジストパターン１１をマス
クとして第１のＳｉＯ□膜２．第１のＳｉ３ Ｎ４膜３
．半導体基板１を異方性のドライエツチング法等を用い
てエツチングし浅い分離領域が必要な部分１６に第２の
分離溝１２を例えば０．３〜１／Ｌｍ深さに形成する（
第２図Ｆ）。
次にフォトレジストパターン１１を除去し、熱酸化法等
を用い第２の分離溝１２の内壁に第５の８１０２膜１３
を例えば１０００〜ａＯＯ○人形成したのち第２のＳｉ
３Ｎ４膜７を除去する。
を用い第２の分離溝１２の内壁に第５の８１０２膜１３
を例えば１０００〜ａＯＯ○人形成したのち第２のＳｉ
３Ｎ４膜７を除去する。
その後ＣＶＤ法等により第６の５ｉ０２膜１４を形成し
、全面にスピンコード法によりフォトレジスト膜を塗布
したのち、異方性のドライエツチング法を用いてフォト
レジスト膜をエツチングして、第１の分離溝５．第２の
分離溝１２の部分にのみ第２のフォトレジスト膜１５を
残す（第２図Ｇ）。
、全面にスピンコード法によりフォトレジスト膜を塗布
したのち、異方性のドライエツチング法を用いてフォト
レジスト膜をエツチングして、第１の分離溝５．第２の
分離溝１２の部分にのみ第２のフォトレジスト膜１５を
残す（第２図Ｇ）。
次に第２のフオ）・レジスト膜１５と第６の５ｉ０２膜
１４の選択比が約１の条件のドライエツチング法を用い
てエツチングを行ない第１の分離溝６゜第２の分離溝１
２内へ第６の５ｌＯ２膜１４′を埋め込み分離領域を形
成する（第２図Ｈ）。
１４の選択比が約１の条件のドライエツチング法を用い
てエツチングを行ない第１の分離溝６゜第２の分離溝１
２内へ第６の５ｌＯ２膜１４′を埋め込み分離領域を形
成する（第２図Ｈ）。
本発明の素子間分離方法の第２の実施例を第３図（Ａ）
〜（Ｆ）に示す。
〜（Ｆ）に示す。
まず半導体基板１上に熱酸化法等により第１の５ＩＯ２
膜２を例えば３００〜２Ｑ００人、減圧ＣｖＤ法等によ
シ第１のＳｉ３Ｎ４膜３を例えば６ＱＯ〜２００゜人、
ｃｖｎ法等により第２の５ｉ０２膜４を例えば（）、５
〜１．０ ／”−形成する。
膜２を例えば３００〜２Ｑ００人、減圧ＣｖＤ法等によ
シ第１のＳｉ３Ｎ４膜３を例えば６ＱＯ〜２００゜人、
ｃｖｎ法等により第２の５ｉ０２膜４を例えば（）、５
〜１．０ ／”−形成する。
その後フォトリソ技術を用いて分離領域形成用のフォト
レジストパターン（図示せず）を形成しこのフォトレジ
ストパターンをマスクとして第１の５ｉ０２膜２．第１
のＳｉ３Ｎ４膜３．第２のＳｉＯ□膜４を異方性のドラ
イエツチング法等を用いエツチングする。
レジストパターン（図示せず）を形成しこのフォトレジ
ストパターンをマスクとして第１の５ｉ０２膜２．第１
のＳｉ３Ｎ４膜３．第２のＳｉＯ□膜４を異方性のドラ
イエツチング法等を用いエツチングする。
次に浅い方の分離領域をプオ′トレジスト等で保ｄΦし
たのち、異方性のドライエツチング法を用いてエツチン
グを行ない深い分離領域が必要な部分１了に第１の分離
溝５を例えば１〜５ｐｍ深さに形成する。つづいて保護
膜を除去したのち異方性のドライエツチング法を用いて
浅い分離領域の必要な部分１８に第２の分離γｉ’１１
’ １２を例えば深さｏ、３〜１．○ノｌフ？乙に形成
する（第３図Ａ）。
たのち、異方性のドライエツチング法を用いてエツチン
グを行ない深い分離領域が必要な部分１了に第１の分離
溝５を例えば１〜５ｐｍ深さに形成する。つづいて保護
膜を除去したのち異方性のドライエツチング法を用いて
浅い分離領域の必要な部分１８に第２の分離γｉ’１１
’ １２を例えば深さｏ、３〜１．○ノｌフ？乙に形成
する（第３図Ａ）。
２種類の深さの分離１１す、を形成する方法としては、
深い方の第１の分離ｉｉ”ｉ ５の深さを、浅い第２の
分離溝１２を形成したのちに所定の深さとなるように最
初のエツチング量を調整する方法、まず浅い分離溝１２
と深い分離溝６を同時に、浅い分離溝１２の深さ分だけ
エツチングしたのち、浅い分離溝１２−ヒに保護膜を形
成し深い分離溝６を所定の深さまでエツチングする方法
、または、浅い分離’ｍｔ １２と深い分面ｆ溝５を一
方をエツチングする場合には他方には保護膜を形成し別
々にエツチングする方法等が考えられ、どの方法を用い
ても良いが１．完全に別々に行なう方法では保護膜の形
成下１が１回増える欠点がある。
深い方の第１の分離ｉｉ”ｉ ５の深さを、浅い第２の
分離溝１２を形成したのちに所定の深さとなるように最
初のエツチング量を調整する方法、まず浅い分離溝１２
と深い分離溝６を同時に、浅い分離溝１２の深さ分だけ
エツチングしたのち、浅い分離溝１２−ヒに保護膜を形
成し深い分離溝６を所定の深さまでエツチングする方法
、または、浅い分離’ｍｔ １２と深い分面ｆ溝５を一
方をエツチングする場合には他方には保護膜を形成し別
々にエツチングする方法等が考えられ、どの方法を用い
ても良いが１．完全に別々に行なう方法では保護膜の形
成下１が１回増える欠点がある。
次に第２の５ｉ０２膜４を除去したのち、第１のＳｉ３
Ｎ４膜３をマスクとして熱酸化法により第１の分離？＋
’） ” ＋第２の分離７（１１’ １２の内壁に第３
のＳｉＯ□膜６を例えば１０００〜３０００人形成する
。
Ｎ４膜３をマスクとして熱酸化法により第１の分離？＋
’） ” ＋第２の分離７（１１’ １２の内壁に第３
のＳｉＯ□膜６を例えば１０００〜３０００人形成する
。
その後第１のＳｉ３Ｎ４膜３を除去し、次に減圧ｃｖｎ
法等により第２のＳｉ３ Ｎ４膜７を例えば５ｏＯ−〜
２０００八、 Ｐｏ１ｙ Ｓｉ膜８を例えば０．５〜３
．’Ｏ）Ｌ ｍ形成する（第３図Ｂ）。
法等により第２のＳｉ３ Ｎ４膜７を例えば５ｏＯ−〜
２０００八、 Ｐｏ１ｙ Ｓｉ膜８を例えば０．５〜３
．’Ｏ）Ｌ ｍ形成する（第３図Ｂ）。
次にスピンコード法によりフォトレジスト膜を塗布し、
フォトリン技術により第２の分離溝１２部のフォトレジ
スト膜を除去すると第１の分離溝５の部分に第１のフォ
トレジスト膜９を形成できる。この時の第１のフォトレ
ジスト膜９は平担部の膜厚ａに比べ第１の分離溝５部の
膜厚すが厚く形成される（第３図Ｃ）。
フォトリン技術により第２の分離溝１２部のフォトレジ
スト膜を除去すると第１の分離溝５の部分に第１のフォ
トレジスト膜９を形成できる。この時の第１のフォトレ
ジスト膜９は平担部の膜厚ａに比べ第１の分離溝５部の
膜厚すが厚く形成される（第３図Ｃ）。
次に異方性のドライエツチング法を用い第１のフォトレ
ジスト膜９をエツチングし、第１の分離ｔｉｌｔ ５部
にのみ第１のフォトレジスト膜９′を残す。
ジスト膜９をエツチングし、第１の分離ｔｉｌｔ ５部
にのみ第１のフォトレジスト膜９′を残す。
この第１のフォトレジスト膜９′をマスクとして、プラ
ズマエツチング法等によりＰｏ１ｙ Ｓｉ膜８をエツチ
ングし、第１の分離＃＋ｔ ５内にのみＰｏ１ｙ Ｓ上
膜８′をのこす（第３図Ｄ）。
ズマエツチング法等によりＰｏ１ｙ Ｓｉ膜８をエツチ
ングし、第１の分離＃＋ｔ ５内にのみＰｏ１ｙ Ｓ上
膜８′をのこす（第３図Ｄ）。
その後第１のフォトレジスト膜ｄを除去し、高圧酸化法
等によりＰｏ１ｙ Ｓ上膜８′を酸化することにより第
４のＳｉＯ□膜１０全１０する。この時の酸化膜厚は第
１の分離溝５が完全に埋まるまでは行なわず途中となる
ように設定する。
等によりＰｏ１ｙ Ｓ上膜８′を酸化することにより第
４のＳｉＯ□膜１０全１０する。この時の酸化膜厚は第
１の分離溝５が完全に埋まるまでは行なわず途中となる
ように設定する。
次に第２のＳ １３ Ｎ ４膜７を除去し、ＣＶＤ法等
により第６の３１０２膜１４を形成したのち全面にスピ
ンコード法によりフォトレジスト膜を除去する。
により第６の３１０２膜１４を形成したのち全面にスピ
ンコード法によりフォトレジスト膜を除去する。
このフォトレジスト膜を異方性のドライエツチング法に
よりエツチングし、第１の分離溝５．第２の分離溝１２
の部分にのみ第２のフォトレジスト膜１５を残す（第３
図Ｅ）。 ′ 次に第２のフォトレジスト膜１５と第６の５ｉ０２膜１
４の選択比が約１の条件のドライエツチング法を用いて
エツチングを行ない第１の分離溝６゜第２の分離溝１２
内へ第６の５ｉ０２膜１４′を埋め込み分離領域を形成
する（第３図Ｆ）。
よりエツチングし、第１の分離溝５．第２の分離溝１２
の部分にのみ第２のフォトレジスト膜１５を残す（第３
図Ｅ）。 ′ 次に第２のフォトレジスト膜１５と第６の５ｉ０２膜１
４の選択比が約１の条件のドライエツチング法を用いて
エツチングを行ない第１の分離溝６゜第２の分離溝１２
内へ第６の５ｉ０２膜１４′を埋め込み分離領域を形成
する（第３図Ｆ）。
本実施例は分離領域の形成についてのみのべたがそれに
限定されるものではない。さらに本実施例は深い分離溝
を埋める方法として、分離溝内へＰｏ１ｙ Ｓｉ膜を残
し酸化する方法についてのみのべたが、特にこの方法に
限定されるものではなく他の分離方法（例えば直接絶縁
膜を埋め込む方法等）についても同様に使用できる。
限定されるものではない。さらに本実施例は深い分離溝
を埋める方法として、分離溝内へＰｏ１ｙ Ｓｉ膜を残
し酸化する方法についてのみのべたが、特にこの方法に
限定されるものではなく他の分離方法（例えば直接絶縁
膜を埋め込む方法等）についても同様に使用できる。
また深い分離溝内へＰｏ１ｙ Ｓｉを残す方法、浅い分
離溝と深い分離溝を最終的に埋め込む方法としては、フ
ォトレジストの膜厚差を利用する方法についてのみ述べ
たが、特にフォトレジストでなくても凸部と凹部で凹部
の方が膜厚が厚くなる膜あるいは形成方法を用いても同
様である。
離溝と深い分離溝を最終的に埋め込む方法としては、フ
ォトレジストの膜厚差を利用する方法についてのみ述べ
たが、特にフォトレジストでなくても凸部と凹部で凹部
の方が膜厚が厚くなる膜あるいは形成方法を用いても同
様である。
浅い分離溝を埋める方法として絶縁膜を埋め込む方法に
ついて述べているが他の方法（例えばＰｏ１ｙ Ｓｉを
残したのち酸化する方法、導体と絶縁膜の二層膜を埋め
込む方法等）でも良いが絶縁膜を使用すると特に浅い分
離溝部の容量の低減化を計ることはできる。
ついて述べているが他の方法（例えばＰｏ１ｙ Ｓｉを
残したのち酸化する方法、導体と絶縁膜の二層膜を埋め
込む方法等）でも良いが絶縁膜を使用すると特に浅い分
離溝部の容量の低減化を計ることはできる。
また深さのちがう分離γｌｌｈの形成方法として、別々
に形成する方法についてのみのべているが、浅い分Ｎｍ
ｆＭ部にエツチング速度の遅い膜を形成しておいて、
一度に深さのちがう分離溝を形成するという方法を用い
ても良い。
に形成する方法についてのみのべているが、浅い分Ｎｍ
ｆＭ部にエツチング速度の遅い膜を形成しておいて、
一度に深さのちがう分離溝を形成するという方法を用い
ても良い。
なお第２の実施例では、深い分離溝部と浅い分離ｉ１ツ
を部を同一マスクで形成することが可能であり、２種類
の分離ｆ？Ｑ間の合わせズレをなくすことができる。
を部を同一マスクで形成することが可能であり、２種類
の分離ｆ？Ｑ間の合わせズレをなくすことができる。
丑だ深い分離領域の形成に本実施例の方法を用いた場合
、基板表面に５１３Ｎ４膜が露出せず、後工程として５
１０２膜のエツチング速度等が入っても分離形状の変化
を均一にすることができるとともにＰｏ１ｙＳｉの酸化
量を調節することにより容易に浅い分離深さとほぼ同じ
程度の溝深さを残すことができる。
、基板表面に５１３Ｎ４膜が露出せず、後工程として５
１０２膜のエツチング速度等が入っても分離形状の変化
を均一にすることができるとともにＰｏ１ｙＳｉの酸化
量を調節することにより容易に浅い分離深さとほぼ同じ
程度の溝深さを残すことができる。
発明の効果
以上述べたように本発明の方法を用いることにより、同
一基板内に必要に応じ深い分離領域と浅い分離領域を使
いわけることができるとともに、分離領域形成後深い分
離、浅い分離ともにほぼ平担に形成することができ工業
的価値は大きい。
一基板内に必要に応じ深い分離領域と浅い分離領域を使
いわけることができるとともに、分離領域形成後深い分
離、浅い分離ともにほぼ平担に形成することができ工業
的価値は大きい。
第１図（Ａ）〜（ＩＣ）は従来の素子間分離方法の一例
を示す工程断面図、第２図（Ａ３−（Ｈ）は本発明の素
子間分離方法の第１の実施例の工程断面図、第３図体）
〜（短は本発明の素子間分離方法の第２の実施例の工程
断面図である。 １・・・・・・半導体基板、５・・・・・深い溝、８・
・・・・・多結晶シリコン膜、１０ｊ１４’・・・・・
・Ｓｉ ０２膜、１２・・・・・・浅い溝。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 ｄ 第 １ 図 品１図 鳩２図 第２図 品 ２ 図 ６ ρ・ ６ 第２図 ８′７６ 第 ３ 因 ｌγ 第３図 第 ３ 囚
を示す工程断面図、第２図（Ａ３−（Ｈ）は本発明の素
子間分離方法の第１の実施例の工程断面図、第３図体）
〜（短は本発明の素子間分離方法の第２の実施例の工程
断面図である。 １・・・・・・半導体基板、５・・・・・深い溝、８・
・・・・・多結晶シリコン膜、１０ｊ１４’・・・・・
・Ｓｉ ０２膜、１２・・・・・・浅い溝。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 ｄ 第 １ 図 品１図 鳩２図 第２図 品 ２ 図 ６ ρ・ ６ 第２図 ８′７６ 第 ３ 因 ｌγ 第３図 第 ３ 囚
Claims (1)
- 【特許請求の範囲】 （１）半導体基板の主面に深さの異なる２種類の深い溝
と浅い溝を形成する工程と、前記深い溝を所定の量だけ
埋め込む工程と、前記浅い溝と深い溝を同時に埋め込む
工程とを有することを特徴とする半導体装置の製造方法
。 （２）深い溝と浅い溝の少なくとも１方を素子間の分離
に使用することを特徴とする特許請求の範囲第１項記載
の半導体装置の製造方法。 （３）深いｉＮｔを所定量だけ埋め込む方法として、多
結晶シリコン膜を埋め込んだのち酸化する方法を用いる
ことを特徴とする特許請求の範囲第１項記載の半導体装
置の製造方法。 （４）浅い溝と深いｔＮＪを埋め込む際、埋め込む膜と
して絶縁膜を用いることを特徴とする特許請求の範囲第
１項記載の半導体装置の製造方法。 （６）深い？１１１と浅い１１−１との形成を同時に行
なうことを特徴とする特許請求の範囲第１項記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25085283A JPS60142535A (ja) | 1983-12-28 | 1983-12-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25085283A JPS60142535A (ja) | 1983-12-28 | 1983-12-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60142535A true JPS60142535A (ja) | 1985-07-27 |
Family
ID=17213960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25085283A Pending JPS60142535A (ja) | 1983-12-28 | 1983-12-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60142535A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4876217A (en) * | 1988-03-24 | 1989-10-24 | Motorola Inc. | Method of forming semiconductor structure isolation regions |
| US5017506A (en) * | 1989-07-25 | 1991-05-21 | Texas Instruments Incorporated | Method for fabricating a trench DRAM |
| US5661073A (en) * | 1995-08-11 | 1997-08-26 | Micron Technology, Inc. | Method for forming field oxide having uniform thickness |
| CN103681235A (zh) * | 2012-09-17 | 2014-03-26 | 上海华虹宏力半导体制造有限公司 | 一种有效填充深沟槽的解决方法 |
-
1983
- 1983-12-28 JP JP25085283A patent/JPS60142535A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4876217A (en) * | 1988-03-24 | 1989-10-24 | Motorola Inc. | Method of forming semiconductor structure isolation regions |
| US5017506A (en) * | 1989-07-25 | 1991-05-21 | Texas Instruments Incorporated | Method for fabricating a trench DRAM |
| US5661073A (en) * | 1995-08-11 | 1997-08-26 | Micron Technology, Inc. | Method for forming field oxide having uniform thickness |
| US6103595A (en) * | 1995-08-11 | 2000-08-15 | Micron Technology, Inc. | Assisted local oxidation of silicon |
| CN103681235A (zh) * | 2012-09-17 | 2014-03-26 | 上海华虹宏力半导体制造有限公司 | 一种有效填充深沟槽的解决方法 |
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