JPH08330410A - 素子分離方法、素子分離構造、及び半導体装置 - Google Patents
素子分離方法、素子分離構造、及び半導体装置Info
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- JPH08330410A JPH08330410A JP13347295A JP13347295A JPH08330410A JP H08330410 A JPH08330410 A JP H08330410A JP 13347295 A JP13347295 A JP 13347295A JP 13347295 A JP13347295 A JP 13347295A JP H08330410 A JPH08330410 A JP H08330410A
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- trench
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Abstract
(57)【要約】
【目的】 トレンチ素子分離技術を利用する場合におい
て、トレンチエッジに窪みが形成される問題、及びこれ
に伴うトランジスタ特性上の問題を解決した素子分離方
法、素子分離構造、この素子分離技術を利用した半導体
装置の提供。 【構成】 素子間にトレンチ１を形成して該トレンチ
１にＳｉＯ2 等の絶縁材２を埋め込んで素子間分離を行
う際、絶縁材２を埋め込んだトレンチ１の上縁部に窪み
４を形成し、該窪みに前記絶縁材２とエッチング比のと
れるＳｉ3 Ｎ4 等の絶縁材料５を埋め込む。半導体基
板３に拡散層とゲート構造を備える素子を少なくとも１
つ備え、素子間にトレンチ１を形成して該トレンチ１に
絶縁材２を埋め込んで素子間分離を行い、絶縁材２を埋
め込んだトレンチ１の上縁部に該絶縁材２とエッチング
比のとれる絶縁材料５を形成し、該材料５は拡散層に影
響を及ぼす位置を避けて形成する。
て、トレンチエッジに窪みが形成される問題、及びこれ
に伴うトランジスタ特性上の問題を解決した素子分離方
法、素子分離構造、この素子分離技術を利用した半導体
装置の提供。 【構成】 素子間にトレンチ１を形成して該トレンチ
１にＳｉＯ2 等の絶縁材２を埋め込んで素子間分離を行
う際、絶縁材２を埋め込んだトレンチ１の上縁部に窪み
４を形成し、該窪みに前記絶縁材２とエッチング比のと
れるＳｉ3 Ｎ4 等の絶縁材料５を埋め込む。半導体基
板３に拡散層とゲート構造を備える素子を少なくとも１
つ備え、素子間にトレンチ１を形成して該トレンチ１に
絶縁材２を埋め込んで素子間分離を行い、絶縁材２を埋
め込んだトレンチ１の上縁部に該絶縁材２とエッチング
比のとれる絶縁材料５を形成し、該材料５は拡散層に影
響を及ぼす位置を避けて形成する。
Description
【０００１】
【産業上の利用分野】本発明は、素子分離方法、素子分
離構造、及び半導体装置に関する。本発明は、各種の素
子分離技術に適用でき、また、各種の半導体装置に適用
することができる。
離構造、及び半導体装置に関する。本発明は、各種の素
子分離技術に適用でき、また、各種の半導体装置に適用
することができる。
【０００２】
【従来の技術及びその問題点】従来より、素子間にトレ
ンチを形成して該トレンチに絶縁材を埋め込んで素子間
分離を行う素子分離方法、素子分離構造、及びこのよう
な素子分離構造を有する半導体装置が知られている。
ンチを形成して該トレンチに絶縁材を埋め込んで素子間
分離を行う素子分離方法、素子分離構造、及びこのよう
な素子分離構造を有する半導体装置が知られている。
【０００３】従来、トレンチ素子分離では、形成後、ト
レンチにＳｉＯ2 等の絶縁材が埋め込まれた構造が得ら
れるが、これが、埋め込んだＳｉＯ2 等の絶縁材のエッ
ジ（上部側周）がエッチング除去されて、エッジに窪み
が生じた構造となることがある。
レンチにＳｉＯ2 等の絶縁材が埋め込まれた構造が得ら
れるが、これが、埋め込んだＳｉＯ2 等の絶縁材のエッ
ジ（上部側周）がエッチング除去されて、エッジに窪み
が生じた構造となることがある。
【０００４】即ち通常は、トレンチにＳｉＯ2 等が埋め
込まれた構造の状態から、ゲート酸化を行うまでの半導
体ウエハプロセスで、ライトエッチングが行われるが、
このライトエッチングによるＳｉＯ2 減りにより、エッ
ジに窪みができる可能性がある。このように窪みができ
た状態でゲート酸化、ゲートポリＳｉ形成を行うと、ト
レンチの縁のＳｉ側壁にＦＥＴが形成されたのと同等に
なり、トランジスタの逆狭チャネル効果が起こる。ま
た、Ｓｉ角部分での電界集中によりゲート酸化膜が劣化
する可能性もある。
込まれた構造の状態から、ゲート酸化を行うまでの半導
体ウエハプロセスで、ライトエッチングが行われるが、
このライトエッチングによるＳｉＯ2 減りにより、エッ
ジに窪みができる可能性がある。このように窪みができ
た状態でゲート酸化、ゲートポリＳｉ形成を行うと、ト
レンチの縁のＳｉ側壁にＦＥＴが形成されたのと同等に
なり、トランジスタの逆狭チャネル効果が起こる。ま
た、Ｓｉ角部分での電界集中によりゲート酸化膜が劣化
する可能性もある。
【０００５】以下、従来技術の上記問題点について、図
面を参照して説明すると、次のとおりである。図６ない
し図９にケミカルメカニカルポリッシュ（ＣＭＰ）法を
用いた一般的なトレンチ素子分離形成フローを示す。下
記（ａ）〜（ｄ）の工程を行う。
面を参照して説明すると、次のとおりである。図６ない
し図９にケミカルメカニカルポリッシュ（ＣＭＰ）法を
用いた一般的なトレンチ素子分離形成フローを示す。下
記（ａ）〜（ｄ）の工程を行う。
【０００６】（ａ）図６を参照する。Ｓｉ基板３上にＳ
ｉ3 Ｎ4 膜を、ポリッシュのストッパー膜６としてＣＶ
Ｄ法により１００ｎｍ堆積する。レジスト７コート後、
フォトリソグラフィー法によりレジスト７をパターニン
グし、続けてパターニングした該レジスト７をマスクと
してストッパー膜６（Ｓｉ3 Ｎ4 膜）、Ｓｉ基板３を異
方性エッチングする。このようにして、素子分離部分に
トレンチ１（溝）を形成する。トレンチ１（溝）の深さ
は３００ｎｍ程度である。
ｉ3 Ｎ4 膜を、ポリッシュのストッパー膜６としてＣＶ
Ｄ法により１００ｎｍ堆積する。レジスト７コート後、
フォトリソグラフィー法によりレジスト７をパターニン
グし、続けてパターニングした該レジスト７をマスクと
してストッパー膜６（Ｓｉ3 Ｎ4 膜）、Ｓｉ基板３を異
方性エッチングする。このようにして、素子分離部分に
トレンチ１（溝）を形成する。トレンチ１（溝）の深さ
は３００ｎｍ程度である。
【０００７】（ｂ）ＣＶＤ法により、絶縁材２であるＳ
ｉＯ2 を堆積する。このとき、ウエハ全面がＳｉＯ2 に
より覆われるものとする（図７）。
ｉＯ2 を堆積する。このとき、ウエハ全面がＳｉＯ2 に
より覆われるものとする（図７）。
【０００８】（ｃ）ＣＭＰ法により、ウエハ全面に形成
した絶縁材２であるＳｉＯ2 を研磨する。研磨後は、ス
トッパー膜６であるＳｉ3 Ｎ4 膜上のＳｉＯ2 は全て除
かれる。素子分離領域のＳｉＯ2 はＳｉ3 Ｎ4 とほぼ同
じ高さである（図８）。
した絶縁材２であるＳｉＯ2 を研磨する。研磨後は、ス
トッパー膜６であるＳｉ3 Ｎ4 膜上のＳｉＯ2 は全て除
かれる。素子分離領域のＳｉＯ2 はＳｉ3 Ｎ4 とほぼ同
じ高さである（図８）。
【０００９】（ｄ）ウエットエッチング法により、スト
ッパー膜６（Ｓｉ3 Ｎ4 膜）を除去する。これにより図
９の構造となる。
ッパー膜６（Ｓｉ3 Ｎ4 膜）を除去する。これにより図
９の構造となる。
【００１０】次に図１０及び図１１を参照して、従来プ
ロセスで、ゲート材として例えば、ポリＳｉを形成する
までを示す。
ロセスで、ゲート材として例えば、ポリＳｉを形成する
までを示す。
【００１１】（ａ）図６ないし図９で説明したように、
トレンチ１を形成した後、ゲート酸化を行うまでに行わ
れるライトエッチング作業（一般にＨＦ等のフッ素系エ
ッチング剤が使用される）により、トレンチ１に埋め込
まれた絶縁材２（ＳｉＯ2 ）は、表面がエッチングさ
れ、トレンチエッジには、通常、トレンチ側壁に沿って
窪み４Ａが形成されてしまう。
トレンチ１を形成した後、ゲート酸化を行うまでに行わ
れるライトエッチング作業（一般にＨＦ等のフッ素系エ
ッチング剤が使用される）により、トレンチ１に埋め込
まれた絶縁材２（ＳｉＯ2 ）は、表面がエッチングさ
れ、トレンチエッジには、通常、トレンチ側壁に沿って
窪み４Ａが形成されてしまう。
【００１２】（ｂ）その状態で、ゲート酸化を行い、ゲ
ート酸化膜９を形成し、ゲートポリＳｉ８を形成する
と、トレンチ１の側壁にまでＦＥＴが形成される。この
ように、側壁にＦＥＴが形成されると、トランジスタ特
性に悪影響を及ぼしてしまう。
ート酸化膜９を形成し、ゲートポリＳｉ８を形成する
と、トレンチ１の側壁にまでＦＥＴが形成される。この
ように、側壁にＦＥＴが形成されると、トランジスタ特
性に悪影響を及ぼしてしまう。
【００１３】
【発明の目的】本発明は上記従来技術の問題点を解決し
て、トレンチ素子分離技術を利用する場合において、ト
レンチエッジに窪みが形成される問題、及びこれに伴う
トランジスタ特性上の問題を解決した素子分離方法、素
子分離構造、及びかかる素子分離技術を利用した半導体
装置を提供することを目的とする。
て、トレンチ素子分離技術を利用する場合において、ト
レンチエッジに窪みが形成される問題、及びこれに伴う
トランジスタ特性上の問題を解決した素子分離方法、素
子分離構造、及びかかる素子分離技術を利用した半導体
装置を提供することを目的とする。
【００１４】
【目的を達成するための手段】本発明は、素子間にトレ
ンチを形成して該トレンチに絶縁材を埋め込んで素子間
分離を行う素子分離方法において、絶縁材を埋め込んだ
トレンチの上縁部に窪みを形成し、該窪みに前記絶縁材
とエッチング比のとれる絶縁材料を埋め込む構成とした
素子分離方法によって、上記目的を達成する。
ンチを形成して該トレンチに絶縁材を埋め込んで素子間
分離を行う素子分離方法において、絶縁材を埋め込んだ
トレンチの上縁部に窪みを形成し、該窪みに前記絶縁材
とエッチング比のとれる絶縁材料を埋め込む構成とした
素子分離方法によって、上記目的を達成する。
【００１５】また、本発明は、素子間にトレンチを形成
して該トレンチに絶縁材を埋め込んで素子間分離を行う
素子分離構造において、絶縁材を埋め込んだトレンチの
上部周縁に該絶縁材とエッチング比のとれる材料を形成
した素子分離構造によって、上記目的を達成する。
して該トレンチに絶縁材を埋め込んで素子間分離を行う
素子分離構造において、絶縁材を埋め込んだトレンチの
上部周縁に該絶縁材とエッチング比のとれる材料を形成
した素子分離構造によって、上記目的を達成する。
【００１６】また、本発明は、半導体基板に拡散層とゲ
ート構造を備える素子を少なくとも１つ備えるととも
に、素子間にトレンチを形成して該トレンチに絶縁材を
埋め込んで素子間分離を行う構成とした半導体装置にお
いて、絶縁材を埋め込んだトレンチの上部周縁に該絶縁
材とエッチング比のとれる材料を形成し、該材料は拡散
層に影響を及ぼす位置を避けて形成した半導体装置によ
って、上記目的を達成する。
ート構造を備える素子を少なくとも１つ備えるととも
に、素子間にトレンチを形成して該トレンチに絶縁材を
埋め込んで素子間分離を行う構成とした半導体装置にお
いて、絶縁材を埋め込んだトレンチの上部周縁に該絶縁
材とエッチング比のとれる材料を形成し、該材料は拡散
層に影響を及ぼす位置を避けて形成した半導体装置によ
って、上記目的を達成する。
【００１７】いずれの場合も、トレンチに埋め込む絶縁
材はシリコン酸化物（ＳｉＯ2 等）であり、これとエッ
チング比のとれる絶縁材料はシリコン窒化物（Ｓｉ3 Ｎ
4 等）である構成とすることができる。
材はシリコン酸化物（ＳｉＯ2 等）であり、これとエッ
チング比のとれる絶縁材料はシリコン窒化物（Ｓｉ3 Ｎ
4 等）である構成とすることができる。
【００１８】
【作用】本発明によれば、ゲート酸化前のプロセスによ
り、トレンチエッジに窪みが形成される問題を回避でき
る。これにより、トランジスタの逆狭チャネル効果を抑
えることができる。かつ、トレンチエッジでの電界集中
によるゲート酸化膜劣化を抑えることができる。
り、トレンチエッジに窪みが形成される問題を回避でき
る。これにより、トランジスタの逆狭チャネル効果を抑
えることができる。かつ、トレンチエッジでの電界集中
によるゲート酸化膜劣化を抑えることができる。
【００１９】
【実施例】以下、本発明の実施例について、図面を参照
して説明する。但し、当然のことではあるが、本発明は
図示の実施例により限定を受けるものではない。
して説明する。但し、当然のことではあるが、本発明は
図示の実施例により限定を受けるものではない。
【００２０】実施例１ この実施例１は、本発明を、ＭＯＳトランジスタ部を有
する半導体集積回路について、特にその素子分離にトレ
ンチ法を用いる場合について、Ｓｉ基板に埋め込んだＳ
ｉＯ2 の縁に窪みを形成し、そこにＳｉ3 Ｎ4 を埋め込
む構成で具体化したものである。ここで上記Ｓｉ3 Ｎ4
は、素子特性に影響を及ぼすほど、拡散層部にかからな
いようにした。
する半導体集積回路について、特にその素子分離にトレ
ンチ法を用いる場合について、Ｓｉ基板に埋め込んだＳ
ｉＯ2 の縁に窪みを形成し、そこにＳｉ3 Ｎ4 を埋め込
む構成で具体化したものである。ここで上記Ｓｉ3 Ｎ4
は、素子特性に影響を及ぼすほど、拡散層部にかからな
いようにした。
【００２１】本実施例の工程を図１ないし図５に示す
が、本実施例では、素子間にトレンチ１を形成して該ト
レンチ１に絶縁材２（ここではＳｉＯ2 ）を埋め込んで
素子間分離を行う素子分離方法において、絶縁材２を埋
め込んだトレンチ１の上縁部に窪み４を形成し、該窪み
に前記絶縁材とエッチング比のとれる絶縁材料５（ここ
ではＳｉ3 Ｎ4 ）を埋め込む工程を行う。
が、本実施例では、素子間にトレンチ１を形成して該ト
レンチ１に絶縁材２（ここではＳｉＯ2 ）を埋め込んで
素子間分離を行う素子分離方法において、絶縁材２を埋
め込んだトレンチ１の上縁部に窪み４を形成し、該窪み
に前記絶縁材とエッチング比のとれる絶縁材料５（ここ
ではＳｉ3 Ｎ4 ）を埋め込む工程を行う。
【００２２】また、本実施例の素子分離構造は、図３な
いし図５に示すように、素子間にトレンチ１を形成して
該トレンチ１に絶縁材２を埋め込んで素子間分離を行う
素子分離構造において、絶縁材２を埋め込んだトレンチ
の上縁部に該絶縁材２とエッチング比のとれる絶縁材料
５を形成したものである。
いし図５に示すように、素子間にトレンチ１を形成して
該トレンチ１に絶縁材２を埋め込んで素子間分離を行う
素子分離構造において、絶縁材２を埋め込んだトレンチ
の上縁部に該絶縁材２とエッチング比のとれる絶縁材料
５を形成したものである。
【００２３】また、本実施例の半導体装置は、図５に示
すように、半導体基板３に拡散層とゲート構造を備える
素子を少なくとも１つ備えるとともに、素子間にトレン
チ１を形成して該トレンチ１に絶縁材２を埋め込んで素
子間分離を行う構成とした半導体装置において、絶縁材
２を埋め込んだトレンチ１の上縁部に該絶縁材２とエッ
チング比のとれる絶縁材料５を形成し、該材料５は拡散
層に影響を及ぼす位置を避けて形成したものである。
すように、半導体基板３に拡散層とゲート構造を備える
素子を少なくとも１つ備えるとともに、素子間にトレン
チ１を形成して該トレンチ１に絶縁材２を埋め込んで素
子間分離を行う構成とした半導体装置において、絶縁材
２を埋め込んだトレンチ１の上縁部に該絶縁材２とエッ
チング比のとれる絶縁材料５を形成し、該材料５は拡散
層に影響を及ぼす位置を避けて形成したものである。
【００２４】上述の如く本実施例においては、トレンチ
１に埋め込む絶縁材２はシリコン酸化物であり、これと
エッチング比のとれる絶縁材料５はシリコン窒化物であ
る。
１に埋め込む絶縁材２はシリコン酸化物であり、これと
エッチング比のとれる絶縁材料５はシリコン窒化物であ
る。
【００２５】図１ないし図５を参照して、本実施例を更
に詳細に説明する。本実施例では、次の（ａ）〜（ｅ）
の工程により、本発明を実施した。 （ａ）図６ないし図９で説明した工程によりトレンチ１
形成及び絶縁材２（ＳｉＯ2 ）の埋め込みを行ってトレ
ンチ素子分離領域形成後、フッ素系エッチング剤でライ
トエッチングを行い、故意にトレンチエッジに窪み４を
形成する。ライトエッチング量は３０ｎｍ程度する。以
上により図１の構造とする。 （ｂ）絶縁材２とエッチング比のとれる絶縁材料５とし
て、Ｓｉ3 Ｎ4 膜を５０ｎｍ形成する（図２）。 （ｃ）Ｓｉ3 Ｎ4 膜をエッチバックする。トレンチエッ
ジには、Ｓｉ3 Ｎ4 が残り、工程（ａ）で形成した窪み
４には、絶縁材料５であるＳｉ3 Ｎ4 が埋め込まれる
（図３）。 （ｄ）ゲート酸化までのウエハプロセスに含まれるライ
トエッチングにより、トレンチ１に埋め込まれた絶縁材
２であるＳｉＯ2 の上面は削れるが、エッジにはＳｉ3
Ｎ4 のストッパー（絶縁材料５）があるので、従来プロ
セスのように、エッジに窪みは形成されない（図４）。 （ｅ）その状態で、ゲート酸化を行い、ゲートポリＳｉ
を形成すると、従来例のようにトレンチ側壁にＦＥＴが
形成されることはない（図５）。符号３でゲートポリＳ
ｉを示し、９でゲート酸化膜（ＳｉＯ2 ）を示す。
に詳細に説明する。本実施例では、次の（ａ）〜（ｅ）
の工程により、本発明を実施した。 （ａ）図６ないし図９で説明した工程によりトレンチ１
形成及び絶縁材２（ＳｉＯ2 ）の埋め込みを行ってトレ
ンチ素子分離領域形成後、フッ素系エッチング剤でライ
トエッチングを行い、故意にトレンチエッジに窪み４を
形成する。ライトエッチング量は３０ｎｍ程度する。以
上により図１の構造とする。 （ｂ）絶縁材２とエッチング比のとれる絶縁材料５とし
て、Ｓｉ3 Ｎ4 膜を５０ｎｍ形成する（図２）。 （ｃ）Ｓｉ3 Ｎ4 膜をエッチバックする。トレンチエッ
ジには、Ｓｉ3 Ｎ4 が残り、工程（ａ）で形成した窪み
４には、絶縁材料５であるＳｉ3 Ｎ4 が埋め込まれる
（図３）。 （ｄ）ゲート酸化までのウエハプロセスに含まれるライ
トエッチングにより、トレンチ１に埋め込まれた絶縁材
２であるＳｉＯ2 の上面は削れるが、エッジにはＳｉ3
Ｎ4 のストッパー（絶縁材料５）があるので、従来プロ
セスのように、エッジに窪みは形成されない（図４）。 （ｅ）その状態で、ゲート酸化を行い、ゲートポリＳｉ
を形成すると、従来例のようにトレンチ側壁にＦＥＴが
形成されることはない（図５）。符号３でゲートポリＳ
ｉを示し、９でゲート酸化膜（ＳｉＯ2 ）を示す。
【００２６】このような方法により、トレンチ側壁に窪
みが形成され、トランジスタ特性が劣化する問題は回避
できる。このとき、Ｓｉ3 Ｎ4 ストッパーは、素子特性
に影響を及ぼすほど拡散層部にかからないようにする。
また、これが窪み４に完全に埋め込まれるように、窪み
４を形成する際のライトエッチング量に対して、Ｓｉ3
Ｎ4 膜厚は大きく、エッチバック時のオーバーエッチン
グ量も過剰ではないものとする。
みが形成され、トランジスタ特性が劣化する問題は回避
できる。このとき、Ｓｉ3 Ｎ4 ストッパーは、素子特性
に影響を及ぼすほど拡散層部にかからないようにする。
また、これが窪み４に完全に埋め込まれるように、窪み
４を形成する際のライトエッチング量に対して、Ｓｉ3
Ｎ4 膜厚は大きく、エッチバック時のオーバーエッチン
グ量も過剰ではないものとする。
【００２７】なお上記実施例では、絶縁材２としてＳｉ
Ｏ2 を用い、絶縁材料５としてＳｉ3 Ｎ4 を用いたが、
トレンチ素子分離を達成できる絶縁材２と、これとエッ
チング比のとれる絶縁材料の組み合わせであれば任意で
あることは、言うまでもない。
Ｏ2 を用い、絶縁材料５としてＳｉ3 Ｎ4 を用いたが、
トレンチ素子分離を達成できる絶縁材２と、これとエッ
チング比のとれる絶縁材料の組み合わせであれば任意で
あることは、言うまでもない。
【００２８】
【発明の効果】上述の如く、本発明によれば、トレンチ
素子分離技術を利用する場合において、トレンチエッジ
に窪みが形成される問題、及びこれに伴うトランジスタ
特性上の問題を解決した素子分離方法、素子分離構造、
及び半導体装置を提供することができた。
素子分離技術を利用する場合において、トレンチエッジ
に窪みが形成される問題、及びこれに伴うトランジスタ
特性上の問題を解決した素子分離方法、素子分離構造、
及び半導体装置を提供することができた。
【図１】 実施例１の工程を順に断面図で示すものであ
る（ａ）。
る（ａ）。
【図２】 実施例１の工程を順に断面図で示すものであ
る（ｂ）。
る（ｂ）。
【図３】 実施例１の工程を順に断面図で示すものであ
る（ｃ）。
る（ｃ）。
【図４】 実施例１の工程を順に断面図で示すものであ
る（ｄ）。
る（ｄ）。
【図５】 実施例１の工程を順に断面図で示すものであ
る（ｅ）。
る（ｅ）。
【図６】 トレンチ素子分離の形成技術を示す図である
（ａ）。
（ａ）。
【図７】 トレンチ素子分離の形成技術を示す図である
（ｂ）。
（ｂ）。
【図８】 トレンチ素子分離の形成技術を示す図である
（ｃ）。
（ｃ）。
【図９】 トレンチ素子分離の形成技術を示す図である
（ｄ）。
（ｄ）。
【図１０】 従来技術の問題点を示す図である。
【図１１】 従来技術の問題点を示す図である。
１ トレンチ（溝） ２ 絶縁材（ＳｉＯ2 ） ３ 基板（Ｓｉ） ４ 窪み ５ 絶縁材とエッチング比のとれる絶縁材料（Ｓｉ3 Ｎ
4 ） ６ ポリッシュのストッパー部 ７ レジスト ８ ゲート材（ポリＳｉ） ９ ゲート酸化膜
4 ） ６ ポリッシュのストッパー部 ７ レジスト ８ ゲート材（ポリＳｉ） ９ ゲート酸化膜
Claims (6)
- 【請求項１】素子間にトレンチを形成して該トレンチに
絶縁材を埋め込んで素子間分離を行う素子分離方法にお
いて、 絶縁材を埋め込んだトレンチの上縁部に窪みを形成し、 該窪みに前記絶縁材とエッチング比のとれる絶縁材料を
埋め込むことを特徴とする素子分離方法。 - 【請求項２】トレンチに埋め込む絶縁材はシリコン酸化
物であり、これとエッチング比のとれる絶縁材料はシリ
コン窒化物であることを特徴とする請求項１に記載の素
子分離方法。 - 【請求項３】素子間にトレンチを形成して該トレンチに
絶縁材を埋め込んで素子間分離を行う素子分離構造にお
いて、 絶縁材を埋め込んだトレンチの上縁部に該絶縁材とエッ
チング比のとれる絶縁材料を形成したことを特徴とする
素子分離構造。 - 【請求項４】トレンチに埋め込む絶縁材はシリコン酸化
物であり、これとエッチング比のとれる絶縁材料はシリ
コン窒化物であることを特徴とする請求項３に記載の素
子分離構造。 - 【請求項５】半導体基板に拡散層とゲート構造を備える
素子を少なくとも１つ備えるとともに、素子間にトレン
チを形成して該トレンチに絶縁材を埋め込んで素子間分
離を行う構成とした半導体装置において、 絶縁材を埋め込んだトレンチの上縁部に該絶縁材とエッ
チング比のとれる絶縁材料を形成し、該材料は拡散層に
影響を及ぼす位置を避けて形成したことを特徴とする半
導体装置。 - 【請求項６】トレンチに埋め込む絶縁材はシリコン酸化
物であり、これとエッチング比のとれる絶縁材料はシリ
コン窒化物であることを特徴とする請求項５に記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13347295A JPH08330410A (ja) | 1995-05-31 | 1995-05-31 | 素子分離方法、素子分離構造、及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13347295A JPH08330410A (ja) | 1995-05-31 | 1995-05-31 | 素子分離方法、素子分離構造、及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330410A true JPH08330410A (ja) | 1996-12-13 |
Family
ID=15105582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13347295A Pending JPH08330410A (ja) | 1995-05-31 | 1995-05-31 | 素子分離方法、素子分離構造、及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08330410A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6197657B1 (en) | 1997-06-13 | 2001-03-06 | Nec Corporation | Method for producing a semiconductor device |
| US6197661B1 (en) | 1997-06-16 | 2001-03-06 | Nec Corporation | Semiconductor device with trench isolation structure and fabrication method thereof |
| JP2003513470A (ja) * | 1999-11-02 | 2003-04-08 | インフィニオン テクノロジーズ ノース アメリカ コーポレイション | 分離トレンチコーナトランジスタ素子を除去するスペーサプロセス |
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1995
- 1995-05-31 JP JP13347295A patent/JPH08330410A/ja active Pending
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