JP2007184588A - 頑丈なシャロー・トレンチ分離構造およびシャロー・トレンチ分離構造を形成する方法 - Google Patents

頑丈なシャロー・トレンチ分離構造およびシャロー・トレンチ分離構造を形成する方法 Download PDF

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Abstract

【課題】半導体基板において、トレンチを充てんしている材料のボイド中に誘電体材料が配設されたシャロー・トレンチ分離構造およびそのシャロー・トレンチ分離構造を形成する方法を提供すること。
【解決手段】これらのボイドは、誘電体材料をトレンチ内に形成した後、ウエット洗浄プロセス中に形成されることがある。コンフォーマルな窒化ケイ素層を、基板の上に、またボイド中に形成する。この窒化ケイ素層の除去後、ボイドは窒化ケイ素材料によって少なくとも部分的に充てんされている。
【選択図】図４

Description

本発明は一般に、集積回路に関し、より詳細には、集積回路内にシャロー・トレンチ分離構造（ＳＴＩ）構造を形成する方法およびその方法に従って形成されるシャロー・トレンチ分離構造に関する。
集積回路は通常、半導体基板と、トランジスタなどその基板内のドープ領域を備える半導体デバイスとを含む。これらのドープ領域を電気的に接続して電気デバイスおよび電気回路を形成するための相互接続構造が半導体基板の上にある。従来の相互接続構造は、誘電体層を導電層と交互に含む。誘電体層中のほぼ垂直な導電性ビアまたはプラグが、導電層中のほぼ水平な導電性トレースまたはランナを接続する。
ＣＭＯＳデバイス（相補型金属酸化膜半導体電界効果トランジスタ）は、互いに反対の導電型にドープされた隣り合うウェル内に形成されたｎチャネル型およびｐチャネル型金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含む。各ＭＯＳＦＥＴは、チャネルによって分離されたソースおよびドレイン領域、チャネルの上に形成されたゲート酸化物、およびゲート酸化物の上に形成されたドープ・ポリシリコン・ゲート電極をさらに含む。適当なゲート電圧によりチャネルが反転してソース領域とドレイン領域の間の電流の流れを可能にする。
集積回路基板内では、ドープ領域の望ましくない相互作用によって形成される寄生デバイスの効果を避けるために、いくつかのドープ領域を電気的に分離することが必要なことがある。たとえば、寄生バイポーラ構造、たとえばｐ−ｎ−ｐ−ｎサイリスタは、ＣＭＯＳデバイスのウェルおよびドープ・ソース／ドレイン領域によって形成される。このサイリスタは、通常のＣＭＯＳ動作条件下では動作しない（オフ）。しかしながら、あるバイアス条件下では、ｐ−ｎ−ｐ領域がｎ−ｐ−ｎ領域にベース電流を供給し、それによりＣＭＯＳデバイスの２つのＭＯＳＦＥＴ間にリーク電流の流れが生じ、そのためＣＭＯＳデバイスのラッチアップを引き起こす可能性がある。このリーク電流を防ぐために、従来技術では、基板内の隣り合うＭＯＳＦＥＴ間に分離構造が形成される。
シリコン局所酸化（ＬＯＣＯＳ）法に従って、またはシャロー・トレンチ分離（ＳＴＩ）法に従って形成される酸化物（二酸化ケイ素）分離領域は、リーク電流を最小限に抑え、また前述の寄生効果を低減するように、隣り合うトランジスタ（または集積回路内に形成される他のデバイス）のドープ領域を電気的に分離する。
シリコン局所酸化法を用いると、半導体基板の不活性領域（電界領域）内に陥凹ＬＯＣＯＳ分離領域が形成される。あるＬＯＣＯＳ法によれば、窒化ケイ素の層を基板の上に堆積させ、従来のマスキングおよびエッチング工程に従ってパターニングして、下にある半導体基板領域を露出させる開口部を窒化ケイ素内に形成する。開口部を通して露出した半導体基板を酸化することにより、分離ＬＯＣＯＳ領域が形成される。窒化ケイ素によってマスクされた領域では酸化は起こらない。
ＳＴＩ構造は、活性デバイスを電気的に分離するための誘電体で充てんされた基板のトレンチ（深さ約３００ｎｍ）を含む。シャロー・トレンチ分離構造は使用する基板の表面積がより少なく、またより平坦な上面トポグラフィを示すので、ＬＯＣＯＳ構造に勝るいくつかの利点を有する。面積の消費量が減ると、回路の設計者が、集積回路内に単位面積当たりでよりたくさんのトランジスタを含めることが可能になる。より平坦な上面トポグラフィは、適切な寸法の材料層をその上に形成するのに、またフォトリソグラフィによる正確なパターニングに有益である。
ＳＴＩ構造は、約０．２５ミクロンを下回るデバイス寸法に特に有用であり、優れた分離も提供する。というのも、ＳＴＩのトレンチの底に形成されるとがった隅部が、隣り合うドープ領域間のリーク電流を阻止する傾向にある電圧障壁を形成するからである。ＬＯＣＯＳ領域は一般に、丸みのある隅部を示し、したがって多少のリーク電流を許容してしまうことがある。
図５〜８は、ウエハ上に形成された複数の集積回路のうちの１つの集積回路の基板内にシャロー・トレンチ分離構造を形成するための従来の連続する加工工程を示す、共通平面に沿った断面図（原寸に比例して示していない）である。
図５における半導体基板３０は、離隔されたドープ領域３２を含む。ドープ領域３２は、それらの間にあるシャロー・トレンチ分離構造で分離されることが望ましい。応力を低減する二酸化ケイ素層３６（パッド酸化物層３６とも称される）を、基板３０の上面３７の上に堆積または成長させる。次に、二酸化ケイ素層３６の上に窒化ケイ素層３８を（典型的には、低圧化学気相成長法に従って）堆積させる。
既知のプロセスに従って、フォトレジスト層４０を堆積させ、露光し、現像してその中に開口部４１を形成する。
窒化ケイ素層３８およびパッド酸化物層３６内に、開口部４１を通して側壁４７付きの開口部４６を形成する。開口部４６は、好ましくは酸素とＣ２Ｆ６および／またはＣＨＦ３などのフッ素含有ガス（フッ素含有ガスはシリコン基板３０に対して選択的である）を用いるプラズマ・エッチング・プロセスにより形成される。
フォトレジスト層４０を除去し、ウエハを洗浄する。開口部４６をマスクとして用い、通常は臭化水素および塩素を用いたプラズマ・ドライ・エッチングを含むエッチング工程中に、半導体基板３０内に側壁４９付きのトレンチ４８（図６参照）を形成する。
誘電体ライナ膜５０をトレンチ４８内に形成しまたは堆積させる。
図７に示すように、トレンチ４８内に誘電体材料を堆積させることによりＳＴＩ構造５５を形成する。この材料堆積は、ライナ膜５０にほぼ隣接してトレンチ４８内に比較的低密度の誘電体材料５６Ａを堆積させる第１の工程を含む。第２の堆積（バルク堆積）工程中は、堆積室に十分な電力を供給して高イオン密度を形成する。これにより材料堆積速度（およびプロセスのスループット）が増大して、トレンチ４８内に高密度誘電体材料５６Ｂ（たとえば、非ドープケイ酸ガラス）が形成される。後者の堆積は通常、高密度プラズマ非ドープケイ酸ガラス（ＨＤＰ ＵＳＧ）堆積法に従って行われる。別の実施形態においては、ＨＤＰ ＵＳＧ法の代わりに常圧化学気相成長法（ＡＰＣＶＤ）を使用することもできる。高密度ＨＤＰ ＵＳＧ材料５６Ｂを堆積させるために、堆積室内で約１０１１〜約１０１３ｉｏｎｓ／ｃｍ３の範囲のプラズマ・イオン密度を生成し、比較的高材料堆積速度及び高密度材料を生じる。堆積工程中は、窒化ケイ素層３８の上面５９上にも誘電体材料が堆積される。化学的機械研磨（ＣＭＰ）工程により、上面５９から誘電体材料が除去され、この化学的機械研磨は窒化ケイ素層３８上で停止する。この誘電体材料（たとえばＨＤＰ ＵＳＧ）のＣＭＰ研磨速度は、窒化ケイ素のＣＭＰ研磨速度よりも大きいので、ＳＴＩ構造５５の上面６０は、窒化ケイ素層３８の上面５９より陥凹している。
ＳＴＩ構造５５の形成を完了するために、フッ化水素（ＨＦ）洗浄プロセスに従ってウエハを洗浄し、ＨＦウエット・エッチングなど既知のプロセスを用いて窒化ケイ素層３８およびパッド酸化物層３６を除去し、最後にウエハをもう一度洗浄する。図８は、これらの加工工程の完了後の側壁６２を含めたＳＴＩ構造５５の構造要素を示す。便宜上、低密度誘電体材料５６Ａと高密度誘電体材料５６Ｂは別々に示してはいない。
窒化ケイ素層３８およびパッド酸化物層３６を除去するためのウエット・エッチング・プロセス中に、低密度誘電体材料と高密度誘電体材料の界面にボイド７０（図８参照）が形成される。
後のゲート・ポリシリコン層の堆積中に、側壁６２の周りおよびボイド７０中に望ましくないポリシリコン・ストリンガ（「ラップ・アップ（ｗｒａｐ−ｕｐｓ）」と称される）が形成される可能性がある。これらのストリンガは、短絡またはリーク電流経路を生じ、それによりＳＴＩの分離機能が働かなくなり、そのため集積回路の性能が低下し、その結果信頼性の問題およびデバイス不良がもたらされることがある。界面におけるボイド形成を防ぐプロセス・スキームが望まれる。
ボイド７０の幅および深さを（したがって、ポリシリコン・ストリンガが形成される可能性を）減らそうという努力として、窒化ケイ素層３８およびパッド酸化物層３６を除去するためのウエット・エッチング・プロセスの後の洗浄工程（典型的にはフッ酸洗浄）の継続時間を短くすることが知られている。しかしながら、洗浄時間を短縮すると、窒化物残渣および汚染物質が基板３０上に残存することがあり、ＳＴＩ構造５５および基板３０内で望ましくない短絡またはリーク電流が生じるおそれがあることも知られている。
本発明の目的は、半導体基板において、トレンチを充てんしている材料のボイド中に誘電体材料が配設されたシャロー・トレンチ分離構造およびそのシャロー・トレンチ分離構造を形成する方法を提供することである。
一実施形態によれば、本発明は、集積回路内にシャロー・トレンチ分離構造を形成する方法を含む。この方法は、半導体層を設ける工程と、半導体層内に開口部を形成する工程と、開口部に誘電体材料を堆積させる工程と、誘電体材料の上にコンフォーマルに材料を堆積させる工程と、コンフォーマルな材料を除去する工程とを含み、誘電体材料中に形成されることがあるボイドが、コンフォーマルな材料を除去する工程の後に、コンフォーマルな材料によって少なくとも部分的に充てんされる。
本発明の別の実施形態によれば、集積回路構造が、半導体層と、半導体層内に形成されたデバイス分離構造であって、半導体層内のトレンチに配設された第１の誘電体材料を含み、トレンチの側壁に隣接する第１の誘電体材料中にボイドが存在することがあるデバイス分離構造と、ボイド内の第２の誘電体材料とを含む。
本発明についての以下の詳細な説明を図面と併せ読めば、本発明をより容易に理解することができ、また本発明の利点および用途がより容易に明らかになる。
一般的な慣行に従って、記載されているデバイスの様々なフィーチャは原寸に比例して示してはおらず、本発明にとって重要な特定のフィーチャを強調するように示してある。図面および明細書を通して、同じ参照文字は同じ要素を示す。
本発明によるＳＴＩ構造の形成に関する特定の方法および構造を詳細に説明する前に、本発明は、主として要素とプロセス工程の新規な自明でない組合せにあることを理解されたい。当業者には容易に明らかになるであろう詳細によって開示があいまいにならないように、従来通りの一部の要素および工程はあまり詳しく提示されておらず、本発明を理解するのに重要な他の要素および工程を図面および明細書により詳細に説明する。
以下の実施形態は、本発明の構造または方法の範囲を定義するものではなく、例示的な構成を提供するものにすぎない。これらの実施形態は、必須ではなく許容であり、また網羅的ではなく例示的である。本発明は、上述の従来プロセスに伴うボイド７０の悪影響を回避するＳＴＩ構造を形成する方法を含む。
図１は、窒化ケイ素層３８除去後のＳＴＩ構造５５を示す。本発明の教示によれば、パッド酸化物層３６が基板３０の上に残っている。
本発明によれば、コンフォーマルな窒化ケイ素層８０（厚さ約５０ｎｍ〜１００ｎｍ）をパッド酸化物層３６の上に堆積させ、ボイド７０を窒化ケイ素領域８０Ａで充てんする。図２を参照のこと。一実施形態によれば、ＬＰＣＶＤ法を用いて窒化ケイ素層８０を堆積させ、それによりボイド７０を充てんするためのコンフォーマルな材料層を生成する。コンフォーマルな誘電体材料層（たとえば酸窒化ケイ素）を生成する他の方法をＬＰＣＶＤ法の代わりに使用してボイド７０を充てんすることもできる。たとえば、適切に制御したＰＥＣＶＤ法を使用して窒化ケイ素のコンフォーマルな層を堆積させることができる。コンフォーマルな炭化ケイ素層（通常、化学気相成長法に従って堆積させる）を使用してボイド７０を充てんすることもできる。
パッド酸化物層３６およびトレンチ内の誘電体材料５６に達すると終了する、終点が制御された従来のブランケット窒化物エッチ・バック法を用いて窒化ケイ素層８０をエッチングする。図２を参照のこと。窒化ケイ素領域８０Ａは、図のようにボイド７０中に残り、少なくとも部分的にボイド７０を充てんしている。
一実施形態においては、窒化物エッチングは２工程プロセスを含む。第１の工程中は、酸素とフッ素含有ガス（たとえばＣ２Ｆ６またはＣＦ４）の混合物を、それぞれ約５ｓｃｃｍおよび約１００ｓｃｃｍの流量でプラズマ・エッチング・チャンバに供給する。チャンバ圧は約１００ｍＴｏｒｒであり、エッチング室に供給される電力は約４５０Ｗである。当業者には知られているように、流量、圧力および電力が所与の特定値から少なくとも１０％変わっても、エッチング結果が損なわれることはない。
次に、所望の選択性を提供するために重合ガス（たとえば約１０ｓｃｃｍのＣＨＦ３）、アルゴン（約２０ｓｃｃｍ）およびフッ素含有ガス（約１０ｓｃｃｍ）の混合物を用いて、下にある半導体基板３０に対して選択的なオーバー・エッチング・プロセスを行う。チャンバ圧は約１００ｍＴｏｒｒであり、エッチング・チャンバに供給される電力は約３００Ｗである。流量、圧力および電力は、所与の特定値から少なくとも１０％変わってもよい。他のエッチング・プロセスを利用して窒化ケイ素層８０をエッチングすることもできることが当業者には理解される。ＨＦウエット・エッチングなど既知のプロセスを用いてパッド酸化物を除去し、ウエハを（たとえばＲＣＡ洗浄プロセスを用いて）洗浄する。最終的なＳＴＩ構造８４を図４に示す。
コンフォーマル特性を有するので、窒化ケイ素膜８０がボイド７０を充てんするだけでなく、エッチ・バックの後に、窒化ケイ素領域８０ＢがＳＴＩ構造８４の側壁６２上に残り、それによりその後の加工中に側壁６２が削られまたは劣化されないよう保護される。
幅広のＳＴＩ構造は、上面５９から二酸化ケイ素を除去するためのＣＭＰプロセス中にディッシングの影響を受けやすいことが知られている。ディッシング効果を誇張して図７に示す。コンフォーマルな窒化ケイ素層８０の残留物８０Ｃがディッシングされた領域を覆ってより平坦なＳＴＩ上面を提供する。これは、フォトリソグラフィおよび後続の材料層の堆積中に有益である。図４を参照のこと。
本発明の頑強な手法は、ＳＴＩ構造中でのボイド形成および（エッチング速度など）ランダムなプロセス変動をもたらし、それにより比較的大きな問題のあるボイドを生じさせるおそれがある従来の作製方法の影響を未然に防ぐ。本発明では、再現可能な一貫した方法に従ってボイドのないＳＴＩ構造が作製される。ポリシリコン・ストリンガが形成される確率が大幅に減少し、デバイスの信頼性が大幅に向上し、デバイスの欠陥率が大幅に低下する。
半導体基板内にＳＴＩ構造を形成するのに有用なアーキテクチャおよびプロセスを説明してきた。本発明の具体的な用途および例示的な諸実施形態を説明し、論じてきたが、これらは本発明を様々なやり方および様々な回路構造で実施するための基礎となるものである。本発明の範囲内で多数の変形形態が可能である。記載した諸実施形態の１つまたは複数に関連するフィーチャおよび要素は、すべての実施形態に必須の要素と解釈されるものではない。本発明は添付の特許請求の範囲によってのみ限定される。
本発明の教示に従ってシャロー・トレンチ分離構造を形成するための一加工工程中の基板の断面図である。 本発明の教示に従ってシャロー・トレンチ分離構造を形成するための、上記工程に続く加工工程中の基板の断面図である。 本発明の教示に従ってシャロー・トレンチ分離構造を形成するための、上記工程に続く加工工程中の基板の断面図である。 本発明の教示に従ってシャロー・トレンチ分離構造を形成するための、上記工程に続く加工工程中の基板の断面図である。 従来技術のシャロー・トレンチ分離構造を形成するための一加工工程中の基板の断面図である。 従来技術のシャロー・トレンチ分離構造を形成するための上記工程に続く加工工程中の基板の断面図である。 従来技術のシャロー・トレンチ分離構造を形成するための上記工程に続く加工工程中の基板の断面図である。 従来技術のシャロー・トレンチ分離構造を形成するための上記工程に続く加工工程中の基板の断面図である。

Claims (10)

  1. シャロー・トレンチ分離構造を形成する方法であって、
    半導体層内に開口部を形成する工程と、
    前記開口部に誘電体材料を堆積させる工程と、
    前記誘電体材料の上にコンフォーマルに材料を堆積させる工程と、
    前記コンフォーマルな材料を除去する工程とを含み、
    前記誘電体材料中に位置するボイドが、前記除去工程の後に、前記コンフォーマルな材料によって少なくとも部分的に充てんされている方法。
  2. 前記開口部内に前記誘電体材料を堆積させる前記工程が、前記開口部の側壁に隣接して低密度誘電体材料を堆積させる工程と、続いて前記開口部の残りの領域に高密度誘電体材料を堆積させる工程とを含み、前記高密度および低密度誘電体材料の界面に隣接して前記ボイドが形成されることがある、請求項１に記載の方法。
  3. 前記開口部内に前記誘電体材料を堆積させる前記工程が、
    前記開口部の側壁に隣接して二酸化ケイ素ライナを堆積させる工程と、
    前記ライナに隣接して低密度ＵＳＧ材料を堆積させる工程と、
    前記開口部の残りの領域に高密度ＵＳＧ材料を堆積させる工程とを含み、
    前記低密度および高密度ＵＳＧ材料の界面に隣接して前記ボイドが形成されることがある、請求項１に記載の方法。
  4. 前記コンフォーマルな材料を堆積させる前記工程が、前記半導体層の上面よりも上方に延びる前記誘電体材料の側壁に前記コンフォーマルな材料を堆積させる工程をさらに含む、請求項１に記載の方法。
  5. 前記コンフォーマルな材料を堆積させる前記工程が、窒化ケイ素、酸窒化ケイ素または炭化ケイ素を堆積させる工程を含む、請求項１に記載の方法。
  6. 集積回路内にシャロー・トレンチ分離構造を形成する方法であって、
    半導体層を設ける工程と、
    前記半導体層の上にパッド酸化物層を形成する工程と、
    前記パッド酸化物層の上に窒化ケイ素層または酸窒化ケイ素層を含む第１材料層を形成する工程と、
    前記パッド酸化物層および前記第１材料層内に第１の開口部を形成する工程と、
    前記第１の開口部を通して前記半導体層をエッチングして前記半導体層内にトレンチを形成する工程と、
    前記トレンチ内に誘電体第２材料層を形成する工程であって、前記第２材料層の形成中に、トレンチの側壁に隣接して低密度誘電体材料層を形成し、前記トレンチの残りの領域に高密度誘電体材料層を形成する工程と、
    前記第１材料層を除去する工程と、
    前記パッド酸化物層の上にコンフォーマルな第３材料層を形成する工程であって、前記低密度および高密度誘電体材料の界面に隣接して形成されていることがあるボイドが、前記第３材料層を除去する工程の後に、前記第３材料層によって少なくとも部分的に充てんされる工程とを含む方法。
  7. 前記第３材料層を除去する前記工程が、
    酸素とフッ素含有ガスの混合物を用いたプラズマ・エッチング工程と
    重合ガス、不活性ガスおよびフッ素含有ガスの混合物を用いたプラズマ・エッチング工程とをさらに含む、請求項６に記載の方法。
  8. 前記コンフォーマルな第３材料層を形成する前記工程が、窒化ケイ素層、酸窒化ケイ素層または炭化ケイ素層を形成する工程を含む、請求項７に記載の方法。
  9. 半導体層と、
    前記半導体層内に形成されたデバイス分離構造であって、前記半導体層内のトレンチに配設された第１の誘電体材料を含み、前記トレンチの側壁に隣接する前記第１の誘電体材料中にボイドが存在することがあるデバイス分離構造と、
    前記ボイド内の第２の誘電体材料とを備える集積回路構造。
  10. 前記半導体層の上面よりも上方に延びる前記第１の誘電体材料の上部領域が側壁を含み、前記第２の誘電体材料が前記上部領域の前記側壁上に堆積される、請求項９に記載の集積回路構造。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7514336B2 (en) * 2005-12-29 2009-04-07 Agere Systems Inc. Robust shallow trench isolation structures and a method for forming shallow trench isolation structures
US20110244683A1 (en) * 2010-04-01 2011-10-06 Michiaki Sano Fabricating Voids Using Slurry Protect Coat Before Chemical-Mechanical Polishing
CN103531519B (zh) * 2012-07-02 2016-03-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US9768055B2 (en) 2012-08-21 2017-09-19 Stmicroelectronics, Inc. Isolation regions for SOI devices
US10468529B2 (en) * 2017-07-11 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure with etch stop layer
KR102661930B1 (ko) 2018-08-13 2024-04-29 삼성전자주식회사 집적회로 소자
CN109273532B (zh) * 2018-09-12 2022-03-11 上海华力微电子有限公司 应用于高压电路防静电保护的无回滞效应硅控整流器

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08330410A (ja) * 1995-05-31 1996-12-13 Sony Corp 素子分離方法、素子分離構造、及び半導体装置
JPH11340313A (ja) * 1998-05-07 1999-12-10 Samsung Electronics Co Ltd トレンチ隔離形成方法
JP2000058637A (ja) * 1998-07-31 2000-02-25 United Microelectronics Corp 半導体基板に浅いトレンチ絶縁構造を形成する方法
JP2000223704A (ja) * 1999-01-29 2000-08-11 Sony Corp 半導体装置およびその製造方法
US20010015046A1 (en) * 1999-06-03 2001-08-23 Hong Sug-Hun Trench isolation method
US6319794B1 (en) * 1998-10-14 2001-11-20 International Business Machines Corporation Structure and method for producing low leakage isolation devices
JP2004363486A (ja) * 2003-06-06 2004-12-24 Renesas Technology Corp トレンチ分離を有する半導体装置およびその製造方法
JP2005166700A (ja) * 2003-11-28 2005-06-23 Toshiba Corp 半導体装置及びその製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW388100B (en) * 1997-02-18 2000-04-21 Hitachi Ulsi Eng Corp Semiconductor deivce and process for producing the same
US6228741B1 (en) * 1998-01-13 2001-05-08 Texas Instruments Incorporated Method for trench isolation of semiconductor devices
WO1999044223A2 (en) * 1998-02-27 1999-09-02 Lsi Logic Corporation Process of shallow trench isolating active devices to avoid sub-threshold kinks arising from corner effects without additional processing
KR100286127B1 (ko) * 1998-06-24 2001-04-16 윤종용 반도체 장치의 트렌치 격리 형성 방법
US6500729B1 (en) * 2000-06-02 2002-12-31 Agere Systems Guardian Corp. Method for reducing dishing related issues during the formation of shallow trench isolation structures
US6921947B2 (en) * 2000-12-15 2005-07-26 Renesas Technology Corp. Semiconductor device having recessed isolation insulation film
KR100568100B1 (ko) * 2001-03-05 2006-04-05 삼성전자주식회사 트렌치형 소자 분리막 형성 방법
JP2003151956A (ja) * 2001-11-19 2003-05-23 Sony Corp 半導体装置製造工程における窒化シリコン膜のエッチング方法
TW540135B (en) * 2002-04-24 2003-07-01 Nanya Technology Corp Method of forming shallow trench isolation region
KR20040002147A (ko) * 2002-06-29 2004-01-07 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
JP2004311487A (ja) * 2003-04-02 2004-11-04 Hitachi Ltd 半導体装置の製造方法
KR100505419B1 (ko) * 2003-04-23 2005-08-04 주식회사 하이닉스반도체 반도체 소자의 소자분리막 제조방법
KR100538811B1 (ko) * 2003-12-29 2005-12-23 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7514336B2 (en) * 2005-12-29 2009-04-07 Agere Systems Inc. Robust shallow trench isolation structures and a method for forming shallow trench isolation structures

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08330410A (ja) * 1995-05-31 1996-12-13 Sony Corp 素子分離方法、素子分離構造、及び半導体装置
JPH11340313A (ja) * 1998-05-07 1999-12-10 Samsung Electronics Co Ltd トレンチ隔離形成方法
JP2000058637A (ja) * 1998-07-31 2000-02-25 United Microelectronics Corp 半導体基板に浅いトレンチ絶縁構造を形成する方法
US6319794B1 (en) * 1998-10-14 2001-11-20 International Business Machines Corporation Structure and method for producing low leakage isolation devices
JP2000223704A (ja) * 1999-01-29 2000-08-11 Sony Corp 半導体装置およびその製造方法
US20010015046A1 (en) * 1999-06-03 2001-08-23 Hong Sug-Hun Trench isolation method
JP2004363486A (ja) * 2003-06-06 2004-12-24 Renesas Technology Corp トレンチ分離を有する半導体装置およびその製造方法
JP2005166700A (ja) * 2003-11-28 2005-06-23 Toshiba Corp 半導体装置及びその製造方法

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