KR20040042562A - 얕은 트렌치 격리 공정 - Google Patents
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Abstract
얕은 트렌치 격리 공정을 제공한다. 상기 공정에 따르면, 트렌치가 형성된 반도체 기판에 제 1 산화막 및 희생막을 순차적으로 형성한다. CMP 공정으로 상기 트렌치의 바닥과 측벽을 덮는 제 1 산화막 패턴 및 희생막 패턴을 형성한다. 상기 제 1 산화막 패턴의 상단부를 일부 제거하여 상기 제 1 산화막 패턴의 높이가 상기 트렌치 측벽의 높이보다 낮도록 형성한다. 상기 희생막 패턴을 제거하여 상기 제 1 산화막 패턴을 노출시킨다. 상기 노출된 제 1 산화막 패턴 상에 제 2 산화막을 형성하여 상기 트렌치를 채운다. CMP 공정으로 상기 제 1 산화막 패턴 상에 상기 트렌치의 측벽을 덮는 제 2 산화막 패턴을 형성한다.
Description
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 좀 더 상세하게는 얕은 트렌치 격리(Shallow Trench Isolation, STI) 공정에 관한 것이다.
반도체 소자가 고집적화됨에 따라 STI 공정에서 트렌치의 가로세로비(aspect ratio)가 증가하여 소자분리막 형성시 트렌치 내에 보이드가 발생한다. 이를 방지하기 위하여 트렌치 내에 1차로 리플로우 특성을 갖는 SOG방법에 의해 형성되는 산화막을 도핑하여 가로세로비를 낮추고, 2차로 고밀도 산화막을 적층한다.
도 1a 내지 도 1f 는 종래 기술에 따른 얕은 트렌치 격리 공정을 순차적으로 나타내는 공정 단면도들이다.
도 1a를 참조하면, 반도체 기판(1) 상에 패드 산화막(3) 및 하드마스크막(5)을 차례로 적층한다. 포토레지스트 패턴(미도시)을 이용하여 차례로 패터닝하여 상기 반도체 기판(1)에 트렌치(7)를 형성한다.
도 1b를 참조하면, 상기 트렌치(7)가 형성된 상기 반도체 기판(1)의 전면 상에 제 1 산화막(9) 및 제 2 산화막(11)을 순차적으로 적층하여 상기 트렌치(7)를 채운다. 이때, 상기 제 1 산화막(9)은 상기 트렌치(7)의 가로세로비를 낮추기위해 적층되며 리플로우 특성을 갖는, SOG 방식에 의해 형성되는 산화막으로 형성한다.
도 1c를 참조하면, 상기 제 2 및 제 1 산화막(11, 9)에 대해 CMP 공정을 실시하여 상기 트렌치(7)의 바닥과 측벽을 덮는 제 1 산화막 패턴(9a) 및 제 2 산화막 패턴(11a)을 형성한다.
상기 하드마스크막(5) 및 상기 패드산화막(3)을 순차적으로 제거한다. 상기 패드산화막(3)을 제거할때 상기 제 2 산화막 패턴(11a)의 상부 및 상기 제 1산화막의 상단부도 일부 제거되어, 상기 트렌치 측벽의 상단부가 일부 노출된다.
도 1e를 참조하면, 상기 반도체 기판(1)의 전면 상에 게이트 산화막(13)을 형성하고 그 위에 폴리실리콘막(15) 및 금속 실리사이드막(17)을 차례로 적층한다.
도 1f를 참조하면, 상기 금속실리사이드막(17), 상기 폴리실리콘막(15) 및 상기 게이트 산화막(13)을 차례대로 패터닝하여 상기 반도체 기판(1) 상에 각각의 패턴들(13a, 15a, 17a)로 이루어진 게이트 패턴을 형성한다. 그러나 이때, 상기 제 2 산화막 패턴과 상기 반도체 기판(1) 사이에 게이트 산화막 잔류물(13b) 및 폴리실리콘잔류물(15b)이 남게된다. 상기 폴리실리콘잔류물(15b)은 상기 제 1 산화막 패턴(9b)과 상기 제 2 산화막 패턴(11a)으로 이루어지는 소자분리막의 둘레에 남아워드라인들을 단락시키는 스트링거(stringer)가 되어 반도체 소자의 오작동을 야기한다.
따라서, 상기 문제를 해결하기 위하여, 본 발명의 기술적 과제는 반도체 소자의 신뢰성을 향상시킬수 있는 얕은 트렌치 격리 공정을 제공하는데 있다.
도 1a 내지 도 1f 는 종래 기술에 따른 얕은 트렌치 격리 공정을 순차적으로 나타내는 공정 단면도들이다.
도 2a 내지 도 2f 는 본 발명의 바람직한 실시예에 따른 얕은 트렌치 격리 공정을 순차적으로 나타내는 공정 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 얕은 트렌치 격리 공정은 제 1 산화막 형성후 희생막을 더 형성하는 것을 특징으로 한다.
좀 더 구체적으로, 본 발명에 따른 얕은 트렌치 격리 공정은 다음과 같다. 먼저, 반도체 기판에 트렌치를 형성한다. 상기 트렌치가 형성된 상기 반도체 기판의 전면 상에 제 1 산화막 및 희생막을 순차적으로 형성한다. 상기 제 1 산화막 및 상기 희생막에 대해 CMP 공정을 실시하여 상기 트렌치의 바닥과 측벽을 덮는 제 1 산화막 패턴 및 희생막 패턴을 형성한다. 상기 제 1 산화막 패턴의 상단부를 일부 제거하여 상기 제 1 산화막 패턴의 높이가 상기 트렌치 측벽의 높이보다 낮도록 형성한다. 상기 희생막 패턴을 제거하여 상기 제 1 산화막 패턴을 노출시킨다. 상기 노출된 제 1 산화막 패턴이 형성된 상기 반도체 기판의 전면 상에 제 2 산화막을 형성하여 상기 트렌치를 채운다. 그리고, 상기 제 2 산화막에 대해 CMP 공정을 실시하여 상기 트렌치안에 차례로 적층된 제 1 산화막 패턴 및 제 2 산화막 패턴을 형성한다.
상기 공정에 있어서, 상기 희생막은 비금속성 물질로 형성될 수 있으며, 바람직하게는 폴리실리콘으로 형성된다. 상기 희생막은 바람직하게는 상기 트렌치 깊이의 2/3 이하의 두께를 갖도록 형성된다. 상기 제 1 산화막 패턴의 상단부를 제거할때 또는 상기 희생막 패턴을 제거할때, 습식식각 방법이 바람직하게 사용된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 2a 내지 도 2f 는 본 발명의 바람직한 실시예에 따른 얕은 트렌치 격리 공정을 순차적으로 나타내는 공정 단면도들이다.
도 2a를 참조하면, 반도체 기판(21) 상에 패드산화막(23) 및 하드마스크막(25)을 차례로 형성한다. 상기 하드마스크막(25)은 실리콘 질화막으로 형성할 수 있다. 상기 하드마스크막(25), 상기 패드산화막(23) 및 상기 반도체 기판(21)의 소정깊이를 패터닝하여 상기 반도체 기판(21)에 트렌치(27)를 형성한다. 상기 트렌치(27)이 형성된 상기 반도체 기판(21)의 전면 상에 제 1 산화막(29) 및 희생막(31)을 차례로 적층한다. 상기 제 1 산화막(29)은 상기 트렌치(27)의 가로세로비를 낮추기위해 형성하며 SOG(Spin-on-glass) 방식에 의해 형성되는HSQ(Hydrogen Silsesquioxane) 같은 산화막으로 형성할 수 있다. 상기 희생막(31)은 비도전성 물질로 형성될 수 있으며, 바람직하게는 폴리실리콘으로 형성된다.
도 2b를 참조하면, 상기 희생막(31)및 상기 제 1 산화막(29)에 대해 CMP 공정을 적용하여 상기 하드마스크막(25)상의 상기 제 1 산화막(29) 및 상기 희생막(31)을 제거하여 상기 트렌치(27)의 바닥과 측벽을 덮는 제 1 산화막 패턴(29a) 및 희생막 패턴(31a)을 형성하는 동시에 상기 하드마스크막(25)을 노출시킨다. 상기 CMP 공정에서 상기 하드마스크막(25)은 평탄화저지막으로 사용되며, 상기 희생막(31)과 상기 제 1 산화막(29)에 대해서는 빠른 연마 특성을 갖으나 상기 하드마스크막(25)에 대해서는 느린 연막특성을 갖는 CMP 슬러리를 사용한다.
도 2c를 참조하면, 상기 제 1 산화막 패턴(29a)의 상단부를 일부 제거하여 상기 트렌치(27)의 상측벽을 일부 노출시키는 제 1 산화막 패턴(29b)을 형성한다. . 상기 제 1 산화막 패턴(29a)의 상단부는 불산(HF)을 이용하는 습식식각으로 제거될 수 있다. 이때, 상기 희생막 패턴(31a)은 상기 제 1 산화막 패턴(29a)가 모두 식각되는 것을 막는 역할을 한다.
도 2d를 참조하면, 상기 희생막 패턴(31a)를 제거한다. 이때, 상기 희생막 패턴(31a)이 폴리실리콘으로 형성될 경우, 질산, 초산 및 불산의 혼합 용액을 이용하는 습식식각에 의해 상기 희생막 패턴(31a)을 제거할 수 있다. 따라서, 상기 트렌치(27) 내에는 상기 트렌치(27)의 측벽의 높이보다 낮은 제 1 산화막 패턴(29b)만 남는다.
도 2e를 참조하면, 상기 트렌치(27) 안에 제 1 산화막 패턴(29b)만 남은 상기 반도체 기판(21)의 전면 상에 제 2 산화막(33)을 적층하여 상기 트렌치(27)을 채운다. 상기 제 2 산화막(33)은 고밀도의 산화막으로 형성될 수 있으며 바람직하게는 HDP(high density plasma) 산화막 또는 PECVD(plasma-enhanced chemical vapor deposition) 산화막으로 형성될 수 있다.
도 2f를 참조하면, 상기 제 2 산화막(33)에 대해 CMP 공정을 실시하여, 상기 하드마스크막(25)을 노출시키는 동시에 상기 트렌치를 채우며 상부로 일부 돌출된 제 2 산화막 패턴을 형성한다. 이때에도 도 2b에서와 같이 상기 하드마스크막(25)은 평탄화저지막의 역할을 한다. 상기 하드마스크막 및 상기 패드산화막(23)을 차례로 습식식각으로 제거한다. 상기 패드 산화막(23)을 제거할때, 상기 돌출된 제 2 산화막 패턴의 상부가 일부 제거되어 도 2f에서와 같이 상기 트렌치의 측벽 및 상기 제 1 산화막 패턴(29b)을 덮는 제 2 산화막 패턴(33a)이 형성된다. 상기 제 1 산화막 패턴(29b)과 상기 제 2 산화막 패턴(33a)는 소자분리막(Field oxide)을 구성한다. 상기 제 2 산화막 패턴(33a)이 형성된 상기 반도체 기판(21) 상에 게이트산화막(35), 폴리실리콘막(37) 및 금속실리사이드막(39)을 차례로 형성한 후 패터닝하여 게이트 패턴을 완성한다. 상기 산화제 2 산화막 패턴(33a)이 상기 트렌치(27)의 측벽을 덮도록 형성되므로 종래와 같이 폴리실리콘잔류물이 남지 않는다.
본 발명에 따른 소자 격리 형성 공정에 따르면, 제 1 산화막 상에 형성되는 희생막을 이용하여 제 2 산화막이 트렌치의 측벽을 덮도록 형성되어 후속 공정에서폴리실리콘잔류물이 형성되지 않는다. 이로써 반도체 소자의 신뢰성을 향상시킬 수 있다.
Claims (5)
- 반도체 기판에 트렌치를 형성하는 단계;상기 트렌치가 형성된 상기 반도체 기판의 전면 상에 제 1 산화막 및 희생막을 순차적으로 형성하는 단계;상기 제 1 산화막 및 상기 희생막에 대해 CMP 공정을 실시하여 상기 트렌치의 바닥과 측벽을 덮는 제 1 산화막 패턴 및 희생막 패턴을 형성하는 단계;상기 제 1 산화막 패턴의 상단부를 일부 제거하여 상기 제 1 산화막 패턴의 높이가 상기 트렌치 측벽의 높이보다 낮도록 형성하는 단계;상기 희생막 패턴을 제거하여 상기 제 1 산화막 패턴을 노출시키는 단계;상기 노출된 제 1 산화막 패턴이 형성된 상기 반도체 기판의 전면 상에 제 2 산화막을 형성하여 상기 트렌치를 채우는 단계; 및상기 제 2 산화막에 대해 CMP 공정을 실시하여 상기 트렌치안에 차례로 적층된 제 1 산화막 패턴 및 제 2 산화막 패턴을 형성하는 단계를 구비하는 얕은 트렌치 격리 공정.
- 제 1 항에 있어서,상기 희생막은 비금속성 물질로 형성되는 것을 특징으로 하는 얕은 트렌치 격리 공정.
- 제 2 항에 있어서,상기 비금속성 물질은 폴리실리콘인 것을 특징으로 하는 얕은 트렌치 격리 공정.
- 제 1 항에 있어서,상기 희생막은 상기 트렌치 깊이의 2/3 이하의 두께를 갖도록 형성되는 것을 특징으로 하는 얕은 트렌치 격리 공정.
- 제 1 항에 있어서,상기 제 1 산화막 패턴의 상단부를 제거하는 단계 및 상기 희생막 패턴을 제거하는 단계는 습식식각에 의해 실시되는 것을 특징으로 하는 얕은 트렌치 격리 공정.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100824139B1 (ko) * | 2006-09-06 | 2008-04-21 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 소자 분리막 형성 방법 |
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2002
- 2002-11-15 KR KR1020020071111A patent/KR20040042562A/ko not_active Application Discontinuation
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| KR100824139B1 (ko) * | 2006-09-06 | 2008-04-21 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 소자 분리막 형성 방법 |
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