KR20040002147A - 반도체 소자의 소자분리막 형성방법 - Google Patents

반도체 소자의 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 반도체 기판상에 패드 산화막과 질화막을 형성하는 단계; 상기 질화막과 패드 산화막 및 기판을 선택적으로 제거하여 트렌치를 형성하는 단계; 상기 트렌치 내면 및 질화막 표면상에 LP TEOS USG막을 형성하는 단계; 상기 LP TEOS USG막이 형성된 트렌치를 포함한 상기 기판 전면상에 BPSG막을 형성하는 단계; 상기 질화막이 노출되도록 BPSG막 및 LP TEOS USG막을 화학적 기계적 연마로 평탄화하는 단계; 상기 기판을 세정하여 상기 BPSG막을 상기 트렌치내로 리세스시키는 단계; 상기 BPSG막이 리세스된 트렌치를 매립하도록 상기 기판 전면상에 갭 필 물질막을 형성하는 단계; 및 상기 질화막이 노출되도록 상기 갭 필 물질막을 화학적 기계적 연마로 평탄화하는 단계를 포함하며, 갭 필 특성이 탁월한 BPSG를 이용하였으므로 갭 필 불량에 따른 트렌치내의 보이드 형성을 없앨 수 있는 효과가 있는 것이다.

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR ISOLATION FILM IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는 트렌치내의 보이드 발생을 억제하여 소자의 특성 열화를 방지할 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다.
일반적으로 반도체 소자를 제조하는데 있어서 트랜지스터와 캐패시터 등을 형성하기 위하여 반도체 기판에는 전기적으로 통전이 가능한 활성 영역(active region)과 전기적으로 통전되는 것을 방지하고 소자를 전기적으로 분리하도록 하는 소자분리 영역(isolation region)을 형성한다.
위와 같은 소자분리 영역 형성에는 반도체 기판상의 패드 산화막과 질화막에 대한 마스크 공정과 산화 공정으로 소자를 분리하는 LOCOS(local oxidation of silicon) 공정과, LOCOS 공정의 패드 산화막과 질화막 사이에 버퍼 역할을 하는 폴리실리콘막을 개재하여 완충역할을 하여 필드산화막을 성장시키는 PBL (poly buffered LOCOS) 공정 등이 사용되는데, 최근의 0.25㎛ 이하의 반도체 소자의 소자분리막 형성에는 STI(shallow trench isolation) 공정이 사용된다.
종래 기술에 따른 반도체 소자의 소자분리막 형성방법은 먼저 반도체 기판에 일정한 깊이를 갖는 트렌치(trench)를 형성하고, 상기 트렌치를 비롯한 기판 전면상에 산화막을 증착시킨다.
이어서, CMP(chemical mechanical polishing) 공정으로 불필요한 산화막을 식각한 후 세정 공정 등을 진행하여 소자분리막 형성을 완성한다.
그러나, 종래 기술에 따른 반도체 소자의 소자분리막 형성방법에 있어서는 다음과 같은 문제점이 있다.
종래 기술에 있어서, 메모리 기타 로직 소자(logic device) 등의 집적도가점점 높아지면서 트렌치의 폭이 훨씬 좁아지게 되었다. 특히 SDRAM 소자에서는 트렌치의 깊이가 더 깊어 이러한 트렌치에 산화막을 매립하는데 한계를 드러내게 되었다.
따라서, 도 1에 도시된 바와 같이, 기판(10)내에 형성된 트렌치(40)를 산화막(50)이 충분히 매립하지 못함에 따라 보이드(60)가 발생하여 소자의 특성을 떨어뜨리는 문제점이 있었다.
이에 본 발명은 상기한 종래 기술상의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 갭 필 특성이 우수한 BPSG를 사용하여 트렌치의 보이드 형성을 미연에 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 있다.
도 1은 종래 기술에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 단면도.
도 2 내지 도 8은 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
100; 기판200,200a; 패드 산화막
300,300a; 질화막350; 트렌치
400,400a,400b; LP TEOS USG막
500,500a,500b; BPSG막
600,600a; 갭 필 물질막
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 소자분리막 형성방법은, 반도체 기판상에 패드 산화막과 질화막을 형성하는 단계; 상기 질화막과 패드 산화막 및 기판을 선택적으로 제거하여 트렌치를 형성하는 단계; 상기 트렌치 내면 및 질화막 표면상에 LP TEOS USG막을 형성하는 단계; 상기 LP TEOS USG막이 형성된 트렌치를 포함한 상기 기판 전면상에 BPSG막을 형성하는 단계; 상기 질화막이 노출되도록 BPSG막 및 LP TEOS USG막을 화학적 기계적 연마로 평탄화하는 단계; 상기 기판을 세정하여 상기 BPSG막을 상기 트렌치내로 리세스시키는 단계; 상기 BPSG막이 리세스된 트렌치를 매립하도록 상기 기판 전면상에 갭 필 물질막을 형성하는 단계; 및 상기 질화막이 노출되도록 상기 갭 필 물질막을 화학적 기계적 연마로 평탄화하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 갭 필 특성이 탁월한 BPSG를 이용하였으므로 갭 필 불량에 따른 트렌치내의 보이드를 없앨 수 있게 된다.
이하, 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 첨부한 도면을 참조하여 상세히 설명한다.
도 2 내지 도 8은 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 도시한 공정별 단면도이다.
본 발명에 따른 반도체 소자의 소자분리막 형성방법은, 도 2에 도시된 바와 같이, 반도체 기판(100)상에 약 100Å 정도의 두께로 패드 산화막(200)을 형성한 후, 800Å~1200Å 두께의 질화막(300)을 형성한다.
이어서, 도 3에 도시된 바와 같이, 상기 질화막(300)과 패드 산화막(200) 및 기판(100)을 건식각 공정으로 선택적으로 제거하여 트렌치(350)를 형성한다.
계속하여, 상기 트렌치(350) 내면 및 질화막(300a) 표면상에 LP CVD (저압화학기상증착) 방법으로 LP TEOS USG막(400:low pressure tetra ethyl ortho silicate undoped silicate glass)을 300Å 두께로 형성한다. 상기 LP TEOS USG막(400)은 이후에 증착할 BPSG막의 붕소(boron)와 인(phosphorous)의 확산방지막으로 사용된다.
그런다음, 도 4에 도시된 바와 같이, 상기 LP TEOS USG막(400)이 형성된 트렌치(350)를 포함한 상기 기판(100) 전면상에 BPSG막(500;boron phosphorous silicate glass)을 형성한다. 상기 BPSG막(500)의 두께는 각 소자에서의 트렌치 깊이에 알맞게 약 3,000Å~6,000Å 정도로 한다.
이어서, 도 5에 도시된 바와 같이, 상기 질화막(300a)이 노출되도록 상기 BPSG막(500) 및 LP TEOS USG막(400)을 화학적 기계적 연마(CMP)로 평탄화한다. 이때, 상기 BPSG막(500) 및 LP TEOS USG막(400)과 같은 산화막과 질화막(300a)의 연마비 차이에 의해서 상기 BPSG막(500) 및 LP TEOS USG막(400)은 상기 트렌치(350)내로 한정되어, 라인너(liner) 형태의 BPSG막(500a)과 LP TEOS USG막(400a)으로 된다.
다음으로, 도 6에 도시된 바와 같이, 50:1~200:1의 농도의 HF 용액을 사용하여 상기 기판(100)을 세정한다. 이때, 세정 공정 시간을 조절하여 상기 BPSG막(500a)이 상기 트렌치(350)의 하부공간을 차지하도록 상기 기판(100) 표면으로부터 300Å 이상 들어가게 만든다.
한편, 상기 트렌치(350)내에 한정된 BPSG막(500b)과 LP TEOS USG막(400b)은 HF 식각의 식각 비율이 3배 이상 차이가 나므로 상기 LP TEOS USG막(400b)의 손실은 적어진다.
그다음, 도 7에 도시된 바와 같이, 상기 BPSG막(500b)에 의해 하부 공간이 채워진 트렌치(350)를 매립하도록 상기 기판(100) 전면상에 HDP USG(high density plasma undoped silicate glass) 또는 TEOS USG막(tetra ethyl ortho silicate undoped silicate glass)과 같은 갭 필 물질막(600)을 1,000Å~3,000Å 두께로 형성한다.
이때, 상기 트렌치(350)는 상기 BPSG막(500b)으로 이미 어느 정도 채워져 있으므로 보이드 형성없이 HDP USG(high density plasma undoped silicate glass) 또는 TEOS USG막과 같은 갭 필 물질막(600)이 매립되게 된다.
이어서, 도 8에 도시된 바와 같이, 상기 질화막(300a)이 노출되도록 상기 HDP USG막 또는 TEOS USG막과 같은 갭 필 물질막(600)을 화학적 기계적 연마로 평탄화하여 소자분리막(600a)을 완성한다. 이때, 각 소자의 확실한 분리를 위해 상기 질화막(300a)이 약 100Å~300Å 정도 연마되도록 한다.
본 발명의 원리와 정신에 위배되지 않는 범위에서 여러 실시예는 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 뿐만 아니라 용이하게 실시할 수 있다. 따라서, 본원에 첨부된 특허청구범위는 이미 상술된 것에 한정되지 않으며, 하기 특허청구범위는 당해 발명에 내재되어 있는 특허성 있는 신규한 모든 사항을 포함하며, 아울러 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해서 균등하게 처리되는 모든 특징을 포함한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 소자분리막 형성방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 있어서는, 트랜지스터간의 분리를 위해 형성하는 트렌치의 종횡비가 증가함에 따라 트렌치의 갭 필이 어려워지는 점을 개선하여 갭 필 특성이 탁월한 BPSG를 이용하여 갭 필 불량에 따른 트렌치내의 보이드 형성을 없앨 수 있는 효과가 있다.
또한, BPSG를 이용하므로 생길 수 있는 여러 문제점들을 극복하고자 LPTEOS를 이용하여 확산방지막을 깔고 그위에 다시 HDP 또는 TEOS USG를 증착하여 소자분리막의 과도한 리세스를 방지할 수 있는 효과도 있다.

Claims (7)

  1. 반도체 기판상에 패드 산화막과 질화막을 형성하는 단계;
    상기 질화막과 패드 산화막 및 기판을 선택적으로 제거하여 트렌치를 형성하는 단계;
    상기 트렌치 내면 및 질화막 표면상에 LP TEOS USG막을 형성하는 단계;
    상기 LP TEOS USG막이 형성된 트렌치를 포함한 상기 기판 전면상에 BPSG막을 형성하는 단계;
    상기 질화막이 노출되도록 BPSG막 및 LP TEOS USG막을 화학적 기계적 연마로 평탄화하는 단계;
    상기 기판을 세정하여 상기 BPSG막을 상기 트렌치내로 리세스시키는 단계;
    상기 BPSG막이 리세스된 트렌치를 매립하도록 상기 기판 전면상에 갭 필 물질막을 형성하는 단계; 및
    상기 질화막이 노출되도록 상기 갭 필 물질막을 화학적 기계적 연마로 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제1항에 있어서,
    상기 LP TEOS USG막은 300Å 두께로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제1항에 있어서,
    상기 BPSG막은 3,000Å~6,000 두께로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  4. 제1항에 있어서,
    상기 기판을 세정하는 단계는 50:1~200:1의 농도의 HF 용액을 사용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  5. 제1항에 있어서,
    상기 BPSG막을 상기 트렌치내로 리세스시키는 단계는 상기 BPSG막을 상기 기판 표면으로부터 300Å 이상 들어가게 만드는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  6. 제1항에 있어서,
    상기 갭 필 물질막은 1,000Å~3,000 두께로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  7. 제1항에 있어서,
    상기 질화막이 노출되도록 상기 갭 필 물질막을 화학적 기계적 연마로 평탄화하는 단계는 상기 질화막이 100Å~300Å 두께가 연마되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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* Cited by examiner, † Cited by third party
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