KR20080061209A - 반도체 소자의 트렌치 형성 방법 - Google Patents
반도체 소자의 트렌치 형성 방법 Download PDFInfo
- Publication number
- KR20080061209A KR20080061209A KR1020060136308A KR20060136308A KR20080061209A KR 20080061209 A KR20080061209 A KR 20080061209A KR 1020060136308 A KR1020060136308 A KR 1020060136308A KR 20060136308 A KR20060136308 A KR 20060136308A KR 20080061209 A KR20080061209 A KR 20080061209A
- Authority
- KR
- South Korea
- Prior art keywords
- hard mask
- trench
- forming
- semiconductor substrate
- etching process
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 70
- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 18
- 238000000059 patterning Methods 0.000 claims abstract description 15
- 238000005530 etching Methods 0.000 claims description 35
- 230000002093 peripheral effect Effects 0.000 claims description 19
- 238000002955 isolation Methods 0.000 claims description 13
- 230000001052 transient effect Effects 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract 1
- 150000004767 nitrides Chemical class 0.000 description 10
- 238000004140 cleaning Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명은 반도체 소자의 트렌치 형성 방법에 관한 것으로, 반도체 기판 상부에 절연막, 도전막 및 하드 마스크를 형성하는 단계와, 상기 하드 마스크를 패터닝하는 단계와, 상기 하드 마스크를 이용한 제1 식각 공정으로 상기 도전막의 하부에 언더컷이 발생되도록 상기 도전막을 패터닝하는 단계 및 상기 하드 마스크를 이용한 제2 식각 공정으로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계를 포함하기 때문에, 하드 마스크를 이용하여 트렌치를 형성하기 때문에 수직에 가까운 측벽을 가지는 트렌치를 형성할 수 있고, 플로팅 게이트 도전막에 대해 언더컷을 형성함으로써 후속하는 게이트 에치 공정후에 잔류하는 플로팅 게이트 도전막을 억제할 수 있다.
트렌치, 언더컷, 오버 식각, 플래시, 소자 분리 공정
Description
도 1은 종래 기술에 따른 반도체 소자의 트렌치 형성 방법에 따른 소자의 단면을 나타낸 도면이다.
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 트렌치 형성 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
202 : 반도체 기판 204 : 게이트 절연막
206 : 플로팅 게이트용 도전막 208 : 질화막
210 : 산화막 212 : SiON막
214 : 포토 마스크 패턴 216 : 포토 레지스트 패턴
본 발명은 반도체 소자의 트렌치 형성 방법에 관한 것으로, 특히 경사가 발생하지 않도록 트렌치를 형성하는 반도체 소자의 트렌치 형성 방법에 관한 것이다.
일반적으로 반도체 제조 공정에서 소자 분리막은 LOCOS(Local Oxidation of Silicon) 또는 PGI(Profiled Grove Isolation) 등과 같은 통상적인 소자 분리 방법에 의해 소자 분리 영역에 형성된다. 이 중에서 LOCOS 방법은 활성영역을 한정하는 산화 마스크인 질화막(nitride)을 반도체 기판상에 형성하고 패터닝(patterning)하여 반도체 기판의 소정 부분을 노출시킨 후, 노출된 반도체 기판을 산화시켜 소자 분리 영역으로 이용되는 필드 산화막을 형성한다. LOCOS 방법은 공정이 단순하고, 넓은 부위와 좁은 부위를 동시에 분리할 수 있다는 장점이 있지만, 측면 산화에 의한 버즈 비크(bird's beak)가 형성되어 소자 분리 영역의 폭이 넓어져서 소오스/드레인(source/drain) 영역의 유효 면적을 감소시킨다. 또한, 필드 산화막 형성시 산화막의 가장자리에 열 팽창계수의 차이에 따른 응력이 집중됨으로써, 실리콘 기판에 결정 결함이 발생하여 누설 전류가 많은 단점이 있다. 또한 최근에 반도체소자의 집적도가 증가함에 따라 디자인 룰이 감소하고, 따라서 반도체 소자와 반도체 소자를 분리하는 소자 분리막의 크기도 같은 스케일(scale)만큼 축소되어 통상의 LOCOS, PGI 등과 같은 소자 분리 방법은 그 적용이 한계에 이르게 되었다.
이를 해결하기 위해 적용된 STI(Shallow Trench Isolation) 방법은 반도체 기판상에 반도체 기판과 식각 선택비가 상이한 질화막을 형성하고, 질화막을 하드 마스크(hardmask)로 사용하기 위해 질화막을 패터닝하여 질화막 패턴을 형성한다. 그리고 질화막 패턴을 하드 마스크로 사용하여 반도체 기판을 소정 깊이로 패터닝하여 트렌치(trench)를 형성한 후, 트렌치를 절연막, 예를 들면 고밀도 플라즈마(High Density Plasma; HDP) 산화막이나 O3-TEOS 산화막 등으로 채운 후 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 실시하하여 트렌치 내부에 소자 분리막을 형성한다.
이러한 소자 분리막의 형성방법은 NAND 플래시 메모시 소자의 제조 공정에 주로 적용되고 있다. NAND 플래시 메모리 소자에서는 셀 영역과 주변 회로 영역에 소자 분리막을 형성하기 위하여 트렌치를 형성하는데, 주변 회로 영역에 트렌치를 형성할 때 포토 레지스트를 식각 마스크로 사용하기 때문에 플로팅 게이트용 도전막의 특벽이 80도 내지 84도로 경사지게 식각된다. 이렇게 발생한 플로팅 게이트용 도전막의 측벽의 경사로 인하여, 도 1의 A 영역에 나타난 바와 같이, 후속하는 게이트 식각 공정시 식각 잔류물이 플로팅 게이트 도전막의 측벽에서 제거되지 않고 잔류하게 된다. 이렇게 잔류하는 플로팅 게이트 도전막은 블록 페일(block fail)을 발생시키고 수율을 감소시키는 원인이 된다.
본 발명은 포토 레지스트 패턴을 제거한 상태에서 하드 마스크를 이용하여 트렌치를 형성하기 때문에 수직에 가까운 측벽을 가지는 트렌치를 형성할 수 있고, 플로팅 게이트 도전막에 대해 언더컷을 형성함으로써 후속하는 게이트 에치 공정 후에 식각 잔류물이 플로팅 게이트 도전막의 측벽이 잔류하는 것을 방지할 수 있다.
본 발명의 실시예에 따른 반도체 소자의 트렌치 형성 방법은, 반도체 기판 상부에 절연막, 도전막 및 하드 마스크를 형성하는 단계와, 상기 하드 마스크를 패 터닝하는 단계와, 상기 하드 마스크를 이용한 제1 식각 공정으로 상기 도전막의 하부에 언더컷이 발생되도록 상기 도전막을 패터닝하는 단계 및 상기 하드 마스크를 이용한 제2 식각 공정으로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자의 트렌치 형성 방법은, 반도체 기판 상부에 절연막, 도전막 및 하드 마스크를 형성하는 단계와, 셀 영역의 상기 하드 마스크, 상기 도전막, 상기 절연막 및 상기 반도체 기판을 식각하여 제1 트렌치를 형성하는 단계와, 회로 영역의 소자 분리 영역에 형성된 상기 하드 마스크를 패터닝하는 단계와, 상기 반도체 기판의 상기 셀 영역 상에 식각 방지막을 형성하는 단계와, 상기 식각 방지막 및 상기 하드 마스크를 이용한 제1 식각 공정으로 상기 도전막의 하부에 언더컷이 발생되도록 상기 도전막을 패터닝하는 단계 및 제2 식각 공정으로 상기 반도체 기판의 상기 주변 회로 영역에 제2 트렌치를 형성하는 단계를 포함할 수 있다.
상기 하드 마스크를 패터닝하는 단계는, 상기 하드 마스크 상부에 포토 레지스트 패턴을 형성하는 단계 및 상기 포토 레지스트를 제거하는 단계를 포함할 수 있다. 상기 하드 마스크는 산화막으로 형성할 수 있다. 상기 제1 식각 공정은 상기 도전막 대비 상기 산화막에 대한 선택비가 높은 식각 공정으로 실시할 수 있다. 상기 제1 식각 공정은 HBr과 O2의 혼합 가스를 사용할 수 있다. 상기 도전막 대비 상기 산화막에 대한 선택비는 10: 1 내지 100:1일 수 있다. 상기 언더컷은 10∼30mT 의 압력과 50∼100W의 전압을 사용하는 과도 식각을 실시하여 형성할 수 있다. 상기 식각 방지막은 포토 레지스트를 이용하여 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 트렌치 형성 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도이다.
도 2a를 참조하면, 메모리 셀이 형성되는 셀 영역(A)과, 메모리 셀을 구동시키기 위한 트랜지스터가 형성되는 주변 회로 영역(B)을 포함하는 반도체 기판(202) 상부에 스크린 산화막(screen oxide; 도시하지 않음)을 형성한다. 상기 스크린 산화막은 후속 공정에서 실시되는 웰(well) 이온 주입 공정 또는 문턱 전압 이온 주입 공정시 반도체 기판(202)의 계면(surface)이 손상되는 것을 방지한다. 여기서, 웰 이온 주입 공정은 반도체 기판(202)에 웰 영역을 형성하기 위해 실시되고, 문턱 전압 이온 주입 공정은 트랜지스터와 같은 반도체 소자의 문턱 전압을 조절하기 위 해 실시된다. 이로써, 반도체 기판(202)에는 웰 영역(도시하지 않음)이 형성되고, 웰 영역은 트리플(triple) 구조로 형성될 수 있다.
그리고 스크린 산화막을 제거한 후 반도체 기판(202) 상부에 절연막(204), 플로팅 게이트용 도전막(206) 및 하드 마스크층을 형성한다. 플로팅 게이트용 도전막(206)은 폴리 실리콘으로 형성할 수 있으며, 상기 하드 마스크층은 질화막(208), 산화막(210) 및 SiON막(212)을 포함하는 적층막으로 형성될 수 있다. 또한 플로팅 게이트 도전막(206)과 상기 하드 마스크층 사이에는 버퍼 산화막(도시하지 않음)이 형성될 수도 있다.
이어서, 상기 하드 마스크층 상부에 포토 마스크 패턴(214)을 형성한다. 포토 마스크 패턴(214)은 후속하는 공정에서 셀 영역(A)에 형성되는 트렌치(trench)와 대응하는 영역이 오픈(open)되도록 형성하며, 주변 회로 영역(B)은 오픈되지 않도록 형성한다.
도 2b를 참조하면, 포토 마스크 패턴(214; 도 2a 참조)을 이용하는 식각 공정으로 셀 영역(A)의 상기 하드 마스크층인 SiON막(212), 산화막(210) 및 질화막(208)의 일부를 제거하여 하드 마스크 패턴을 형성하는 패터닝 공정을 실시한다. 그리고 포토 마스크 패턴(214)을 제거하고 크리닝(cleaning) 공정을 실시한다.
도 2c를 참조하면, 셀 영역(A)에 형성된 상기 하드 마스크 패턴을 이용하는 식각 공정으로 셀 영역(A)의 플로팅 게이트용 도전막(206), 절연막(204) 및 반도체 기판(202)의 일부를 식각하여 트렌치를 형성한다. 이때 셀 영역(A)과 주변 회로 영역(B)에 형성된 SiON막(212; 도 2b 참조)이 일부 제거될 수 있으며, 셀 영역(A)에 서 잔류하는 산화막(210)의 일부가 식각되어 상부가 둥근 프로파일(profile)을 가질 수 있다.
도 2d를 참조하면, 후속하는 공정에서 주변 회로 영역(B)에 형성되는 트렌치가 형성될 영역만 오픈되도록 포토 레지스트 패턴(216)을 형성한다. 이때 상기 트렌치를 포함한 셀 영역(A)은 오픈되지 않도록 형성한다.
도 2e를 참조하면, 포토 레지스트 패턴(216; 도 2d 참조)을 이용하는 식각 공정으로 주변 회로 영역(B)의 산화막(210) 및 질화막(208)의 일부를 제거하여 하드 마스크 패턴을 형성하는 패터닝 공정을 실시한다. 그리고 포토 레지스트 패턴(216)을 제거하고 크리닝(cleaning) 공정을 실시한다. 이때 상기 크리닝 공정은 BOE 또는 HF를 사용하여 후속하는 주변 회로 영역(B)의 플로팅 게이트용 도전막(206) 식각 시에 측벽의 경사를 직각에 가깝도록 형성할 수 있다.
도 2f를 참조하면, 포토 레지스트 패턴(218)으로 셀 영역(A)을 닫은 후, 주변 회로 영역(B)에 형성된 상기 하드 마스크 패턴을 이용하는 식각 공정으로 주변 회로 영역(B)의 플로팅 게이트용 도전막(206)을 식각한다. 상기 식각 공정은 폴리 실리콘 대비 산화막에 대한 선택비가 높은 식각 공정, 예를 들면 폴리 실리콘 대 산화막의 선택비가 10: 1 내지 100:1인 식각 공정으로 실시하여 절연막(204)에서 상기 식각 공정이 정지하도록 한다. 상기 식각 공정은 예를 들면 HBr과 O2의 혼합 가스를 사용할 수 있다.
이때, 주변 회로 영역(B)의 플로팅 게이트용 도전막(206)은 주변 회로 영 역(B)에 형성된 상기 하드 마스크 패턴을 이용하여 식각하기 때문에, 주변 회로 영역(B)의 플로팅 게이트용 도전막(206) 측벽은 85도 내지 90도의 경사각을 갖도록 형성될 수 있다.
이어서, 주변 회로 영역(B)의 플로팅 게이트용 도전막(206)의 하부 측벽을 언더컷(under cut)하여 플로팅 게이트용 도전막(206)의 하부 측벽이 보잉 프로파일(bowing profile)을 갖도록 형성한다. 이를 위하여 10∼30mT의 압력과 50∼100W의 전압을 사용하여 과도 식각(over etch)을 실시한다.
도 2g를 참조하면, 주변 회로 영역(B)에 형성된 상기 하드 마스크 패턴을 이용하는 식각 공정으로 주변 회로 영역(B)의 절연막(204) 및 반도체 기판(202)의 일부를 식각하여 트렌치를 형성한다. 그리고 셀 영역(A)에 형성된 포토 레지스트 패턴(218; 도 2f 참조)을 제거하고 크리닝 공정을 수행한다.
본 발명에 따른 반도체 소자의 트렌치 형성 방법에 따르면, 포토 레지스트 패턴을 제거한 상태에서 하드 마스크를 이용하여 트렌치를 형성하기 때문에 수직에 가까운 측벽을 가지는 트렌치를 형성할 수 있고, 플로팅 게이트 도전막에 대해 언더컷을 형성함으로써 후속하는 게이트 에치 공정 후에 식각 잔류물이 플로팅 게이트 도전막의 측벽에 잔류하는 것을 방지할 수 있다. 이로써 식각 잔류물로 인해 발생되는 블록 페일(block fail)을 예방하여 수율을 향상시킬 수 있다.
Claims (9)
- 반도체 기판 상부에 절연막, 도전막 및 하드 마스크를 형성하는 단계;상기 하드 마스크를 패터닝하는 단계;상기 하드 마스크를 이용한 제1 식각 공정으로 상기 도전막의 하부에 언더컷이 발생되도록 상기 도전막을 패터닝하는 단계; 및상기 하드 마스크를 이용한 제2 식각 공정으로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계를 포함하는 반도체 소자의 트렌치 형성 방법.
- 반도체 기판 상부에 절연막, 도전막 및 하드 마스크를 형성하는 단계;셀 영역의 상기 하드 마스크, 상기 도전막, 상기 절연막 및 상기 반도체 기판을 식각하여 제1 트렌치를 형성하는 단계;주변 회로 영역의 소자 분리 영역에 형성된 상기 하드 마스크를 패터닝하는 단계;상기 반도체 기판의 상기 셀 영역 상에 식각 방지막을 형성하는 단계;상기 식각 방지막 및 상기 하드 마스크를 이용한 제1 식각 공정으로 상기 도전막의 하부에 언더컷이 발생되도록 상기 도전막을 패터닝하는 단계; 및제2 식각 공정으로 상기 반도체 기판의 상기 주변 회로 영역에 제2 트렌치를 형성하는 단계를 포함하는 반도체 소자의 트렌치 형성 방법.
- 제1항 또는 제2항에 있어서, 상기 하드 마스크를 패터닝하는 단계는,상기 하드 마스크 상부에 포토 레지스트 패턴을 형성하는 단계; 및상기 포토 레지스트를 제거하는 단계를 포함하는 반도체 소자의 트렌치 형성 방법.
- 제1항 또는 제2항에 있어서,상기 하드 마스크는 산화막으로 형성하는 반도체 소자의 트렌치 형성 방법.
- 제4항에 있어서,상기 제1 식각 공정은 상기 도전막 대비 상기 산화막에 대한 선택비가 높은 식각 공정으로 실시하는 반도체 소자의 트렌치 형성 방법.
- 제5항에 있어서,상기 제1 식각 공정은 HBr과 O2의 혼합 가스를 사용하는 반도체 소자의 트렌치 형성 방법.
- 제6항에 있어서,상기 도전막 대비 상기 산화막에 대한 선택비는 10: 1 내지 100:1인 반도체 소자의 트렌치 형성 방법.
- 제1항 또는 제2항에 있어서,상기 언더컷은 10∼30mT의 압력과 50∼100W의 전압을 사용하는 과도 식각을 실시하여 형성하는 반도체 소자의 트렌치 형성 방법.
- 제2항에 있어서,상기 식각 방지막은 포토 레지스트를 이용하여 형성하는 반도체 소자의 트렌치 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060136308A KR100912987B1 (ko) | 2006-12-28 | 2006-12-28 | 반도체 소자의 트렌치 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060136308A KR100912987B1 (ko) | 2006-12-28 | 2006-12-28 | 반도체 소자의 트렌치 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080061209A true KR20080061209A (ko) | 2008-07-02 |
| KR100912987B1 KR100912987B1 (ko) | 2009-08-20 |
Family
ID=39813627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060136308A KR100912987B1 (ko) | 2006-12-28 | 2006-12-28 | 반도체 소자의 트렌치 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100912987B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100983509B1 (ko) * | 2008-07-24 | 2010-09-27 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020079000A (ko) * | 2001-04-12 | 2002-10-19 | 삼성전자 주식회사 | 자기 정렬 트렌치 소자분리 기술을 사용하는 반도체장치의 제조방법 |
| KR100554834B1 (ko) * | 2003-12-11 | 2006-03-03 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
-
2006
- 2006-12-28 KR KR1020060136308A patent/KR100912987B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100983509B1 (ko) * | 2008-07-24 | 2010-09-27 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100912987B1 (ko) | 2009-08-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6727150B2 (en) | Methods of forming trench isolation within a semiconductor substrate including, Tshaped trench with spacers | |
| US7989350B2 (en) | Method for fabricating semiconductor device with recess gate | |
| US7595252B2 (en) | Method of manufacturing a semiconductor memory device | |
| KR100912987B1 (ko) | 반도체 소자의 트렌치 형성 방법 | |
| US20090170276A1 (en) | Method of Forming Trench of Semiconductor Device | |
| KR100733685B1 (ko) | 반도체 소자의 트렌치 형성 방법 | |
| US7214596B2 (en) | Method for the fabrication of isolation structures | |
| KR20030056602A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR20080012060A (ko) | 플래시 메모리 소자 및 그것의 제조 방법 | |
| KR100826779B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR20070001740A (ko) | 반도체소자의 트랜치 소자분리막 형성방법 | |
| KR20030049783A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR20080038854A (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR100524916B1 (ko) | 반도체 집적회로의 트렌치 소자분리방법 | |
| KR20030045216A (ko) | 반도체 소자의 트렌치 형성 방법 | |
| KR100942077B1 (ko) | 반도체 소자의 제조방법 | |
| KR100854905B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR100972691B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR100575616B1 (ko) | 반도체소자의 무경계 콘택홀 형성방법 | |
| KR100870303B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| KR100650815B1 (ko) | 플래쉬 메모리소자의 소자분리막 형성방법 | |
| KR20080029268A (ko) | 반도체 소자의 소자분리막 및 그 형성방법 | |
| JP2005277384A (ja) | 半導体素子の製造方法 | |
| KR20060113265A (ko) | 리세스게이트공정을 이용한 반도체장치의 제조 방법 | |
| KR20000044948A (ko) | 반도체 소자의 트랜치 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |