KR20000044948A - 반도체 소자의 트랜치 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜치 형성 방법에 관한 것으로, 실리콘 기판 상에 패드 산화막 및 질화막을 순차적으로 형성하고, 엑티브 영역과 필드 영역을 정의하기 위한 감광막을 형성하는 단계와, 상기 감광막을 이용한 식각 공정으로 필드 영역의 질화막과 패드 산화막을 과도식각하는 단계와, 상기 질화막과 패드 산화막의 노출된 측벽 일부 및 노출된 실리콘 기판 중앙부의 일부를 식각하는 단계와, 상기 감광막을 제거하는 단계와, 상기 질화막을 마스크로 이용하여 트랜치 식각 공정을 실시하는 단계로 이루어지는 반도체 소자의 트랜치 형성 방법이 개시된다.
Description
본 발명은 반도체 소자의 트랜치 형성 방법에 관한 것으로, 쉘로우 트랜치 분리(Shallow Trench Isolation; 이하 STI라 함) 공정 중 발생하는 마이크로 트랜치 현상을 방지하기 위한 반도체 소자의 트랜치 형성 방법에 관한 것이다.
STI 공정은 DRAM, SRAM, 플래쉬 메모리, 마스크 롬 등 모든 반도체 소자 제조에 적용되며, 특히 디자인 룰이 작은 고집적 소자 분리 공정에 효과적으로 적용할 수 있는 기술이다.
도 1(a) 내지 1(e)는 종래 반도체 소자의 트랜치 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1(a)에 도시된 바와 같이, 실리콘 기판(11) 상에 패드 산화막(12) 및 질화막(13)을 순차적으로 형성하고, 엑티브 영역과 필드 영역을 정의하기 위한 감광막(14)을 형성한다. 질화막(13)은 후속 화하적 기계적 연마(CMP) 공정시의 정지막으로 사용되며, 패드 산화막(12)은 질화막(13)에 의한 실리콘 기판(11)의 스트레스를 완화시키기 위한 목적으로 형성한다.
도 1(b)에 도시된 바와 같이, 필드 영역의 질화막(13)과 패드 산화막(12)을 식각한다. 이때 과도 식각에 의해 실리콘 기판(11)에도 약간의 손실이 발생하게 된다(A 부분).
도 1(c)에 도시된 바와 같이, 필드 영역의 실리콘 기판(11)을 트랜치 식각한다. 이때, 트랜치의 코너 부분(B)이 가운데 부분에 비해 식각 속도가 빠르기 때문에 마이크로 트랜치 현상이 발생하게 된다. 도 2는 도 1(c)에 도시된 마이크로 트랜치의 셈(SEM) 사진이다.
도 1(d)는 트랜치가 형성된 전체 구조 상부에 갭 필링(gap filling) 산화막(15)을 형성한 상태를 나타내는 소자의 단면도이다. 트랜치의 코너 부분에서 발생한 마이크로 트랜치 현상(B 부분)은 국부적으로 트랜치 깊이의 차이를 유발하므로, 소자 분리 특성을 저하시키며, 갭 필링 산화막(15) 형성 공정시 갭 필링 특성을 저하시키는 부분(C)이 존재하게 된다.
도 1(e)는 실리콘 기판(11) 상부에 형성된 갭 필링 산화막(15), 질화막(13) 및 패드 산화막(12)을 제거하여 트랜치 내부에만 산화막(15)이 매립되어, 소자 분리막이 형성된 상태를 나타내는 소자의 단면도이다.
이와 같이, 종래에는 트랜치의 코너 부분이 중앙 부분보다 식각속도가 빨라 마이크로 트랜치 현상이 발생하게 되며, 이에 따라 후속 소자 분리 공정 진행 후 소자 분리 특성이 저하되는 문제점이 있다.
따라서, 본 발명은 트랜치 코너 부분보다 식각 속도가 느린 트랜치의 중앙 부분을 미리 식각한 다음 트랜치 식각 공정을 진행하므로써 단차 없이 완만한 단면을 갖는 트랜치를 형성할 수 있는 반도체 소자의 트랜치 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 트랜치 형성 방법은 실리콘 기판 상에 패드 산화막 및 질화막을 순차적으로 형성하고, 엑티브 영역과 필드 영역을 정의하기 위한 감광막을 형성하는 단계와, 상기 감광막을 이용한 식각 공정으로 필드 영역의 질화막과 패드 산화막을 과도식각하는 단계와, 상기 질화막과 패드 산화막의 노출된 측벽 일부 및 노출된 실리콘 기판 중앙부의 일부를 식각하는 단계와, 상기 감광막을 제거하는 단계와, 상기 질화막을 마스크로 이용하여 트랜치 식각 공정을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1(a) 내지 1(e)는 종래 반도체 소자의 트랜치 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
도 2는 도 1(c)에 도시된 마이크로 트랜치의 셈(SEM) 사진.
도 3(a) 내지 3(f)는 본 발명에 따른 반도체 소자의 트랜치 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
31 : 실리콘 기판 32 : 패드 산화막
33 : 질화막 34 : 감광막
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3(a) 내지 3(f)는 본 발명에 따른 반도체 소자의 트랜치 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 3(a)에 도시된 바와 같이, 실리콘 기판(31) 상에 패드 산화막(32) 및 질화막(33)을 순차적으로 형성하고, 엑티브 영역과 필드 영역을 정의하기 위한 감광막(34)을 형성한다. 질화막(33)은 후속 화하적 기계적 연마(CMP) 공정시의 정지막으로 사용하기 위하여 500 내지 3000Å의 두께로 형성하며, 패드 산화막(32)은 질화막(33)에 의한 실리콘 기판(31)의 스트레스를 완화시키기 위한 목적으로 0 내지 200Å의 두께로 형성한다. 또한, 실리콘 기판(31)과 질화막(33) 간의 스트레스 완화를 위하여 패드 산화막(32) 상부에 폴리실리콘층을 형성하는 과정을 추가할 수도 있다. 그리고, 감광막(34)은 실리콘 기판(31)이 실제 형성되는 트랜치의 폭보다 좁은 폭으로 오픈될 수 있도록 하는 것을 사용한다.
도 3(b)에 도시된 바와 같이, 필드 영역의 질화막(33)과 패드 산화막(32)을 건식 식각한다. 이때 과도 식각에 의해 실리콘 기판(31)에도 약간의 손실이 발생하게 된다(A 부분). 이때, 질화막(33)과 패드 산화막(32)은 CHF3/Ar 혼합 가스, CHF3/CF4/Ar 혼합 가스, NF3/CF4/Ar 혼합 가스, NF3/CHF4/CF4/Ar 혼합 가스 및 C2F6, C3F8,C4F8계열의 프레온 가스 중 어느 하나를 이용하여 RIE 또는 ME-RIE 타입의 장비에서 식각한다. 또한, 후속 공정인 트랜치 식각 공정시 형성되는 트랜치의 코너 부분과 중앙 부분간의 단차만큼(도 1(c)의 B 부분 참조) 실리콘층이 식각되도록 과도식각한다. 과도 식각을 위해서 O2가스나 CO2가스를 첨가한다.
도 3(c)에 도시된 바와 같이, 감광막(34)을 제거하지 않은 상태에서 질화막(33)과 패드 산화막(32)의 측벽을 등방성 식각하되, 실리콘 기판(31)과 식각 선택비가 높은 특성을 갖는 식각 조건에서 등방성 식각을 실시하여 단차(D 부분)가 형성되도록 한다. 질화막(33)와 패드 산화막(32) 측벽의 식각 정도는 마이크로 트랜치 현상을 감한하여 결정한다. 등방성 식각 공정은 HF, BOE, H3PO4화합물 중 어느 하나를 이용하여 건식 식각 조건으로 실시하며, TCP 타입의 식각 장비에서 SF6/HBR/O2혼합 가스를 사용하여 실시한다. 또한, 등방성 식각 공정을 감광막(34)을 제거한 후 실시하는 것도 가능하다.
도 3(d)는 감광막(34)을 제거한 상태를 나타낸다. 도시된 것과 같이, 질화막(33)과 패드 산화막(32)의 측벽을 등방성 식각한 후 트랜치가 형성될 부분의 실리콘 기판(31)에 단차(D)가 발생한 것을 알 수 있다.
도 3(e)는 트랜치 식각 공정이 50% 진행된 후 실리콘 기판(31)의 단면도이다. 트랜치의 코너 부분(E)이 중앙 부분에 비해 식각 속도가 빠르기 때문에 트랜치 식각 공정 전 형성되었던 단차가 차츰 줄어들고 있음을 알 수 있다.
도 3(f)는 트랜치 식각 공정을 완료한 후의 소자의 단면도이다. 트랜치 식각 공정은 Cl2가스 또는 Cl2/Ar 혼합 가스에 SF6, HBr, N2, O2등을 첨가하여 실시한다. 도시된 바와 같이, 트랜치 코너 부분에서 마이크로 트랜치 현상이 억제되어, 단차 없이 완만한 식각 단면(B')를 갖는 트랜치가 형성된 것을 알 수 있다.
이후, 트랜치 내부에 갭 필링 산화막이 매립되도록 하고 실리콘 기판 상에 형성된 패드 산화막, 질화막 및 갭 필링 산화막을 제거하므로써 소자 분리 공정을 완료한다.
이와 같이, 본 발명은 트랜치 식각 공정 전에 트랜치가 형성될 부분의 중앙이 코너 부분과 단차를 갖도록 하므로써 트랜치 식각에 의한 단차를 보상할 수 있다. 즉, 트랜치 식각 공정시 발생하는 마이크로 트랜치 현상을 감안하여, 이전 공정인 질화막/산화막 식각 공정에서 미리 단차를 만들어 놓으면, 마이크로 트랜치가 발생하는 코너 부분은 트랜치 식각해야할 깊이가 중앙 부분보다 깊어지게 된다. 이러한 단차는 트랜치의 코너 부분의 높은 식각율에 의해 발생하는 식각 깊이의 차이를 보상해 주는 역할을 한다.
상술한 바와 같이, 본 발명에 따르면 시각 패턴 불량, 갭 필링(gap filling) 특성 불량 및 소자 분리 특성을 저하시키는 마이크로 트랜치 현상을 방지하므로써 소자의 수율 및 신뢰성을 향상시킬 수 있다.
Claims (8)
- 실리콘 기판 상에 패드 산화막 및 질화막을 순차적으로 형성하고, 엑티브 영역과 필드 영역을 정의하기 위한 감광막을 형성하는 단계와,상기 감광막을 이용한 식각 공정으로 필드 영역의 질화막과 패드 산화막을 과도식각하는 단계와,상기 질화막과 패드 산화막의 노출된 측벽 일부 및 노출된 실리콘 기판 중앙부의 일부를 식각하는 단계와,상기 감광막을 제거하는 단계와,상기 질화막을 마스크로 이용하여 트랜치 식각 공정을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 트랜치 형성 방법.
- 제 1 항에 있어서,상기 질화막은 500 내지 3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트랜치 형성 방법.
- 제 1 항에 있어서,상기 패드 산화막 0 내지 200Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트랜치 형성 방법.
- 제 1 항에 있어서,상기 패드 산화막 상부에 폴리실리콘층을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 트랜치 형성 방법.
- 제 1 항에 있어서,상기 질화막과 패드 산화의 과도식각 공정은 CHF3/Ar 혼합 가스, CHF3/CF4/Ar 혼합 가스, NF3/CF4/Ar 혼합 가스, NF3/CHF4/CF4/Ar 혼합 가스 및 C2F6, C3F8,C4F8계열의 프레온 가스 중 어느 하나를 이용하여 RIE 또는 ME-RIE 타입의 장비에서 실시하는 것을 특징으로 하는 반도체 소자의 트랜치 형성 방법.
- 제 1 항에 있어서,상기 질화막과 패드 산화막의 과도식각 공정시 O2가스 또는 CO2가스를 첨가하는 것을 특징으로 하는 반도체 소자의 트랜치 형성 방법.
- 제 1 항에 있어서,상기 질화막 및 산화막의 측벽 및 노출된 실리콘 기판의 중앙 부분은 HF, BOE, H3PO4화합물 중 어느 하나를 에천트로 하고, TCP 타입의 식각 장비에서 SF6/HBR/O2혼합 가스를 사용하여 건식 조건의 등방성 식각 공정에 의해 식각하는 것을 특징으로 하는 반도체 소자의 트랜치 형성 방법.
- 제 1 항에 있어서,상기 트랜치 식각 공정은 Cl2가스 또는 Cl2/Ar 혼합 가스에 SF6, HBr, N2, O2등을 첨가하여 실시하는 것을 특징으로 하는 반도체 소자의 트랜치 형성 방법.
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Cited By (2)
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| KR100869847B1 (ko) * | 2007-05-11 | 2008-11-21 | 주식회사 하이닉스반도체 | 포토마스크의 제조 방법 |
| KR101026474B1 (ko) * | 2003-12-10 | 2011-04-01 | 매그나칩 반도체 유한회사 | 반도체 소자의 소자분리막 형성방법 |
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| KR100275730B1 (ko) * | 1998-05-11 | 2000-12-15 | 윤종용 | 트렌치 소자분리 방법 |
| KR100470161B1 (ko) * | 1998-06-29 | 2005-04-06 | 주식회사 하이닉스반도체 | 트렌치를 이용한 반도체 소자분리막 제조 방법 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101026474B1 (ko) * | 2003-12-10 | 2011-04-01 | 매그나칩 반도체 유한회사 | 반도체 소자의 소자분리막 형성방법 |
| KR100869847B1 (ko) * | 2007-05-11 | 2008-11-21 | 주식회사 하이닉스반도체 | 포토마스크의 제조 방법 |
| US7838179B2 (en) | 2007-05-11 | 2010-11-23 | Hynix Semiconductor Inc. | Method for fabricating photo mask |
Also Published As
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