KR20050014166A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, 라이너 질화막을 형성하는 STI 공정에서 라이너 질화막을 활성영역 보다 낮은 부분에만 남도록하여 모트가 발생되지 않도록 하였으므로, 모트에 의해 후속 식각 공정에서의 잔류물 발생이 방지되고 라인의 단락이 방지되며, 셀의 문턱전압 감소와 활성영역의 임계크기 감소를 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 고밀도 소자의 얕은 트랜치 소자분리(shallow trench isolation; 이하 STI라 칭함) 공정에서 기판의 수직 프로파일에 의한 모트(moat) 발생을 방지하여 셀의 문턱전압 감소와, 임계크기 손실을 방지하고, 게이트 잔류물에 의한 단락을 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
일반적으로 반도체소자는 소자가 형성되는 활성영역과, 이들을 분리하는 소자분리 영역으로 구분할 수 있으며, 소자분리영역이 소자의 전체 면적에서 차지하는 비율이 크므로 소자의 고집적화를 위해서는 소자분리영역의 축소가 필요하다.
고집적 소자에서는 기판에 얕은 트랜치를 형성하고 이를 절연막으로 메우는 STI 방법이 많이 사용되고 있다.
더욱이 고집적-초미세화된 소자에서는 공정 능력이나 신뢰도의 향상이 요구되고 있으며, DRAM 소자의 경우 STI 및 게이트 형성 공정에서 트랜지스터 성능 및 안정성의 대부분이 결정된다.
도 1은 종래 기술에 따른 반도체소자의 단면도로서, 이를 참조로 제조 공정을 살펴 보면 다음과 같다.
먼저, 반도체기판(10)상에 소자분리 마스크가 되는 패드산화막(도시되지 않음)과 패드질화막(도시되지 않음) 패턴을 순차적으로 형성하고, 상기 패드질화막 패턴에 의해 노출되어있는 반도체기판(10)을 일정 깊이 식각하여 트랜치(12)를 형성한다.
그다음 상기 트랜치(12) 내벽에 웰산화막(14)을 형성하고, 상기 구조의 전표면에 라이너 질화막(16)을 도포한 후, 상기 구조의 전표면에 필드산화막(18)을 도포하여 상기 트랜치(12)를 메우고, 상기 필드산화막(18)의 상부를 CMP 식각하여 패드질화막을 노출시키도록 평탄화한다.
그다음 상기 패드질화막을 제거한 후에 상기 트랜치(12)내의 필드산화막(18)을 일정 두께 습식으로 제거하여 반도체기판(10)과의 높이를 맞추고, 세정 공정을 실시한다. 여기서등방성식각되는 필드산화막(18)의 에지 부분이 옴푹 파이는 모트(20)가 형성된다.
상기와 같은 종래 기술에 따른 반도체 소자의 제조방법은 STI 공정에서 패드질화막 및 패드 산화막 제거 공정에서 과식각이 진행되어 필드산화막의 에지에 모트가 형성되어 소자분리 영역의 프로파일이 원만하지 않게되며, 이로 인하여 셀 문턱전압이 감소되고, 활성영역의 임계크기가 감소되며, 모트 영역에 게이트전극 물질의 식각 잔류물이 남게되어 도전 배선간 단락등과 같은 여러 가지 불량의 원인이 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본발명의 목적은 STI 공정에서 기판의 소자분리 영역 에지부에 형성되는 모트를 방지하여 경계 지역에서의 불량 발생을 방지하고 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
도 1는 종래 기술에 따른 반도체소자의 단면도.
도 2a 내지 도 2c는 본 발명의 제1실시예에 따른 반도체소자의 제조공정도.
도 3a 내지 도 3c는 본 발명의 제2실시예에 따른 반도체소자의 제조공정도.
도 4a 및 도 4b는 본 발명의 제3실시예에 따른 반도체소자의 제조공정도.
도 5는 본 발명에 따른 반도체소자의 단면 SEM 사진.
< 도면의 주요 부분에 대한 부호의 설명 >
10, 30 : 반도체기판 12, 36 : 트랜치
14, 38 : 웰산화막 16, 40 : 라이너 질화막
18, 42, 44, 46 : 필드산화막 20 : 모트
32 : 패드산화막 34 : 패드질화막
본발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본발명에 따른 반도체소자 제조방법의 특징은,
반도체기판상에 패드산화막 패턴과 중첩되어 있는 패드질화막 패턴을 형성하는 공정과,
상기 패드질화막 패턴에 의해 노출되어있는 반도체기판을 식각하여 트랜치를 형성하는 공정과,
상기 트랜치의 측벽에 웰산화막을 형성하는 공정과,
상기 구조의 전표면에 라이너 질화막을 형성하는 공정과,
상기 라이너 질화막을 에치백 식각하여 트랜치 측벽에 스페이서 형상으로 남도록하되, 트랜치 에지 상부 부분에서는 제거되도록하는 공정과,
상기 구조의 전표면에 필드산화막을 형성하는 공정을 구비함에 있다.
또한 본 발명의 다른 특징은,
반도체기판상에 패드산화막 패턴과 중첩되어 있는 패드질화막 패턴을 형성하는 공정과,
상기 패드질화막 패턴에 의해 노출되어있는 반도체기판을 식각하여 트랜치를 형성하는 공정과,
상기 트랜치의 측벽에 웰산화막을 형성하는 공정과,
상기 구조의 전표면에 라이너 질화막을 형성하는 공정과,
상기 구조의 전표면에 필드산화막을 형성하여 상기 트랜치를 메우는 공정과,
상기 필드산화막을 등방성 식각하여 상기 트랜치의 일정 높이까지만 남도록하는 공정과,
상기 구조에서 노출된 라이너 질화막을 제거하여 트랜치 에지 상부가 노출되도록하는 공정과,
상기 패드질화막 패턴을 제거하는 공정을 구비함에 있으며, 상기 필드산화막은 BPSG 또는 USG로 형성하는 것을 특징으로 한다.
또한 본 발명의 또 다른 특징은,
반도체기판상에 패드산화막 패턴과 중첩되어 있는 패드질화막 패턴을 형성하는 공정과,
상기 패드질화막 패턴에 의해 노출되어있는 반도체기판을 식각하여 트랜치를 형성하는 공정과,
상기 트랜치의 측벽에 웰산화막을 형성하는 공정과,
상기 구조의 전표면에 라이너 질화막을 형성하는 공정과,
상기 구조의 전표면에 필드산화막을 형성하여 상기 트랜치를 메우되, 단차피복성이 없이 형성하여 트랜치 에지 상부 부터의 라이너 질화막이 노출되도록 형성하는 공정과,
상기 노출되어있는 라이너 질화막을 제거하는 공정과,
상기 패드질화막 패턴과 그 상부의 필드산화막을 제거하는 공정을 구비하고, 상기 필드산화막은 고밀도 플라즈마 CVD 산화막인 것을 특징으로 한다.
이하, 본 발명에 따른 반도체소자의 제조방법에 관하여 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2c는 본 발명의 제1실시예에 따른 반도체소자의 제조공정도이다.
먼저, 도 1의 공정과 마찬가지로 실리콘 웨이퍼등의 반도체기판(30)상에 소자분리 마스크가 되는 패드질화막(34) 패턴과 패드산화막(32) 패턴을 이용하여 트랜치(36)를 형성하고, 상기 트랜치(36)의 내벽에 웰산화막(38)을 형성한 후, 상기 구조의 전표면에 라이너 질화막(40)을 형성한다. (도 2a 참조).
그다음 상기 라이너 질화막(40)을 원하는 만큼 에치백하면, 패드질화막(34) 패턴 상부와 트랜치(36) 저부면의 라이너 질화막(40)이 제거되면서, 동시에 트랜치(36)의 상부 에지 부분의 라이너 질화막(40)도 제거되어 트랜치(36)의 측벽에 스페이서 형상으로 남게 되어 PMOS의 경우 라이너 질화막의 전자 트랩에의한 누설전류를 감소시킬 수 있다. (도 2b 참조).
그후, 상기 트랜치(36)를 메우는 필드산화막(42)을 도포한 후, 상기 필드산화막(42)의 상부를 CMP 방법으로 제거하여 패드질화막(34) 패턴을 노출시키고, 상기 패드질화막(34) 패턴을 제거하고, 필드산화막(42)의 상부 일정 두께를 식각하여 트랜치(36)를 메우는 필드산화막(42) 패턴을 완성한다. 여기서 상기 라이너 질화막(40)은 활성영역 보다 낮은 부분에 있어 모트가 발생되지 않는다. (도 2c 참조).
도 3a 내지 도 3c는 본 발명의 제2실시예에 따른 반도체소자의 제조 공정도이다.
먼저, 도 2a에서의 공정과 같이 실리콘 웨이퍼등의 반도체기판(30)상에 소자분리 마스크가 되는 패드질화막(34) 패턴과 패드산화막(32) 패턴을 이용한 트랜치(36) 형성, 상기 트랜치(36)의 내벽에 웰산화막(38) 형성, 상기 구조의 전표면에 라이너 질화막(40)을 형성한 후, 상기 구조의 전표면에 리플로우 가능한 절연재질, 예를 들어 BPSG 나 USG등으로된 필드산화막(44)을 형성하여 상기 트랜치(36)를 메운다. (도 3a 참조).
그다음 상기 필드산화막(44)을 건식이나 습식 방법으로 등방성 식각하여 상기 트랜치(36)의 내부에만 남도록하여, 상기 트랜치(36) 에지 상부의 라이너 질화막(40)이 노출되도록한다. (도 3b 참조).
그후, 상기 노출되어있는 라이너 질화막(40)과 패드질화막(34) 패턴을 제거하여 트랜치(36)를 메우는 필드산화막(44) 패턴을 완성한다. 여기서 상기 라이너 질화막(40)은 활성영역 보다 낮은 부분에 있어 모트가 발생되지 않는다. (도 3c 참조).
도 4a 내지 도 4b는 본 발명의 제3실시예에 따른 반도체소자의 제조 공정도이다.
먼저, 도 2a에서의 공정과 같이 실리콘 웨이퍼등의 반도체기판(30)상에 패드질화막(34) 패턴과 패드산화막(32) 패턴을 이용한 트랜치(36) 형성, 상기 트랜치(36)의 내벽에 웰산화막(38) 형성, 상기 구조의 전표면에 라이너 질화막(40)을 형성한 후, 상기 구조의 전표면에 단차피복성이 없는 고밀도 플라즈마 CVD 산화막 재질의 필드산화막(46)을 형성하여 상기 트랜치(36)를 메운다. 이때 상기 필드산화막(46)은 상기 트랜치(36)를 완전히 메우는 것이 아니라, 상부 에지 부분은 노출될 정도의 두께로 형성한다. (도 4a 참조).
그다음 상기 구조에서 노출되어있는 라이너 질화막(40)을 제거하고, 패드질화막(34) 상부의 필드산화막(46)은 그 하부의 라이너 질화막(40)과 함계 제거한 후, 패드질화막(34) 패턴을 제거하여 트랜치(36)를 메우는 필드산화막(46) 패턴을완성한다. 여기서 상기 라이너 질화막(40)은 활성영역 보다 낮은 부분에 있어 모트가 발생되지 않는다. (도 4b 참조).
상기 실시예들에서 라이너 질화막은 10∼500Å의 두께로 형성하며, 트랜치의 에지에서는 반도체기판 보다 10∼1000Å 깊이 노출되어 제거된다.
상기에서와 같이 라이너 질화막이 활성영역 보다 낮게 위치하도록하여 STI를 형성하면, 도 5에서와 같은 원활한 프로파일을 갖는 소자분리를 이룰 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법은, 라이너 질화막을 형성하는 STI 공정에서 라이너 질화막을 활성영역 보다 낮은 부분에만 남도록하여 모트가 발생되지 않도록 하였으므로, 모트에 의해 후속 식각 공정에서의 잔류물 발생이 방지되고 라인의 단락이 방지되며, 셀의 문턱전압 감소와 활성영역의 임계크기 감소를 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (5)

  1. 반도체기판상에 패드산화막 패턴과 중첩되어 있는 패드질화막 패턴을 형성하는 공정과,
    상기 패드질화막 패턴에 의해 노출되어있는 반도체기판을 식각하여 트랜치를 형성하는 공정과,
    상기 트랜치의 측벽에 웰산화막을 형성하는 공정과,
    상기 구조의 전표면에 라이너 질화막을 형성하는 공정과,
    상기 라이너 질화막을 에치백 식각하여 트랜치 측벽에 스페이서 형상으로 남도록하되, 트랜치 에지 상부 부분에서는 제거되도록하는 공정과,
    상기 구조의 전표면에 필드산화막을 형성하는 공정을 구비하는 반도체소자의 제조방법.
  2. 반도체기판상에 패드산화막 패턴과 중첩되어 있는 패드질화막 패턴을 형성하는 공정과,
    상기 패드질화막 패턴에 의해 노출되어있는 반도체기판을 식각하여 트랜치를 형성하는 공정과,
    상기 트랜치의 측벽에 웰산화막을 형성하는 공정과,
    상기 구조의 전표면에 라이너 질화막을 형성하는 공정과,
    상기 구조의 전표면에 필드산화막을 형성하여 상기 트랜치를 메우는 공정과,
    상기 필드산화막을 등방성 식각하여 상기 트랜치의 일정 높이까지만 남도록하는 공정과,
    상기 구조에서 노출된 라이너 질화막을 제거하여 트랜치 에지 상부가 노출되도록하는 공정과,
    상기 패드질화막 패턴을 제거하는 공정을 구비하는 반도체소자의 제조방법.
  3. 제1항에 있어서, 상기 필드산화막은 BPSG 또는 USG로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  4. 반도체기판상에 패드산화막 패턴과 중첩되어 있는 패드질화막 패턴을 형성하는 공정과,
    상기 패드질화막 패턴에 의해 노출되어있는 반도체기판을 식각하여 트랜치를 형성하는 공정과,
    상기 트랜치의 측벽에 웰산화막을 형성하는 공정과,
    상기 구조의 전표면에 라이너 질화막을 형성하는 공정과,
    상기 구조의 전표면에 필드산화막을 형성하여 상기 트랜치를 메우되, 단차피복성이 없이 형성하여 트랜치 에지 상부 부터의 라이너 질화막이 노출되도록 형성하는 공정과,
    상기 노출되어있는 라이너 질화막을 제거하는 공정과,
    상기 패드질화막 패턴과 그 상부의 필드산화막을 제거하는 공정을 구비하는반도체소자의 제조방법.
  5. 제1항에 있어서, 상기 필드산화막은 고밀도 플라즈마 CVD 산화막인 것을 특징으로하는 반도체소자의 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7709927B2 (en) 2007-05-22 2010-05-04 Samsung Electronics Co., Ltd. Shallow trench isolation structures for semiconductor devices including wet etch barriers
CN105355548A (zh) * 2015-10-27 2016-02-24 上海华虹宏力半导体制造有限公司 具有屏蔽栅的沟槽栅mosfet的制造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7709927B2 (en) 2007-05-22 2010-05-04 Samsung Electronics Co., Ltd. Shallow trench isolation structures for semiconductor devices including wet etch barriers
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