KR20050014161A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법

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KR20050014161A
KR20050014161A KR1020030052653A KR20030052653A KR20050014161A KR 20050014161 A KR20050014161 A KR 20050014161A KR 1020030052653 A KR1020030052653 A KR 1020030052653A KR 20030052653 A KR20030052653 A KR 20030052653A KR 20050014161 A KR20050014161 A KR 20050014161A
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김응수
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주식회사 하이닉스반도체
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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, 라이너 질화막을 형성하는 STI 공정에서 트랜치 형성시에 탑 코너가 형성되도록하고, 라이너 질화막을 탑 코너 부분과 트랜치 저면 부분을 제거하였으므로, 패드질화막 제거 공정시 라이너 질화막의 상부가 노출되지 않아 모트의 깊이 조절이 용이하며, 모트에 의해 후속 식각 공정에서의 잔류물 발생이 방지되고 라인의 단락이 방지되며, 셀의 문턱전압 감소와 활성영역의 임계크기 감소를 방지할 수 있고, 트랜치 저부의 질화막에 의한 전하 트랩이 방지되어 소자의 리플레쉬 특성이 향상되어 공정수율 및 소자의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 고밀도 소자의 얕은 트랜치 소자분리(shallow trench isolation; 이하 STI라 칭함) 공정에서 모트(moat) 깊이를 조절하여 셀의 문턱전압 감소와, 임계크기 손실을 방지하고, 질화막의 전하 트랩에 의한 누설전류 증가를 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
일반적으로 반도체소자는 소자가 형성되는 활성영역과, 이들을 분리하는 소자분리 영역으로 구분할 수 있으며, 소자분리영역이 소자의 전체 면적에서 차지하는 비율이 크므로 소자의 고집적화를 위해서는 소자분리영역의 축소가 필요하다.
고집적 소자에서는 기판에 얕은 트랜치를 형성하고 이를 절연막으로 메우는 STI 방법이 많이 사용되고 있다.
더욱이 고집적-초미세화된 소자에서는 공정 능력이나 신뢰도의 향상이 요구되고 있으며, DRAM 소자의 경우 STI 및 게이트 형성 공정에서 트랜지스터 성능 및 안정성의 대부분이 결정된다.
도 1은 종래 기술에 따른 반도체소자의 단면도로서, 이를 참조로 제조 공정을 살펴 보면 다음과 같다.
먼저, 반도체기판(10)상에 소자분리 마스크가 되는 패드산화막(도시되지 않음)과 패드질화막(도시되지 않음) 패턴을 순차적으로 형성하고, 상기 패드질화막 패턴에 의해 노출되어있는 반도체기판(10)을 일정 깊이 식각하여 트랜치(12)를 형성한다.
그다음 상기 트랜치(12) 내벽에 웰산화막(14)을 형성하고, 상기 구조의 전표면에 라이너 질화막(16)을 도포한 후, 상기 구조의 전표면에 필드산화막(18)을 도포하여 상기 트랜치(12)를 메우고, 상기 필드산화막(18)의 상부를 CMP 식각하여 패드질화막을 노출시키도록 평탄화한다.
그다음 상기 패드질화막을 제거한 후에 상기 트랜치(12)내의 필드산화막(18)을 일정 두께 습식으로 제거하여 반도체기판(10)과의 높이를 맞추고, 세정 공정을실시한다. 여기서등방성식각되는 필드산화막(18)의 에지 부분이 옴푹 파이는 모트(20)가 형성된다.
상기와 같은 종래 기술에 따른 반도체 소자의 제조방법은 STI 공정에서 패드질화막 및 패드 산화막 제거 공정에서 과식각이 진행되어 필드산화막의 에지에 모트가 형성되어 소자분리 영역의 프로파일이 원만하지 않게되며, 이로 인하여 셀 문턱전압이 감소되고, 활성영역의 임계크기가 감소되며, 모트 영역에 게이트전극 물질의 식각 잔류물이 남게되어 도전 배선간 단락등과 같은 여러 가지 불량의 원인이 되는 문제점이 있다.
이러한 모트의 깊이는 CMP 공정후 남아 있는 질화막의 두께와 인산 공정 조건등에 따라 변화되는데, 라이너 질화막과 패드질화막의 제거가 동시에 진행되므로 질화막 제거를 위한 인산 공정에서 정확한 조절이 이루어져야하나 이러한 조절이 어려워 모트 깊이가 변화되는 다른 문제점이 있다.
또한 리플레쉬 타입 개선을 위하여 사용되는 라이너 질화막은 산화막과의 계면에서 전하 트랩이 발생되어 반도체기판에서의 누설전류를 증가시키게 되는데, 표 1에서 보는 바와 같이, P+/P+ 소자분리에서 반도체기판의 누설전류량이 라이너 질화막 사용 유무에 따라 크게 달라지는 것을 알 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본발명의 목적은 STI 공정에서 기판의 소자분리 영역 에지부에 형성되는 모트 깊이를 조절하여 경계 지역에서의 불량 발생을 방지하고, 기판 누설전류 증가를 방지하여 공정 수율 및소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
도 1는 종래 기술에 따른 반도체소자의 단면도.
도 2a 내지 도 2g는 본 발명에 따른 반도체소자의 제조공정도.
< 도면의 주요 부분에 대한 부호의 설명 >
10, 30 : 반도체기판 12, 36 : 트랜치
14, 38 : 웰산화막 16, 40 : 라이너 질화막
18, 42 : 필드산화막 20 : 모트
32 : 패드산화막 34 : 패드질화막
35 : 감광막 패턴 37 : 탑 코너부
본발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본발명에 따른 반도체소자 제조방법의 특징은,
반도체기판상에 패드산화막 패턴과 중첩되어 있는 패드질화막 패턴을 형성하는 공정과,
상기 패드질화막 패턴에 의해 노출되어있는 반도체기판을 식각하여 트랜치를 형성하되, 트랜치의 상부 반도체기판이 노출되는 탑 코너가 발생되도록하는 공정과,
상기 트랜치의 측벽에 웰산화막을 형성하는 공정과,
상기 구조의 전표면에 라이너 질화막을 형성하는 공정과,
상기 라이너 질화막을 에치백 식각하여 트랜치 측벽에 스페이서 형상으로 남도록하되, 탑 코너 부분과 트랜치 저면에서는 제거되도록하는 공정과,
상기 구조의 전표면에 필드산화막을 형성하는 공정과,
상기 필드산화막의 상부를 식각하여 상기 패드질화막 패턴을 노출시키는 공정과,
상기 패드질화막 패턴을 제거하는 공정을 구비함에 있다.
또한 본 발명의 다른 특징은, 상기 트랜치 형성을 위한 식각 공정은 Cl2, HBr, N2가스를 사용하는 건식식각 공정이며, 상기 트랜치는 1500∼3500Å 깊이이고, 상기 탑 코너는 50∼500Å 이고, 상기 라이너 질화막의 식각은 30∼500Å 이방성 건식식각하며, C 과 F 가스의 조합에 의한 가스를 사용하여 50∼5000mTorr 압력으로, 50∼3000W의 Rf 파워로 실시하고, 상기 패드질화막 패턴의 식각 공정은 10∼100% 농도의 인산 용액으로, 50∼250℃에서 5∼180분간 실시하는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체소자의 제조방법에 관하여 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2g 는 본 발명에 따른 반도체소자의 제조공정도이다.
먼저, 실리콘 웨이퍼등의 반도체기판(30)상에 소자분리 마스크가 되는 패드산화막(32)과 패드질화막(34)을 순차적으로 형성한 후, 상기 패드질화막(34)상에 소자분리 마스크인 감광막 패턴(35)을 형성한다. (도 2a 참조).
그다음 상기 감광막 패턴(35)에 의해 노출되어있는 패드질화막(34)과 패드산화막(32)을 식각하여 패드질화막(34) 패턴과 패드산화막(32) 패턴을 형성하여 반도체기판(30)을 노출시킨 후, 상기 노출되어있는 반도체기판(30)을 일정 깊이 식각하여 트랜치(36)를 형성한다. 여기서 상기 트랜치(36) 형성을 위한 식각 공정은 Cl2, HBr, N2가스를 사용하는 건식식각 공정으로 탑 코너부(37)가 50∼500Å 정도 발생되고, 트랜치(36)의 깊이는 1500∼3500Å 정도 이다. (도 2b 참조).
그후, 상기 트랜치(36)의 내벽에 웰산화막(38)을 형성한 후, 상기 구조의 전표면에 라이너 질화막(40)을 형성한다. (도 2c 참조).
그다음 상기 라이너 질화막(40)을 그 두께를 타깃으로 30∼500Å 정도 이방성 건식식각하되, C 과 F 가스의 조합에 의한 가스, 예를 들어 CHF3, CF4등과 Ar 혼합 가스를 사용하여, 50∼5000mTorr 압력으로, 50∼3000W의 Rf 파워로 원하는 만큼 에치백하면, 패드질화막(34) 패턴 상부와 트랜치(36) 저부면의 라이너 질화막(40)이 제거되면서, 동시에 트랜치(36)의 탑 코너 부분의 라이너 질화막(40)도 제거되어 트랜치(36)의 측벽에 스페이서 형상으로 남게 되어 라이너 질화막(40)의 전자 트랩에 의한 누설전류를 감소시킬 수 있다. (도 2d 참조).
그후, 상기 트랜치(36)를 메우는 필드산화막(42)을 도포한 후, 상기 필드산화막(42)의 상부를 CMP 방법으로 제거하여 패드질화막(34) 패턴을 노출시킨다. (도 2e 참조).
그다음 상기 패드질화막(34) 패턴을 인산 용액으로 제거하면, 인산의 질화막: 산화막의 식각비가 약 10:1 정도로 매우 크므로, 트랜치(36) 내부의 라이너 질화막(40)이 필드산화막(42)에 싸여 있어 인산에 의해서 일어나는 라이너 질화막(40)의 손실은 발생되지 않는다. 여기서 상기 인산용액은 10∼100% 농도로, 50∼250℃에서 5∼180분간 실시한다. (도 2f 참조).
그후, 세정 공정을 실시하면, 상기 패드산화막(32)이 제거되고, 상기 필드산화막(42)의 일부도 리세스 되어 STI 공정을 완료한다. (도 2g 참조).
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법은, 라이너 질화막을 형성하는 STI 공정에서 트랜치 형성시에 탑 코너가 형성되도록하고, 라이너 질화막을 탑 코너 부분과 트랜치 저면 부분을 제거하였으므로, 패드질화막 제거 공정시 라이너 질화막의 상부가 노출되지 않아 모트의 깊이 조절이 용이하며, 모트에 의해 후속 식각 공정에서의 잔류물 발생이 방지되고 라인의 단락이 방지되며, 셀의 문턱전압 감소와 활성영역의 임계크기 감소를 방지할 수 있고, 트랜치 저부의 질화막에 의한 전하 트랩이 방지되어 소자의 리플레쉬 특성이 향상되어 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (7)

  1. 반도체기판상에 패드산화막 패턴과 중첩되어 있는 패드질화막 패턴을 형성하는 공정과,
    상기 패드질화막 패턴에 의해 노출되어있는 반도체기판을 식각하여 트랜치를 형성하되, 트랜치의 상부 반도체기판이 노출되는 탑 코너가 발생되도록하는 공정과,
    상기 트랜치의 측벽에 웰산화막을 형성하는 공정과,
    상기 구조의 전표면에 라이너 질화막을 형성하는 공정과,
    상기 라이너 질화막을 에치백 식각하여 트랜치 측벽에 스페이서 형상으로 남도록하되, 탑 코너 부분과 트랜치 저면에서는 제거되도록하는 공정과,
    상기 구조의 전표면에 필드산화막을 형성하는 공정과,
    상기 필드산화막의 상부를 식각하여 상기 패드질화막 패턴을 노출시키는 공정과,
    상기 패드질화막 패턴을 제거하는 공정을 구비하는 반도체소자의 제조방법.
  2. 제1항에 있어서, 상기 트랜치 형성을 위한 식각 공정은 Cl2, HBr, N2가스를 사용하는 건식식각 공정인 것을 특징으로하는 반도체소자의 제조방법.
  3. 제1항에 있어서, 상기 트랜치는 1500∼3500Å 깊이인 것을 특징으로하는 반도체소자의 제조방법.
  4. 제1항에 있어서, 상기 탑 코너는 50∼500Å 인 것을 특징으로하는 반도체소자의 제조방법.
  5. 제1항에 있어서, 상기 라이너 질화막의 식각은 30∼500Å 이방성 건식식각하는 것을 특징으로하는 반도체소자의 제조방법.
  6. 제1항에 있어서, 상기 라이너 질화막의 식각은 C 과 F 가스의 조합에 의한 가스를 사용하여 50∼5000mTorr 압력으로, 50∼3000W의 Rf 파워로 실시하는 것을 특징으로하는 반도체소자의 제조방법.
  7. 제1항에 있어서, 상기 패드질화막 패턴의 식각 공정은 10∼100% 농도의 인산 용액으로, 50∼250℃에서 5∼180분간 실시하는 것을 특징으로하는 반도체소자의 제조방법.
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