KR20050002442A - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로서, 라이너 질화막을 구비하는 STI의 반도체소자에서 STI 공정시 트랜치 형성전에 패드질화막 패턴에 의해 노출되어있는 반도체기판을 일차로 등방성식각하여 라운드한 홈을 형성하고, 이방성 식각으로 트랜치를 형성한 후, 후속 공정을 진행하였으므로, 필드산화막의 에지 부분의 프로파일이 개선되어 모트의 생성이 억제되므로, 후속 게이트전극 패턴닝 공정에서 식각 잔류물이 남지 않아 식각 잔류물에 의한 상부 도전층의 단락 불량이 방지되고, 반도체기판의 에지 부분의 점단부가 형성되지 않아 전계 집중에 의한 소자의 문턱 전압 변화도 방지되어 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 고밀도 소자의 얕은 트랜치 소자분리(shallow trench isolation; 이하 STI라 칭함) 공정에서 트랜치 마스크인 패드막을 다층으로 형성하여 모트(moat) 발생을 억제하여 셀의 문턱전압 감소와, 임계크기 손실을 방지하고, 게이트 잔류물에 의한 단락을 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
일반적으로 반도체소자는 소자가 형성되는 활성영역과, 이들을 분리하는 소자분리 영역으로 구분할 수 있으며, 소자분리영역이 소자의 전체 면적에서 차지하는 비율이 크므로 소자의 고집적화를 위해서는 소자분리영역의 축소가 필요하다.
고집적 소자에서는 기판에 얕은 트랜치를 형성하고 이를 절연막으로 메우는 STI 방법이 많이 사용되고 있다.
더욱이 고집적-초미세화된 소자에서는 공정 능력이나 신뢰도의 향상이 요구되고 있으며, DRAM 소자의 경우 STI 및 게이트 형성 공정에서 트랜지스터 성능 및 안정성의 대부분이 결정된다.
도 1은 종래 기술에 따른 반도체소자의 단면도이다.
먼저, 반도체기판(10)상에 패드산화막과 패드질화막을 이용한 라이너 질화막을 구비하는 STI 공정을 진행하여 트랜치(12)를 메운 필드산화막(14)을 형성하고, 후속 공정을 진행하여 게이트산화막(16)과 게이트전극(18)을 형성한다. 이때 상기 게이트전극(18)의 상부에는 하드마스크층(20) 패턴이 중첩되어있다.
여기서 상기 필드산화막(14)의 상부 에지 부분에 라이너 질화막에 의해 토폴로지가 고르지 못한 모트(22)가 형성되어있어 게이트전극 패턴닝시 도전물질의 찌꺼기가 이 부분에 남아 잔류물(24)을 형성하게 된다.
도 2는 도1 상태에서의 잔류물(24)의 상태를 보여주는 반도체기판의 평면도로서, 활성영역의 주변을 감싸는 형태로 잔류물이 남게된다.
상기와 같은 종래 기술에 따른 반도체 소자의 제조방법은 라이너 질화막을 사용하는 STI 공정에서 라이너 질화막에 의해 필드산화막의 상부 에지에 모트가 형성되고, 상기 모트에 의해 게이트전극 형성시 모트 상부에 식각 잔류물이 남게되어 비트라인이나 전하저장전극의 단락과 같은 불량 발생의 원인이 되며, 소자의 문턱전압을 낮추어 소자의 동작 특성을 저해하는 문제점이 있다.
또한 필드산화막과 접하는 반도체기판의 에지 부분에 날카로운 첨점이 형성되어 이곳에 전계가 집중되어 험프등의 불량이 발생되어 공정수율 및 소자의 신뢰성을 저하시키는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본발명의 목적은 STI 공정에서 기판의 소자분리 영역 에지부가 완만한 프로파일을 가지도록하여 모트에 의한 도전물질 잔류물을 방지하여 상부 배선의 단락등을 방지하고, 반도체기판의 에지부에서의 전계집중을 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
도 1은 종래 기술에 따른 반도체소자의 단면도.
도 2는 종래 기술에 따른 반도체소자의 식각 잔류물 상태를 설명하기 위한 개략도.
도 3a 내지 도 3g는 본 발명에 따른 반도체소자의 제조공정도.
<도면의 주요 부분에 대한 부호의 설명>
10, 30 : 반도체기판 12, 36 : 트랜치
14, 42 : 필드산화막 16 : 게이트산화막
18 : 게이트전극 20 : 하드마스크층
22 : 모트 24 : 식각 잔류물
32 : 패드산화막 34 : 패드질화막
35 : 홈 38 : 웰 산화막
40 : 라이너 질화막
본발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본발명에 따른 반도체소자 제조방법의 특징은,
반도체기판상에 소자분리용 마스크인 패드산화막과 패드질화막 패턴을 형성하는 공정과,
상기 패드질화막패턴에 의해 노출되어있는 반도체기판의 일정 깊이를 등방성 식각하여 상기 패드 산화막의 하부로 언더??이 진 홈을 형성하는 공정과,
상기 패드질화막 패턴을 마스크로하여 홈 하부의 반도체기판을 이방성 식각하여 트랜치를 형성하는 공정과,
상기 트랜치와 홈의 내벽에 웰산화막을 형성하는 공정과,
상기 구조의 전표면에 라이너 질화막을 형성하는 공정과,
상기 구조의 전표면에 필드산화막을 형성하여 상기 트랜치를 메우는 공정과,
상기 필드 산화막의 상부를 식각하여 상기 패드질화막 패턴의 상부를 노출시키는 공정과,
상기 패드질화막 패턴을 제거하는 공정을 구비함에 있다.
또한 본 발명의 다른 특징은, 상기 홈을 형성하기 위한 식각 공정은 습식 방법으로 실시하며, SC1 용액으로 실시하고, 상기 필드산화막의 식각을 CMP 방법으로 실시하며, 상기 패드질화막 제거는 H3PO4용액을 사용하는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체소자의 제조방법에 관하여 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2c는 본 발명에 따른 반도체소자의 제조공정도이다.
먼저, 실리콘 웨이퍼등의 반도체기판(30)상에 패드산화막(32)과 패드질화막(34)을 순차적으로 도포한 후, 이를 소자분리 마스크(도시되지 않음)를이용하여 패턴넹하여 반도체기판(30)의 소자분리 영역으로 예정되어있는 부분을 노출시키는 패드질화막(34)과 패드산화막(32) 패턴을 형성한다. (도 3a 참조).
그다음 상기 패드질화막(34)에 의해 노출되어있는 반도체기판(30)을 습식식각과 같은 등방성 식각방법으로 식각하여 라운드 프로파일을 가지며 상기 패드산화막(32) 패턴의 하부로 언더??을 가지는 홈(35)을 형성한 후, (도 3b 참조), 건식식각 방법과 같은 이방성식각 방법으로 다시 반도체기판(30)을 식각하여 트랜치(36)를 형성한다. 여기서 상기 홈(35)을 형성하기 위한 습식식각 공정은 실리콘 기판만을 식각하는 SC1 같은 용액을 사용하여 실시한다. (도 3c 참조).
그후, 상기 트랜치(36)와 홈(35)의 내벽에 웰산화막(38)을 형성한 후, 상기 구조의 전표면에 라이너 질화막(40)을 도포하고, 상기 트랜치(36)와 홈(35)을 메우는 필드산화막(42)을 전표면에 형성한다. (도 3d 참조).
그다음 상기 필드산화막(42)을 CMP 식각하여 상기 패드질화막(34) 패턴을 노출시키고, (도 3e 참조), 노출되어있는 패드질화막(34) 패턴과 라이너 질화막(40)을 습식식각으로 제거한 후, (도 3f 참조), 패드산화막(32)을 제거한다. 상기 패드질화막(34) 제거는 H3PO4용액 등을 사용한다. (도 3g 참조).
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법은 라이너 질화막을 구비하는 STI의 반도체소자에서 STI 공정시 트랜치 형성전에 패드질화막 패턴에 의해 노출되어있는 반도체기판을 일차로 등방성식각하여 라운드한 홈을형성하고, 이방성 식각으로 트랜치를 형성한 후, 후속 공정을 진행하였으므로, 필드산화막의 에지 부분의 프로파일이 개선되어 모트의 생성이 억제되므로, 후속 게이트전극 패턴닝 공정에서 식각 잔류물이 남지 않아 식각 잔류물에 의한 상부 도전층의 단락 불량이 방지되고, 반도체기판의 에지 부분의 점단부가 형성되지 않아 전계 집중에 의한 소자의 문턱 전압 변화도 방지되어 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.
Claims (5)
- 반도체기판상에 소자분리용 마스크인 패드산화막과 패드질화막 패턴을 형성하는 공정과,상기 패드질화막패턴에 의해 노출되어있는 반도체기판의 일정 깊이를 등방성 식각하여 상기 패드 산화막의 하부로 언더??이 진 홈을 형성하는 공정과,상기 패드질화막 패턴을 마스크로하여 홈 하부의 반도체기판을 이방성 식각하여 트랜치를 형성하는 공정과,상기 트랜치와 홈의 내벽에 웰산화막을 형성하는 공정과,상기 구조의 전표면에 라이너 질화막을 형성하는 공정과,상기 구조의 전표면에 필드산화막을 형성하여 상기 트랜치를 메우는 공정과,상기 필드 산화막의 상부를 식각하여 상기 패드질화막 패턴의 상부를 노출시키는 공정과,상기 패드질화막 패턴을 제거하는 공정을 구비하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 홈을 형성하기 위한 식각 공정은 습식 방법으로 실시하는 것을 특징으로하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 홈을 형성하기 위한 식각 공정은 SC1 용액을 사용하여 실시하는 것을 특징으로하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 필드산화막의 식각 공정을 CMP 방법을 사용하는 것을 특징으로하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 패드질화막 제거는 H3PO4용액을 사용하는 것을 특징으로하는 반도체소자의 제조방법.
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