JP3670455B2 - 浅いトレンチ分離法を用いて製造された半導体装置及びその製造方法 - Google Patents
浅いトレンチ分離法を用いて製造された半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP3670455B2 JP3670455B2 JP23997197A JP23997197A JP3670455B2 JP 3670455 B2 JP3670455 B2 JP 3670455B2 JP 23997197 A JP23997197 A JP 23997197A JP 23997197 A JP23997197 A JP 23997197A JP 3670455 B2 JP3670455 B2 JP 3670455B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor substrate
- trench
- element isolation
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/977—Thinning or removal of substrate
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、特に浅いトレンチ分離（Shallow Trench Isolation：以下、ＳＩＴ）法を用いた半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体素子の高集積化に伴って、半導体装置の素子分離方法として部分酸化（LOcal Oxidation of Silicon：以下、ＬＯＣＯＳ）法の代わりに上記ＳＩＴ法が用いられつつある。ＳＴＩ法は、半導体基板の不活性領域に形成されたトレンチを酸化物で埋める工程と、前記酸化物を化学・機械的ポリシング（Chemical-Mechanical Polishing ：以下、ＣＭＰ）法で平坦化する工程とを含む。
【０００３】
図１乃至図５は、ＳＴＩ法を用いた従来の半導体装置の製造方法を説明するための断面図である。
図１において、半導体基板１０上にパッド酸化膜１２、窒化膜１４及び第１酸化膜１６を順次に積層してからパターニンクすることによって、不活性領域の半導体基板１０を露出させるマスクパタ−ン１７を形成する。次いで、前記マスクパタ−ン１７をマスクとして異方性エッチングすることで、露出された半導体基板１０をエッチングしてトレンチ１８を形成する。
【０００４】
図２において、前記トレンチ１８の内壁に内壁酸化膜２０を形成し、酸化物で前記トレンチ１８を完全に埋め立てた後、ＣＭＰ工程によりその表面が平坦化された素子分離膜２２を形成する。この際、前記第１酸化膜１６は取り除かれる。図３において、前記窒化膜１４及びパッド酸化膜１２を取り除き、犠牲酸化膜２４を半導体基板１０上の活性領域に形成した後、後続工程により形成されるトランジスタのスレショルド電圧を調節するために、不純物イオン２６を注入する。
【０００５】
図４において、前記犠牲酸化膜２４を取り除き、活性領域の半導体基板１０の表面にゲ−ト酸化膜２８を形成する。この際、前記犠牲酸化膜２４の形成及び除去工程時に、素子分離膜２２に対する前記犠牲酸化膜２４のエッチング選択比が高くないため、素子分離膜２２の縁部に５００オングストローム程度の幅と深さを有する溝（図４のＡ）が形成される。そのため、ゲ−ト電極を形成するためのエッチング工程時に、前記溝にゲ−ト電極を形成する物質が残ってストリンガーを形成する。この結果、ゲ−ト電極が互いに接続するゲ−トブリッジ現象が引き起こされる。
【０００６】
図５において、素子分離膜２２の形成された半導体基板１０上にゲ−ト電極３０を形成した後、層間絶縁膜３２を形成することによって、前記ゲ−ト電極３０はＤＲＡＭのビットライン又はストレ−ジ電極などの導電層から絶縁される。その後、トランジスタの拡散層（図示せず）、例えばソ−スなどを、他の導電層、例えばストレ−ジ電極に接続させるために、トランジスタの前記拡散層上に形成された層間絶縁膜３２を部分的にエッチングすることによって、コンタクトホ−ル３４を形成する。その後、後続工程により半導体装置を完成する。
【０００７】
ところが、前記コンタクトホ−ルを形成するためのフォトエッチング工程時に、コンタクトホ−ルの形成のためのマスクのミスアライン（mis-align)によって露出されてはいけない素子分離膜の表面が露出されてしまう場合がある。これによって、層間絶縁膜のエッチング工程時に、活性領域の周辺の素子分離膜も部分的にエッチングされてトランジスタの拡散層が露出され（図５のＢ部分）、よって接合漏れ電流が発生する。
【０００８】
【発明が解決しようとする課題】
前述したように、従来のＳＴＩ法を用いた半導体装置の製造方法によれば、ゲ−ト電極を形成するためのエッチング工程時にストリンガ−が形成されてブリッジ現象が発生したり、層間絶縁膜のエッチング工程時に活性領域の周辺の素子分離膜も部分的にエッチングされて接合漏れ電流が発生するという問題がある。
【０００９】
従って、本発明の目的は、前述したゲ−トブリッジ及び接合漏れ電流の発生を防止した半導体装置及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
前記の目的を達成するために、本発明の半導体装置の製造方法は、第１導電型の第１半導体基板の第１面上にマスク層を形成する工程と、前記マスク層をパターニングして、前記第１半導体基板の第１面を露出するマスクパタ−ンを形成する工程と、前記マスクパタ−ンをマスクとして前記露出された第１半導体基板をエッチングして、トレンチを形成する工程と、前記トレンチの側壁に側壁酸化膜を形成する工程と、前記トレンチの内部の前記側壁酸化膜の上面及び前記トレンチの内部の底面に窒化膜を形成する工程と、前記トレンチを素子分離膜で埋め立てて不活性領域を形成する工程と、前記第１半導体基板をひっくり返して、前記素子分離膜と前記マスク層の表面を含む前記第１半導体基板の第１面と第２半導体基板とをボンディングする工程と、前記窒化膜を前記素子分離膜へのエッチング阻止膜として前記ひっくり返えした第１半導体基板の第２面をエッチングして、前記素子分離膜及び窒化膜により限定される活性領域を形成する工程と、前記活性領域に第２導電型の不純物をイオン注入する工程と、前記第１半導体基板の第２面の前記活性領域上にゲ−ト絶縁膜を形成する工程と、前記ゲ−ト絶縁膜上にゲ−ト電極用の導電膜を形成する工程と、前記窒化膜を前記素子分離膜へのエッチング阻止膜としたフォトエッチングで前記導電膜をパターニングすることによって、前記素子分離膜の損傷無しにゲ−ト電極を形成する工程とを含むことを特徴とする。
【００１１】
ここで、前記マスク層は、パッド酸化膜、窒化膜及び酸化膜の複合膜よりなる。また、前記トレンチの側壁に側壁酸化膜がさらに形成される。また、前記第１半導体基板の第２面のエッチングは、化学・機械的ポリシング方法により行われる。また、前記トレンチは２０００〜２００００オングストロームの深さに形成することが好ましい。
【００１４】
叉、本発明の半導体装置は、浅いトレンチ分離法を用いて製造された半導体装置であって、素子分離膜及び該素子分離膜の表面及び側面を覆う窒化膜とで第１の半導体基板の表面に形成された不活性領域と、該不活性領域により限定される前記第１の半導体基板の表面に形成された活性領域と、前記素子分離膜の裏面、及び前記トレンチのエッチング工程時に使用されたマスク層を介して、前記第１の半導体基板の裏面にボンディングされた第２の半導体基板とを含み、前記素子分離膜に、ゲ−ト電極を形成するためのエッチング工程時及び層間絶縁膜のエッチング工程時に発生する損傷が無いことを特徴とする。
【００１５】
【発明の実施の形態】
以下、添付した図面に基づき本発明の好ましい実施の形態を詳細に説明する。図６乃至図９は、ＳＴＩを用いた本実施の形態による半導体装置の製造方法を説明するための断面図である。
図６は、半導体基板にトレンチを形成する工程を示す。
【００１６】
具体的には、第１導電型、例えばｐ型の第１半導体基板４０の第１面上にパッド酸化膜４２、第１窒化膜４４及び第１酸化膜４６よりなるマスク層を順次に積層した後パターニングして、不活性領域の第１半導体基板４０を露出するマスクパタ−ン４７を形成する。次いで、前記露出された第１半導体基板４０を前記マスクパタ−ン４７をマスクとして異方性エッチングをすることによってトレンチ４８を形成する。
【００１７】
図７は、素子分離膜を形成する工程を示す。
詳しくは、前記トレンチ４８の側壁に側壁酸化膜５０を１００〜２００オングストロームの厚さに形成する。次いで、前記側壁酸化膜５０の形成された第１半導体基板４０の第１面に第２窒化膜を５００〜５０００オングストロームの厚さに形成した後、等方性又は異方性エッチングをすることによって、前記トレンチの側壁及び下面に第２窒化膜パタ−ン５２を形成する。次いで、前記内面に第２窒化膜パタ−ン５２の形成されたトレンチ４８を酸化物で完全に埋め立てた後、ＣＭＰ工程を通じてその表面が平坦化された素子分離膜５４を形成する。この際、第１酸化膜４６は取り除かれる。
【００１８】
図８は、前記第１半導体基板４０をひっくり返した後、前記第１半導体基板４０の第２面をエッチングする工程を示す。
詳細には、前記第１半導体基板４０をひっくり返した後、前記第１半導体基板４０の第１面に形成された第１窒化膜４４及び素子分離膜５４上に、第２半導体基板５６をボンディングする。次いで、前記第１半導体基板４０の第２面を前記第２窒化膜パタ−ン５２をエッチングマスクとしてＣＭＰ法でエッチングすることによって、前記第２窒化膜パタ−ン５２及び素子分離膜５４によって限定される活性領域を形成する。次いで、活性領域の限定された第１半導体基板４０の表面に犠牲酸化膜５８を形成した後、後続工程で形成されるトランジスタのスレショルド電圧を調節するために第２導電型の不純物イオン５９を注入する。次に、前記犠牲酸化膜５８を湿式エッチングして取り除く。
【００１９】
ところで、本実施の形態では、前記犠牲酸化膜の形成及び除去工程時に、素子分離膜５４が第２窒化膜パタ−ン５２に囲まれているため、参照符号Ｃ部分に従来の図４に示したような溝が形成されない。たとえ形成されたとしても、その幅は側壁酸化膜の厚さである１００〜２００オングストロームの厚さに限られる。この結果、続くゲ−ト電極を形成するためのエッチング工程時にストリンガ−が形成されず、よってゲ−ト電極が互いに接続するブリッジ現象が起こらない。
【００２０】
図９は、ゲ−ト電極及び層間絶縁膜を形成する工程を示す。
詳しくは、素子分離膜５４の形成された第１半導体基板４０上にゲ−ト絶縁膜、例えば、ゲ−ト酸化膜６０及びゲ−ト電極６２を形成する。次いで、前記ゲ−ト電極６２の形成された第１半導体基板４０の全面に、絶縁膜を形成する。その後、トランジスタの拡散層（図示せず）、例えばソ−スなどを、他の導電層、例えばストレ−ジ電極に接続させるために、トランジスタの前記拡散層上に形成された絶縁膜を部分的にエッチングすることによって、コンタクトホ−ルを有する層間絶縁膜６４を形成する。その後、後続工程で半導体装置を完成する。
【００２１】
しかしながら、本実施の形態では、前記コンタクトホ−ルを形成するためのエッチング工程時に、マスクのミスアラインによって露出されてはいけない素子分離膜の上部が露出されても、前記第２窒化膜パタ−ン５２によって前記素子分離膜５４はエッチングされない。従って、本実施の形態によれば、図５に示した素子分離膜５４の損傷が生じず、よって接合漏れ電流を防止し得る。
【００２２】
以上、本発明の実施の形態を詳細に説明したが、本発明はこれに限らず当業者の通常的な知識の範囲でその変形や改良が可能である。
【００２３】
【発明の効果】
前述したように、本発明によれば、素子分離膜を窒化膜で覆って犠牲酸化膜を形成及び除去する時に、活性領域に隣接した素子分離膜の損傷を防止し得る。これによって、ゲ−ト電極を形成するためのエッチング工程時にストリンガ−が形成されないので、ゲ−ト電極が互いに接続するゲ−トブリッジ現象が防止できる。
【００２４】
さらに、前記活性領域に導電層を接続するためのコンタクトホ−ルを形成するためのフォトエッチング工程時に、マスクのミスアラインによって露出されてはいけない素子分離膜の上部が露出されても、前記第２窒化膜パタ−ンによって前記素子分離膜がエッチングされず、よって接合漏れ電流の発生を防止し得る。
【図面の簡単な説明】
【図１】ＳＴＩ法を用いた従来の半導体装置の製造方法を説明するための断面図である。
【図２】ＳＴＩ法を用いた従来の半導体装置の製造方法を説明するための断面図である。
【図３】ＳＴＩ法を用いた従来の半導体装置の製造方法を説明するための断面図である。
【図４】ＳＴＩ法を用いた従来の半導体装置の製造方法を説明するための断面図である。
【図５】ＳＴＩ法を用いた従来の半導体装置の製造方法を説明するための断面図である。
【図６】ＳＴＩ法を用いた本実施の形態による半導体装置の製造方法を説明するための断面図である。
【図７】ＳＴＩ法を用いた本実施の形態による半導体装置の製造方法を説明するための断面図である。
【図８】ＳＴＩ法を用いた本実施の形態による半導体装置の製造方法を説明するための断面図である。
【図９】ＳＴＩ法を用いた本実施の形態による半導体装置の製造方法を説明するための断面図である。
【符号の説明】
４０ 第１半導体基板
４２ パッド酸化膜
４４ 第１窒化膜
４６ 第１酸化膜
４７ マスクパタ−ン
４８ トレンチ
５０ 側壁酸化膜
５２ 第２窒化膜パタ−ン
５４ 素子分離膜
５６ 第２半導体基板
５８ 犠牲酸化膜
５９ 不純物イオン
６０ ゲ−ト酸化膜
６２ ゲ−ト電極
６４ 層間絶縁膜
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、特に浅いトレンチ分離（Shallow Trench Isolation：以下、ＳＩＴ）法を用いた半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体素子の高集積化に伴って、半導体装置の素子分離方法として部分酸化（LOcal Oxidation of Silicon：以下、ＬＯＣＯＳ）法の代わりに上記ＳＩＴ法が用いられつつある。ＳＴＩ法は、半導体基板の不活性領域に形成されたトレンチを酸化物で埋める工程と、前記酸化物を化学・機械的ポリシング（Chemical-Mechanical Polishing ：以下、ＣＭＰ）法で平坦化する工程とを含む。
【０００３】
図１乃至図５は、ＳＴＩ法を用いた従来の半導体装置の製造方法を説明するための断面図である。
図１において、半導体基板１０上にパッド酸化膜１２、窒化膜１４及び第１酸化膜１６を順次に積層してからパターニンクすることによって、不活性領域の半導体基板１０を露出させるマスクパタ−ン１７を形成する。次いで、前記マスクパタ−ン１７をマスクとして異方性エッチングすることで、露出された半導体基板１０をエッチングしてトレンチ１８を形成する。
【０００４】
図２において、前記トレンチ１８の内壁に内壁酸化膜２０を形成し、酸化物で前記トレンチ１８を完全に埋め立てた後、ＣＭＰ工程によりその表面が平坦化された素子分離膜２２を形成する。この際、前記第１酸化膜１６は取り除かれる。図３において、前記窒化膜１４及びパッド酸化膜１２を取り除き、犠牲酸化膜２４を半導体基板１０上の活性領域に形成した後、後続工程により形成されるトランジスタのスレショルド電圧を調節するために、不純物イオン２６を注入する。
【０００５】
図４において、前記犠牲酸化膜２４を取り除き、活性領域の半導体基板１０の表面にゲ−ト酸化膜２８を形成する。この際、前記犠牲酸化膜２４の形成及び除去工程時に、素子分離膜２２に対する前記犠牲酸化膜２４のエッチング選択比が高くないため、素子分離膜２２の縁部に５００オングストローム程度の幅と深さを有する溝（図４のＡ）が形成される。そのため、ゲ−ト電極を形成するためのエッチング工程時に、前記溝にゲ−ト電極を形成する物質が残ってストリンガーを形成する。この結果、ゲ−ト電極が互いに接続するゲ−トブリッジ現象が引き起こされる。
【０００６】
図５において、素子分離膜２２の形成された半導体基板１０上にゲ−ト電極３０を形成した後、層間絶縁膜３２を形成することによって、前記ゲ−ト電極３０はＤＲＡＭのビットライン又はストレ−ジ電極などの導電層から絶縁される。その後、トランジスタの拡散層（図示せず）、例えばソ−スなどを、他の導電層、例えばストレ−ジ電極に接続させるために、トランジスタの前記拡散層上に形成された層間絶縁膜３２を部分的にエッチングすることによって、コンタクトホ−ル３４を形成する。その後、後続工程により半導体装置を完成する。
【０００７】
ところが、前記コンタクトホ−ルを形成するためのフォトエッチング工程時に、コンタクトホ−ルの形成のためのマスクのミスアライン（mis-align)によって露出されてはいけない素子分離膜の表面が露出されてしまう場合がある。これによって、層間絶縁膜のエッチング工程時に、活性領域の周辺の素子分離膜も部分的にエッチングされてトランジスタの拡散層が露出され（図５のＢ部分）、よって接合漏れ電流が発生する。
【０００８】
【発明が解決しようとする課題】
前述したように、従来のＳＴＩ法を用いた半導体装置の製造方法によれば、ゲ−ト電極を形成するためのエッチング工程時にストリンガ−が形成されてブリッジ現象が発生したり、層間絶縁膜のエッチング工程時に活性領域の周辺の素子分離膜も部分的にエッチングされて接合漏れ電流が発生するという問題がある。
【０００９】
従って、本発明の目的は、前述したゲ−トブリッジ及び接合漏れ電流の発生を防止した半導体装置及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
前記の目的を達成するために、本発明の半導体装置の製造方法は、第１導電型の第１半導体基板の第１面上にマスク層を形成する工程と、前記マスク層をパターニングして、前記第１半導体基板の第１面を露出するマスクパタ−ンを形成する工程と、前記マスクパタ−ンをマスクとして前記露出された第１半導体基板をエッチングして、トレンチを形成する工程と、前記トレンチの側壁に側壁酸化膜を形成する工程と、前記トレンチの内部の前記側壁酸化膜の上面及び前記トレンチの内部の底面に窒化膜を形成する工程と、前記トレンチを素子分離膜で埋め立てて不活性領域を形成する工程と、前記第１半導体基板をひっくり返して、前記素子分離膜と前記マスク層の表面を含む前記第１半導体基板の第１面と第２半導体基板とをボンディングする工程と、前記窒化膜を前記素子分離膜へのエッチング阻止膜として前記ひっくり返えした第１半導体基板の第２面をエッチングして、前記素子分離膜及び窒化膜により限定される活性領域を形成する工程と、前記活性領域に第２導電型の不純物をイオン注入する工程と、前記第１半導体基板の第２面の前記活性領域上にゲ−ト絶縁膜を形成する工程と、前記ゲ−ト絶縁膜上にゲ−ト電極用の導電膜を形成する工程と、前記窒化膜を前記素子分離膜へのエッチング阻止膜としたフォトエッチングで前記導電膜をパターニングすることによって、前記素子分離膜の損傷無しにゲ−ト電極を形成する工程とを含むことを特徴とする。
【００１１】
ここで、前記マスク層は、パッド酸化膜、窒化膜及び酸化膜の複合膜よりなる。また、前記トレンチの側壁に側壁酸化膜がさらに形成される。また、前記第１半導体基板の第２面のエッチングは、化学・機械的ポリシング方法により行われる。また、前記トレンチは２０００〜２００００オングストロームの深さに形成することが好ましい。
【００１４】
叉、本発明の半導体装置は、浅いトレンチ分離法を用いて製造された半導体装置であって、素子分離膜及び該素子分離膜の表面及び側面を覆う窒化膜とで第１の半導体基板の表面に形成された不活性領域と、該不活性領域により限定される前記第１の半導体基板の表面に形成された活性領域と、前記素子分離膜の裏面、及び前記トレンチのエッチング工程時に使用されたマスク層を介して、前記第１の半導体基板の裏面にボンディングされた第２の半導体基板とを含み、前記素子分離膜に、ゲ−ト電極を形成するためのエッチング工程時及び層間絶縁膜のエッチング工程時に発生する損傷が無いことを特徴とする。
【００１５】
【発明の実施の形態】
以下、添付した図面に基づき本発明の好ましい実施の形態を詳細に説明する。図６乃至図９は、ＳＴＩを用いた本実施の形態による半導体装置の製造方法を説明するための断面図である。
図６は、半導体基板にトレンチを形成する工程を示す。
【００１６】
具体的には、第１導電型、例えばｐ型の第１半導体基板４０の第１面上にパッド酸化膜４２、第１窒化膜４４及び第１酸化膜４６よりなるマスク層を順次に積層した後パターニングして、不活性領域の第１半導体基板４０を露出するマスクパタ−ン４７を形成する。次いで、前記露出された第１半導体基板４０を前記マスクパタ−ン４７をマスクとして異方性エッチングをすることによってトレンチ４８を形成する。
【００１７】
図７は、素子分離膜を形成する工程を示す。
詳しくは、前記トレンチ４８の側壁に側壁酸化膜５０を１００〜２００オングストロームの厚さに形成する。次いで、前記側壁酸化膜５０の形成された第１半導体基板４０の第１面に第２窒化膜を５００〜５０００オングストロームの厚さに形成した後、等方性又は異方性エッチングをすることによって、前記トレンチの側壁及び下面に第２窒化膜パタ−ン５２を形成する。次いで、前記内面に第２窒化膜パタ−ン５２の形成されたトレンチ４８を酸化物で完全に埋め立てた後、ＣＭＰ工程を通じてその表面が平坦化された素子分離膜５４を形成する。この際、第１酸化膜４６は取り除かれる。
【００１８】
図８は、前記第１半導体基板４０をひっくり返した後、前記第１半導体基板４０の第２面をエッチングする工程を示す。
詳細には、前記第１半導体基板４０をひっくり返した後、前記第１半導体基板４０の第１面に形成された第１窒化膜４４及び素子分離膜５４上に、第２半導体基板５６をボンディングする。次いで、前記第１半導体基板４０の第２面を前記第２窒化膜パタ−ン５２をエッチングマスクとしてＣＭＰ法でエッチングすることによって、前記第２窒化膜パタ−ン５２及び素子分離膜５４によって限定される活性領域を形成する。次いで、活性領域の限定された第１半導体基板４０の表面に犠牲酸化膜５８を形成した後、後続工程で形成されるトランジスタのスレショルド電圧を調節するために第２導電型の不純物イオン５９を注入する。次に、前記犠牲酸化膜５８を湿式エッチングして取り除く。
【００１９】
ところで、本実施の形態では、前記犠牲酸化膜の形成及び除去工程時に、素子分離膜５４が第２窒化膜パタ−ン５２に囲まれているため、参照符号Ｃ部分に従来の図４に示したような溝が形成されない。たとえ形成されたとしても、その幅は側壁酸化膜の厚さである１００〜２００オングストロームの厚さに限られる。この結果、続くゲ−ト電極を形成するためのエッチング工程時にストリンガ−が形成されず、よってゲ−ト電極が互いに接続するブリッジ現象が起こらない。
【００２０】
図９は、ゲ−ト電極及び層間絶縁膜を形成する工程を示す。
詳しくは、素子分離膜５４の形成された第１半導体基板４０上にゲ−ト絶縁膜、例えば、ゲ−ト酸化膜６０及びゲ−ト電極６２を形成する。次いで、前記ゲ−ト電極６２の形成された第１半導体基板４０の全面に、絶縁膜を形成する。その後、トランジスタの拡散層（図示せず）、例えばソ−スなどを、他の導電層、例えばストレ−ジ電極に接続させるために、トランジスタの前記拡散層上に形成された絶縁膜を部分的にエッチングすることによって、コンタクトホ−ルを有する層間絶縁膜６４を形成する。その後、後続工程で半導体装置を完成する。
【００２１】
しかしながら、本実施の形態では、前記コンタクトホ−ルを形成するためのエッチング工程時に、マスクのミスアラインによって露出されてはいけない素子分離膜の上部が露出されても、前記第２窒化膜パタ−ン５２によって前記素子分離膜５４はエッチングされない。従って、本実施の形態によれば、図５に示した素子分離膜５４の損傷が生じず、よって接合漏れ電流を防止し得る。
【００２２】
以上、本発明の実施の形態を詳細に説明したが、本発明はこれに限らず当業者の通常的な知識の範囲でその変形や改良が可能である。
【００２３】
【発明の効果】
前述したように、本発明によれば、素子分離膜を窒化膜で覆って犠牲酸化膜を形成及び除去する時に、活性領域に隣接した素子分離膜の損傷を防止し得る。これによって、ゲ−ト電極を形成するためのエッチング工程時にストリンガ−が形成されないので、ゲ−ト電極が互いに接続するゲ−トブリッジ現象が防止できる。
【００２４】
さらに、前記活性領域に導電層を接続するためのコンタクトホ−ルを形成するためのフォトエッチング工程時に、マスクのミスアラインによって露出されてはいけない素子分離膜の上部が露出されても、前記第２窒化膜パタ−ンによって前記素子分離膜がエッチングされず、よって接合漏れ電流の発生を防止し得る。
【図面の簡単な説明】
【図１】ＳＴＩ法を用いた従来の半導体装置の製造方法を説明するための断面図である。
【図２】ＳＴＩ法を用いた従来の半導体装置の製造方法を説明するための断面図である。
【図３】ＳＴＩ法を用いた従来の半導体装置の製造方法を説明するための断面図である。
【図４】ＳＴＩ法を用いた従来の半導体装置の製造方法を説明するための断面図である。
【図５】ＳＴＩ法を用いた従来の半導体装置の製造方法を説明するための断面図である。
【図６】ＳＴＩ法を用いた本実施の形態による半導体装置の製造方法を説明するための断面図である。
【図７】ＳＴＩ法を用いた本実施の形態による半導体装置の製造方法を説明するための断面図である。
【図８】ＳＴＩ法を用いた本実施の形態による半導体装置の製造方法を説明するための断面図である。
【図９】ＳＴＩ法を用いた本実施の形態による半導体装置の製造方法を説明するための断面図である。
【符号の説明】
４０ 第１半導体基板
４２ パッド酸化膜
４４ 第１窒化膜
４６ 第１酸化膜
４７ マスクパタ−ン
４８ トレンチ
５０ 側壁酸化膜
５２ 第２窒化膜パタ−ン
５４ 素子分離膜
５６ 第２半導体基板
５８ 犠牲酸化膜
５９ 不純物イオン
６０ ゲ−ト酸化膜
６２ ゲ−ト電極
６４ 層間絶縁膜
Claims (6)
- 第１導電型の第１半導体基板の第１面上にマスク層を形成する工程と、
前記マスク層をパターニングして、前記第１半導体基板の第１面を露出するマスクパタ−ンを形成する工程と、
前記マスクパタ−ンをマスクとして前記露出された第１半導体基板をエッチングして、トレンチを形成する工程と、
前記トレンチの側壁に側壁酸化膜を形成する工程と、
前記トレンチの内部の前記側壁酸化膜の上面及び前記トレンチの内部の底面に窒化膜を形成する工程と、
前記トレンチを素子分離膜で埋め立てて不活性領域を形成する工程と、
前記第１半導体基板をひっくり返して、前記素子分離膜と前記マスク層の表面を含む前記第１半導体基板の第１面と第２半導体基板とをボンディングする工程と、
前記窒化膜を前記素子分離膜へのエッチング阻止膜として前記ひっくり返えした第１半導体基板の第２面をエッチングして、前記素子分離膜及び窒化膜により限定される活性領域を形成する工程と、
前記活性領域に第２導電型の不純物をイオン注入する工程と、
前記第１半導体基板の第２面の前記活性領域上にゲ−ト絶縁膜を形成する工程と、
前記ゲ−ト絶縁膜上にゲ−ト電極用の導電膜を形成する工程と、
前記窒化膜を前記素子分離膜へのエッチング阻止膜としたフォトエッチングで前記導電膜をパターニングすることによって、前記素子分離膜の損傷無しにゲ−ト電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。 - 前記マスク層は、パッド酸化膜、窒化膜及び酸化膜の複合膜よりなることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記活性領域に第２導電型の不純物を注入する工程は、
前記エッチングされた第１半導体基板の第２面上に犠牲酸化膜を形成する工程と、
前記犠牲酸化膜の形成された第１半導体基板の全面に第２導電型の不純物をイオン注入する工程と、
前記犠牲酸化膜を取り除く工程とからなることを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記第１半導体基板の第２面のエッチングは、化学・機械的ポリシング方法により行われることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記トレンチは２０００〜２００００オングストロームの深さに形成することを特徴とする請求項１に記載の半導体装置の製造方法。
- 浅いトレンチ分離法を用いて製造された半導体装置であって、
トレンチを埋める素子分離膜及び前記トレンチの内部にあって該素子分離膜の表面及び側面を覆う窒化膜で第１の半導体基板の表面に形成された不活性領域と、
該不活性領域により限定され、前記第１の半導体基板の表面に形成された活性領域であって、前記トレンチの側壁に形成され前記窒化膜の側面を覆う側壁酸化膜を含む活性領域と、
前記素子分離膜の裏面、及び前記トレンチのエッチング工程時に使用されたマスク層を介して、前記第１の半導体基板の裏面にボンディングされた第２の半導体基板とを含み、
前記素子分離膜に、ゲ−ト電極を形成するためのエッチング工程時及び層間絶縁膜のエッチング工程時に発生する損傷が無いことを特徴とする半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR96-38456 | 1996-09-05 | ||
| KR1019960038456A KR100195243B1 (ko) | 1996-09-05 | 1996-09-05 | 얕은 트랜치 분리를 이용한 반도체 장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10107139A JPH10107139A (ja) | 1998-04-24 |
| JP3670455B2 true JP3670455B2 (ja) | 2005-07-13 |
Family
ID=19472859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23997197A Expired - Fee Related JP3670455B2 (ja) | 1996-09-05 | 1997-09-04 | 浅いトレンチ分離法を用いて製造された半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5753562A (ja) |
| JP (1) | JP3670455B2 (ja) |
| KR (1) | KR100195243B1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10125637A (ja) * | 1996-10-15 | 1998-05-15 | Toshiba Corp | 半導体装置の製造方法 |
| US6140691A (en) * | 1997-12-19 | 2000-10-31 | Advanced Micro Devices, Inc. | Trench isolation structure having a low K dielectric material isolated from a silicon-based substrate |
| US6008109A (en) * | 1997-12-19 | 1999-12-28 | Advanced Micro Devices, Inc. | Trench isolation structure having a low K dielectric encapsulated by oxide |
| US5882983A (en) * | 1997-12-19 | 1999-03-16 | Advanced Micro Devices, Inc. | Trench isolation structure partially bound between a pair of low K dielectric structures |
| KR100304197B1 (ko) * | 1998-03-30 | 2001-11-30 | 윤종용 | 소이제조방법 |
| KR100280107B1 (ko) | 1998-05-07 | 2001-03-02 | 윤종용 | 트렌치 격리 형성 방법 |
| US6440858B1 (en) * | 1998-08-24 | 2002-08-27 | International Business Machines Corporation | Multi-layer hard mask for deep trench silicon etch |
| KR100292616B1 (ko) | 1998-10-09 | 2001-07-12 | 윤종용 | 트렌치격리의제조방법 |
| KR100322531B1 (ko) | 1999-01-11 | 2002-03-18 | 윤종용 | 파임방지막을 이용하는 반도체소자의 트랜치 소자분리방법 및이를 이용한 반도체소자 |
| US6165871A (en) * | 1999-07-16 | 2000-12-26 | Chartered Semiconductor Manufacturing Ltd. | Method of making low-leakage architecture for sub-0.18 μm salicided CMOS device |
| KR100338767B1 (ko) | 1999-10-12 | 2002-05-30 | 윤종용 | 트렌치 소자분리 구조와 이를 갖는 반도체 소자 및 트렌치 소자분리 방법 |
| US6258676B1 (en) | 1999-11-01 | 2001-07-10 | Chartered Semiconductor Manufacturing Ltd. | Method for forming a shallow trench isolation using HDP silicon oxynitride |
| KR100459928B1 (ko) * | 2002-06-11 | 2004-12-03 | 동부전자 주식회사 | 반도체 소자의 제조 방법 |
| KR100876887B1 (ko) | 2007-06-26 | 2008-12-31 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
| KR100891407B1 (ko) | 2007-08-20 | 2009-04-02 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 제조 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4851366A (en) * | 1987-11-13 | 1989-07-25 | Siliconix Incorporated | Method for providing dielectrically isolated circuit |
| US5627106A (en) * | 1994-05-06 | 1997-05-06 | United Microelectronics Corporation | Trench method for three dimensional chip connecting during IC fabrication |
| US5618752A (en) * | 1995-06-05 | 1997-04-08 | Harris Corporation | Method of fabrication of surface mountable integrated circuits |
-
1996
- 1996-09-05 KR KR1019960038456A patent/KR100195243B1/ko not_active IP Right Cessation
- 1996-12-13 US US08/766,781 patent/US5753562A/en not_active Expired - Fee Related
-
1997
- 1997-09-04 JP JP23997197A patent/JP3670455B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5753562A (en) | 1998-05-19 |
| KR100195243B1 (ko) | 1999-06-15 |
| JPH10107139A (ja) | 1998-04-24 |
| KR19980020105A (ko) | 1998-06-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5989977A (en) | Shallow trench isolation process | |
| JP3670455B2 (ja) | 浅いトレンチ分離法を用いて製造された半導体装置及びその製造方法 | |
| JPH118295A (ja) | 半導体装置及びその製造方法 | |
| KR100295384B1 (ko) | 반도체장치의제조방법 | |
| US6391739B1 (en) | Process of eliminating a shallow trench isolation divot | |
| JP3972486B2 (ja) | 半導体装置の製造方法 | |
| US6225148B1 (en) | Method of fabricating semiconductor device | |
| KR100403316B1 (ko) | 반도체소자의 소자분리절연막 형성방법 | |
| JP3483090B2 (ja) | 半導体装置の製造方法 | |
| KR100618805B1 (ko) | 선택적 에피택셜 성장법을 이용한 반도체 소자의 자기정렬된 컨택 패드 형성방법 | |
| KR100289663B1 (ko) | 반도체 소자의 소자 분리막 형성방법 | |
| JPH11251318A (ja) | 半導体装置及びその製造方法 | |
| US6323105B1 (en) | Method for fabricating an isolation structure including a shallow trench isolation structure and a local-oxidation isolation structure | |
| KR100338948B1 (ko) | 반도체 장치의 분리구조 형성방법 | |
| KR20010053647A (ko) | 반도체장치의 콘택 형성방법 | |
| KR100470198B1 (ko) | 반도체 소자의 셀로우 트렌치 분리막 형성 방법 | |
| JPH1174343A (ja) | 半導体装置及びその製造方法 | |
| KR20030050668A (ko) | 소자분리막의 형성 방법 | |
| KR100451512B1 (ko) | 소자분리막 형성 방법 | |
| KR100361765B1 (ko) | 반도체소자의 제조방법 | |
| KR100223911B1 (ko) | 반도체 소자의 격리영역 형성방법 | |
| KR20040086691A (ko) | 반도체소자의 제조방법 | |
| JPH10107138A (ja) | 半導体装置の製造方法 | |
| KR19990065100A (ko) | 반도체 장치의 소자 분리막 형성방법 | |
| KR20040002225A (ko) | 반도체소자의 소자분리막 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040318 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040329 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20040629 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20040707 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040816 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041004 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050119 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20050207 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050401 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050414 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090422 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |