KR100876887B1 - 반도체 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명에 따른 반도체 소자 및 그의 제조방법은, 활성 영역과, 상기 활성 영역을 정의하며, 저면과 일부 높이의 측벽에 형성된 쉴드막(Shield Layer) 및 상기 쉴드막 상의 보호막을 갖는 소자분리막과, 상기 소자분리막 상의 패싱(Passing) 게이트와 상기 활성 영역 상의 리세스된 동작 게이트 및 상기 동작 게이트에 인접한 인접(Neighbor) 게이트를 포함하며, 상기 쉴드막에 의해 상기 패싱 게이트와 인접 게이트에서 동작 게이트로 가해지는 전압에 의해 발생하는 문턱 전압 감소 현상을 방지하는 것을 특징으로 한다.
Description
도 1은 본 발명의 실시예에 따른 반도체 소자를 도시한 단면도.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 3은 도 2d에 대응하는 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100, 200 : 반도체 기판 108, 208, 308 : 측벽산화막
110, 210, 310 : 선형질화막 112, 212, 312 : 쉴드막
114, 214 : 제1소자분리용절연막 116, 216 : 보호막
118, 218 : 제2소자분리용절연막 120, 220 : 게이트절연막
122, 222 : 게이트도전막 124, 224 : 게이트하드마스크막
126, 226 : 게이트 202 : 패드산화막
204 : 패드질화막 206 : 하드마스크
328 : 콘택홀 T : 트렌치
H : 홀 A : 활성영역
G : 게이트 형성 영역
본 발명은 반도체 소자 및 그의 제조방법에 관한 것이며, 보다 자세하게는, 소자의 수율 및 공정 마진을 향상시킬 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 트랜지스터의 채널 길이(Channel Length)는 감소하고 있고, 접합 영역(소오스/드레인 영역)으로의 이온주입 농도는 증가하고 있는 추세이다.
이로 인해, 소오스/드레인 영역 간의 간섭(Charge Sharing) 현상이 증가하고 게이트의 제어능력이 저하되어 문턱전압(Threshold Voltage : Vt)이 급격히 낮아지는 이른바 단채널효과(Short Channel Effect)가 발생한다. 또한, 접합 영역의 전계(Electric Field) 증가에 따른 접합 누설전류(Leakage Current) 증가 현상으로 인해 리프레쉬 특성이 열화되는 문제점이 발생한다. 그러므로, 기존의 플래너(Planar) 채널 구조를 갖는 트랜지스터의 구조로는 상기한 고집적화에 따른 제반 문제점들을 극복하는데 그 한계점에 이르게 되었다.
이에, 유효 채널 길이(Effective Channel Length)를 확보할 수 있는 다양한 형태의 리세스 채널(Recess Channel)을 갖는 모스펫 소자의 구현방법에 대한 아이디어 및 실제 공정개발 연구가 활발히 진행되고 있다.
이하에서는, 종래기술에 따른 리세스 게이트를 갖는 반도체 소자의 제조방법 을 설명하도록 한다.
액티브 영역을 한정하는 소자분리막이 구비된 반도체 기판 상에 패드산화막과 폴리실리콘막의 적층구조로 구성되는 리세스 마스크를 형성하고, 상기 리세스 마스크를 패터닝하여 리세스 게이트 형성 영역을 노출시킨다.
그런다음, 상기 리세스 마스크에 의해 노출된 반도체 기판 부분을 식각하여 리세스 게이트용 홈을 형성하고 상기 리세스 마스크를 제거한 다음, 상기 홈을 포함한 기판 표면 상에 게이트절연막을 형성한다. 여기서, 상기 홈은 건식 식각 공정을 통해 형성하고, 상기 게이트절연막은 통상 열산화 공정에 의한 산화막으로 형성한다.
상기 게이트절연막 상에 홈을 완전 매립하도록 게이트도전막을 증착한 다음, 상기 게이트도전막 상에 금속계막과 하드마스크막을 증착한다. 이때, 상기 게이트도전막은 통상 폴리실리콘막으로 형성하고, 상기 금속계막은 텅스텐막, 또는, 텅스텐실리사이드막으로 형성하며, 상기 하드마스크막은 질화막으로 형성한다.
이어서, 상기 막들을 차례로 패터닝하여 상기 홈 상에 리세스 게이트를 형성하고 상기 리세스 게이트의 양측벽에 스페이서를 형성한 다음, 상기 리세스 게이트 양측의 기판 표면 내에 소오스/드레인 영역을 형성한다.
이후, 도시하지는 않았지만, 공지된 후속 공정을 차례로 수행하여 리세스 게이트를 갖는 반도체 소자를 제조한다.
그러나, 주지한 바와 같이 종래 기술에 따라 제조된 리세스 게이트를 갖는 반도체 소자는, 리세스 게이트 형성 후, 동작하는 게이트(이하, 동작 게이트라 칭 함)를 동작시키기 위한 전압 인가시, 상기 동작 게이트와 인접한 게이트들, 즉, 인접(Neighbor) 게이트 및 패싱(Passing) 게이트의 전계가 상기 동작 게이트로 이동하게 되는데, 상기와 같은 전계가 동작 게이트의 채널 영역까지 그 영향을 미치게 되어, 동작 게이트의 문턱 전압을 감소시키게 된다.
따라서, 상기와 같은 동작 게이트의 문턱 전압 감소는 누설전류를 증가시키게 되고, 그래서, 반도체 소자의 수율 손실 및 공정 마진을 감소시키게 된다.
게다가, 반도체 소자가 점점 고집적화되가면서, 상기와 같은 문턱전압의 감소에 의한 수율 손실 및 공정 마진의 감소는 더욱 심화되고 있는 실정이다.
본 발명은, 게이트의 문턱 전압 감소 현상을 방지하여 누설전류의 증가를 방지할 수 있는 반도체 소자 및 그의 제조방법을 제고한다.
또한, 본 발명은 수율 손실 및 공정 마진의 감소를 방지할 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
본 발명에 따른 반도체 소자는, 활성 영역; 상기 활성 영역을 정의하며, 저면과 일부 높이의 측벽에 형성된 쉴드막 및 상기 쉴드막 상의 보호막을 갖는 소자분리막; 및 상기 소자분리막 상의 패싱(Passing) 게이트와 상기 활성 영역 상의 리세스된 동작 게이트 및 상기 동작 게이트에 인접한 인접(Neighbor) 게이트;를 포함하며, 상기 쉴드막에 의해 상기 패싱 게이트와 인접 게이트에서 동작 게이트로 가해지는 전압에 의해 발생하는 문턱 전압 감소 현상을 방지하는 것을 특징으로 한다.
상기 소자분리막은, 상기 반도체 기판의 소자분리 영역에 형성된 트렌치; 상기 트렌치의 저면 및 일부 높이의 측벽에 형성된 쉴드막; 상기 쉴드막 상에 형성되며 상기 트렌치를 일부 매립하는 제1절연막; 상기 제1절연막 및 쉴드막 상에 형성된 보호막; 및 상기 보호막 상에 상기 트렌치를 매립하도록 형성된 제2절연막;을 포함한다.
상기 쉴드막은 폴리실리콘, 질화티타늄 또는 텅스텐 중에 어느 하나의 막으로 이루어진다.
상기 보호막은 질화막으로 이루어진다.
상기 쉴드막은 상기 활성 영역을 감싸는 형태로 형성된다.
상기 게이트는 게이트절연막, 게이트도전막 및 게이트하드마스크막의 적층막으로 이루어진다.
또한, 본 발명에 따른 반도체 소자의 제조방법은, 게이트 영역을 포함하는 활성 영역과 소자분리 영역을 갖는 반도체 기판의 상기 소자분리 영역 내부에 쉴드막 및 보호막을 구비한 소자분리막을 형성하는 단계; 및 상기 게이트 영역에 리세스된 동작 게이트 및 상기 동작 게이트에 인접한 인접 게이트를 형성함과 아울러 상기 소자분리막 상에 패싱 게이트를 형성하는 단계;를 포함하며, 상기 쉴드막에 의해 상기 패싱 게이트와 인접 게이트에서 동작 게이트로 가해지는 전압에 의해 발생하는 문턱 전압 감소 현상을 방지하는 것을 특징으로 한다.
상기 소자분리막을 형성하는 단계는, 반도체 기판의 상기 소자분리 영역을 식각해서 트렌치를 형성하는 단계; 상기 트렌치의 저면 및 일부 높이의 측벽에 쉴드막을 형성하는 단계; 상기 쉴드막 상에 상기 트렌치를 일부 매립하도록 제1절연막을 형성하는 단계; 상기 제1절연막 및 쉴드막 상에 보호막을 형성하는 단계; 및 상기 보호막 상에 상기 트렌치를 매립하도록 제2절연막을 형성하는 단계;를 포함한다.
상기 쉴드막은 폴리실리콘, 질화티타늄 또는 텅스텐 중에 어느 하나의 막으로 형성한다.
상기 보호막은 질화막으로 형성한다.
상기 쉴드막은 상기 반도체 기판의 소자분리 영역 전체에서 서로 연결되도록 형성한다.
상기 게이트는 게이트절연막, 게이트도전막 및 게이트하드마스크막의 적층막으로 형성한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 리세스 게이트를 갖는 반도체 소자의 제조시, 소자분리막 내의 저면 및 측벽에 활성 영역을 감싸는 형태의 쉴드막(Shield Layer)을 형성하여, 소자분리막을 형성한 다음, 후속 공정들을 진행하여 리세스 게이트를 제조한다.
또한, 상기와 같은 쉴드막이 플로팅(Floting)되어 있을 경우, 커플링(Coupling) 현상을 방지하고자 상기 쉴드막에 OV의 전압을 인가시키기 위해 셀 외곽에 콘택을 형성하기 위한 전압 인가 패스(Path)를 형성한다.
이렇게 하면, 상기와 같이 활성 영역을 감싸는 형태로 소자분리막 내에 쉴드 막을 형성함으로써, 리세스 게이트 형성 후, 게이트에 전압 인가시, 전압 인가된 상기 게이트에 인접한 각 게이트에서의 전계의 이동을 상기 쉴드막으로 차단할 수 있다.
따라서, 상기와 같이 전계의 이동을 차단할 수 있으므로, 동작 게이트의 문턱 전압이 감소되는 것을 방지할 수 있으며, 그래서, 반도체 소자의 수율 손실 및 공정 마진의 감소를 방지할 수 있다.
자세하게, 도 1은 본 발명의 실시예에 따른 반도체 소자를 도시한 평면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이, 본 발명의 실시예에 따른 반도체 소자는, 소자분리 영역 및 게이트 영역이 리세스된 활성 영역을 갖는 반도체 기판(100) 내에 상기 활성 영역을 정의하도록 상기 소자분리 영역 내에 소자분리막이 구비되고, 상기 반도체 기판의 리세스된 게이트 영역에는 게이트(126)가 형성된 구조를 갖는다.
여기서, 상기 소자분리막은 상기 소자분리 영역에 트렌치(T)가 형성되고, 상기 트렌치(T)의 저면 및 일부 높이의 측벽에는 쉴드막(112)이 형성되며, 상기 쉴드막(112) 상에는 상기 트렌치(T)를 일부 매립시키는 제1소자분리용 절연막(114)이 형성된다. 상기 제1절연막(114) 및 쉴드막(112) 상에는 보호막(116)이 형성되고, 상기 보호막(116) 상에 상기 트렌치(T)가 완전히 매립되도록 제2소자분리용 절연막(118)이 형성된다.
상기 쉴드막(112)은 폴리실리콘, 질화티타늄 또는 텅스텐 중에 어느 하나의 막으로 이루어지며, 상기 보호막(116)은 질화막으로 이루어진다.
또한, 상기 쉴드막(112)은 바람직하게, 상기 활성 영역을 감싸는 형태로 형성된다.
상기 게이트(126)는, 게이트절연막(120), 게이트도전막(122) 및 게이트 하드마스크막(124)의 적층막으로 형성된다.
여기서, 미설명된 도면 부호 H, 108 및 110은 각각 홈, 측벽산화막 및 선형질화막을 나타낸다.
이 경우, 본 발명은 상기와 같이 소자분리막 내에 쉴드막을 형성함으로써, 리세스 게이트 형성 후, 게이트를 동작시키고자 게이트에 대해 전압 인가시, 상기 전압이 인가된 게이트의 인접한 각 게이트에서의 전계의 이동을 상기 쉴드막에 의해 차단할 수 있다.
따라서, 상기와 같이 쉴드막에 의해 전계의 이동을 차단할 수 있으므로, 게이트의 문턱 전압이 감소되는 것을 방지할 수 있으며, 그래서, 반도체 소자의 수율 손실 및 공정 마진의 감소를 방지할 수 있다.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이고, 도 3은 상기 도 2d에 대응하는 평면도로서, 이를 설명하면 다음과 같다.
먼저, 도 2a를 참조하면, 소자분리 영역 및 활성 영역을 갖는 반도체 기판(200) 상에 패드산화막(202)과 패드질화막(204)의 적층막으로 이루어진 하드마스크(206)를 형성한다.
도 2b를 참조하면, 상기 하드마스크(206) 상에 상기 하드마스크(206)를 식각하기 위한 감광막패턴(도시안됨)을 형성하고, 상기 감광막 패턴을 식각마스크로 상 기 하드마스크(206)를 식각하여 상기 반도체 기판(200)의 소자분리 영역을 노출시킨다. 그런다음, 상기 식각된 하드마스크(206)를 식각마스크로 상기 노출된 반도체 기판(200)의 소자분리영역을 식각하여 반도체 기판(200) 내에 소자분리용 트렌치(T)를 형성한다.
이어서, 열 산화 공정을 거쳐 상기 트렌치(T) 저면 및 측벽에 측벽산화막(208)을 형성하고, 상기 측벽산화막(208)이 형성된 트렌치(T) 표면을 포함한 반도체 기판(200)의 하드마스크(206) 상에 선형질화막(210)을 형성한다.
도 2c를 참조하면, 상기 선형질화막(210) 상에 쉴드막(212)을 형성하고, 상기 쉴드막(212) 상에 상기 트렌치(T)를 일부 매립하도록 제1소자분리용 절연막(214)을 형성한다. 상기 쉴드막(212)은 폴리실리콘, 질화티타늄 또는 텅스텐 중에 어느 하나의 막으로 형성한다.
도 2d를 참조하면, 상기 제1소자분리용 절연막(214), 쉴드막(212) 및 선형질화막(210)을 상기 하드마스크(206)가 노출될때까지 CMP한 후, 상기 제1소자분리용 절연막(214) 및 쉴드막(212)을 상기 활성 영역보다 낮은 높이를 갖도록 일부 식각한다.
도 2e를 참조하면, 상기 식각된 제1소자분리용 절연막(214) 및 쉴드막(212) 상에 질화막으로 이루어진 보호막(216)을 형성한다. 상기 보호막(216)을 형성하는 목적은, 후속의 리세스 게이트를 형성하기 위한 활성 영역의 리세스시, 과도한 식각으로 인해 소자분리막이 과도하게 식각됨에 따라 게이트와 상기 쉴드막의 브릿지를 방지하기 위함이다.
그런다음, 상기 보호막(216) 상에 상기 트렌치(T)를 완전히 매립하도록 제2 소자분리용 절연막(218)을 형성한다.
도 2f를 참조하면, 상기 제2소자분리용 절연막(218) 및 보호막(216)을 상기 하드마스크(206)가 노출될때까지 CMP하여 제거한 후, 상기 활성 영역 상에 잔류한 제2소자분리용 절연막(218), 보호막(216), 선형질화막(208), 측벽산화막(210) 및 하드마스크(206)를 상기 활성 영역이 노출될때까지 CMP하여 소자분리막을 형성한다.
도 2g를 참조하면, 상기 소자분리막이 형성된 반도체 기판(200)의 활성 영역을 식각하여 벌브 형태의 홈(H)을 형성한다.
도 2h를 참조하면, 상기 벌브 형태의 홈(H) 표면을 포함한 반도체 기판(200) 상에 게이트 절연막(220)을 형성하고, 상기 게이트절연막(220) 상에 게이트도전막(222) 및 게이트 하드마스크막(224)을 차례로 형성한다.
도 2i를 참조하면, 상기 게이트 하드마스크막(224), 게이트 도전막(222) 및 게이트 절연막(220)을 식각하여 본 발명의 실시예에 따른 반도체 소자를 제조한다.
도 3은 상기 도 2d에 대응하는 평면도로서, 도시된 바와 같이, 활성 영역 주위(A)에 형성된 쉴드막(312)이 상기 활성 영역(A)을 감싸도록 형성되어, 동작 게이트에 인접한 각각의 게이트 간 전계의 이동이 상기 쉴드막(312)에 의해 차단된다.
또한, 상기 쉴드막(312)을 형성하여 인접한 게이트 간의 전계 이동을 차단함에 있어서, 도 3에 도시된 바와 같이 전압 인가 패스를 형성하고, 셀 외곽에 콘택(328)을 형성하여, 상기 쉴드막(312)에 OV의 전압을 인가시킴으로써, 상기 쉴드막(312)이 플로팅(Floating) 되어 발생하는 커플링(Coupling) 현상을 방지할 수 있 다.
여기서, 미설명된 도면 부호 G는 게이트 예정 영역을 나타낸다.
이와 같이, 본 발명은 상기 쉴드막에 의해 게이트에 전압 인가시, 상기 전압이 인가된 게이트, 즉 동작 게이트에 인접한 각 게이트에서의 전계의 이동을 차단할 수 있다.
따라서, 상기와 같이 쉴드막에 의해 전계의 이동을 차단할 수 있으므로, 게이트의 문턱 전압이 감소되는 것을 방지할 수 있으며, 그래서, 반도체 소자의 수율 손실 및 공정 마진의 감소를 방지할 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이 본 발명은, 리세스 게이트를 갖는 반도체 소자의 제조시, 소자분리막 내의 저면 및 측벽에 활성 영역을 감싸는 형태로 쉴드막(Shield Layer)을 형성함으로써, 상기 쉴드막에 의해 게이트에 전압 인가시, 전압이 인가된 상기 게이트에 인접한 각 게이트에서의 전계의 이동을 상기 쉴드막으로 차단할 수 있다.
따라서, 본 발명은 상기와 같이 전계의 이동을 차단할 수 있으므로, 게이트 동작시 문턱 전압이 감소되는 것을 방지할 수 있으며, 그래서, 반도체 소자의 수율 손실 및 공정 마진의 감소를 방지할 수 있다.
Claims (12)
- 활성 영역;상기 활성 영역을 정의하며, 저면과 일부 높이의 측벽에 형성된 쉴드막(Shield Layer) 및 상기 쉴드막 상의 보호막을 갖는 소자분리막; 및상기 소자분리막 상의 패싱 게이트와 상기 활성 영역 상의 리세스된 동작 게이트 및 상기 동작 게이트에 인접한 인접(Neighbor) 게이트;를 포함하며,상기 쉴드막에 의해 상기 패싱 게이트와 인접 게이트에서 동작 게이트로 가해지는 전압에 의해 발생하는 문턱 전압 감소 현상을 방지하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 소자분리막은,상기 반도체 기판의 소자분리 영역에 형성된 트렌치;상기 트렌치의 저면 및 일부 높이의 측벽에 형성된 쉴드막;상기 쉴드막 상에 형성되며 상기 트렌치를 일부 매립하는 제1절연막;상기 제1절연막 및 쉴드막 상에 형성된 보호막; 및상기 보호막 상에 상기 트렌치를 매립하도록 형성된 제2절연막;을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 쉴드막은 폴리실리콘, 질화티타늄 또는 텅스텐 중에 어느 하나의 막으로 이루어진 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 보호막은 질화막으로 이루어진 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 쉴드막은 상기 활성 영역을 감싸는 형태로 형성된 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 게이트는 게이트절연막, 게이트도전막 및 게이트하드마스크막의 적층막으로 이루어진 것을 특징으로 하는 반도체 소자.
- 게이트 영역을 포함하는 활성 영역과 소자분리 영역을 갖는 반도체 기판의 상기 소자분리 영역 내부에 쉴드막 및 보호막을 구비한 소자분리막을 형성하는 단계; 및상기 게이트 영역에 리세스된 동작 게이트 및 상기 동작 게이트에 인접한 인 접 게이트를 형성함과 아울러 상기 소자분리막 상에 패싱 게이트를 형성하는 단계;를 포함하며,상기 쉴드막에 의해 상기 패싱 게이트와 인접 게이트에서 동작 게이트로 가해지는 전압에 의해 발생하는 문턱 전압 감소 현상을 방지하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 소자분리막을 형성하는 단계는,반도체 기판의 상기 소자분리 영역을 식각해서 트렌치를 형성하는 단계;상기 트렌치의 저면 및 일부 높이의 측벽에 쉴드막을 형성하는 단계;상기 쉴드막 상에 상기 트렌치를 일부 매립하도록 제1절연막을 형성하는 단계;상기 제1절연막 및 쉴드막 상에 보호막을 형성하는 단계; 및상기 보호막 상에 상기 트렌치를 매립하도록 제2절연막을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 쉴드막은 폴리실리콘, 질화티타늄 또는 텅스텐 중에 어느 하나의 막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 보호막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 쉴드막은 상기 반도체 기판의 소자분리 영역 전체에서 서로 연결되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 게이트는 게이트절연막, 게이트도전막 및 게이트하드마스크막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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|---|---|---|---|
| KR1020070063179A KR100876887B1 (ko) | 2007-06-26 | 2007-06-26 | 반도체 소자 및 그의 제조방법 |
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| KR100876887B1 true KR100876887B1 (ko) | 2008-12-31 |
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100195243B1 (ko) | 1996-09-05 | 1999-06-15 | 윤종용 | 얕은 트랜치 분리를 이용한 반도체 장치의 제조방법 |
-
2007
- 2007-06-26 KR KR1020070063179A patent/KR100876887B1/ko not_active IP Right Cessation
Patent Citations (1)
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| KR100195243B1 (ko) | 1996-09-05 | 1999-06-15 | 윤종용 | 얕은 트랜치 분리를 이용한 반도체 장치의 제조방법 |
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