KR20100001868A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자의 제조 방법은, 게이트 영역이 구비되며, 활성영역을 한정하는 소자분리영역이 형성된 반도체 기판 상에 상기 게이트 영역을 노출시키는 마스크패턴을 형성하는 단계; 상기 노출된 반도체 기판 부분에 식각 공정을 수행하여 활성영역에 리세스된 홈을 형성하는 단계; 상기 홈을 포함한 활성영역과 소자분리영역의 노출된 게이트 영역에 이온주입 공정을 수행하는 단계; 및 상기 소자분리영역에 식각 공정을 수행하여 핀 패턴을 형성하는 단계를 포함한다.

Description

반도체 소자의 제조 방법{Method for manufacturing semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는, 핀 패턴을 갖는 반도체 소자의 전기적인 특성을 형상시킬 수 있으며, 제조 공정을 단순화시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 트랜지스터의 채널 길이(Channel Length)는 감소하고 있고, 접합 영역(소오스/드레인 영역)으로의 이온주입 농도는 증가하고 있는 추세이다.
이로 인해, 소오스/드레인 영역 간의 간섭(Charge Sharing) 현상이 증가하고 게이트의 제어능력이 저하되어 문턱전압(Threshold Voltage : Vt)이 급격히 낮아지는 이른바 단채널 효과(Short Channel Effect)가 발생한다.
또한, 접합 영역의 전계(Electric Field) 증가에 따른 접합 누설전류 증가 현상으로 인해 리프레쉬 특성이 열화되는 문제점이 발생한다. 그러므로, 기존의 플래너(Planar) 채널 구조를 갖는 트랜지스터의 구조로는 상기한 고집적화에 따른 제반 문제점들을 극복하는데 그 한계점에 이르게 되었다.
이로 인하여, 기존의 플래너(Planar) 채널 구조를 갖는 트랜지스터의 구조로 는 고집적 소자에서 요구하는 문턱전압 값을 얻기가 어렵게 되었고, 리프레쉬 특성을 향상시키는데 한계점에 이르게 되었다.
이에, 채널 영역을 확장시킬 수 있는 3차원 구조의 채널을 갖는 게이트의 구현에 대한 아이디어 및 실제 공정개발 연구가 활발히 진행되고 있다.
이러한 노력의 하나로 최근 로직 소자(Logic Device) 분야에서는 3차원 구조의 채널을 갖는 돌기형 게이트(Fin Gate)가 제안된 바 있다. 상기 돌기형 게이트는 활성영역의 일부를 돌출시키고, 돌출된 활성영역 상에 게이트 라인을 형성시킨 구조로서, 이 경우, 유효 채널 폭이 증가하여 채널을 통한 전류구동(Current Drive) 특성이 향상되고, 문턱 전압 마진이 개선된다.
한편, 반도체 소자가 고집적화됨에 따라서 채널 길이 감소에 의한 단채널 효과에 의한 열화를 극복하기 위해 상기와 같이 돌기형 게이트를 형성하면서도, 활성영역의 게이트 형성 영역을 식각하여 리세스된 채널 구조를 갖는 돌기형 게이트를 적용하고 있다.
상기 리세스된 채널 구조를 갖는 돌기형 게이트는, 리세스 게이트에서의 단 채널 도우즈(Dose)의 장점과 돌기형 게이트의 우수한 누설 전류 제어 능력을 합친 구조라고 할 수 있다.
상기 리세스된 채널 구조를 갖는 돌기형 게이트는 동일한 식각 마스크를 이용한 2단계의 식각 공정을 거쳐 형성된다. 즉, 활성영역 및 소자분리영역을 갖는 반도체 기판 상에 게이트 영역을 노출시키는 마스크 패턴을 형성한 후, 소자분리영역에 대하여 식각 선택비가 높은 식각 공정으로 활성영역 부분에 리세스된 홈을 형 성하는 1단계 식각 공정을 수행한다. 그런 다음, 상기 활성영역에 대하여 식각 선택비가 높은 식각 공정으로 소자분리영역에 식각 공정을 수행하여 핀 패턴을 형성하는 2단계 식각 공정을 수행하여 리세스된 채널 구조를 갖는 돌기형 게이트를 형성한다.
그러나, 상기 식각 공정이 2단계로 수행됨에 따라 상기 핀 패턴이 게이트 영역의 CD(Critical dimension)보다 큰 CD를 갖도록, 즉, 활성영역에 대하여 소자분리영역의 식각 공정이 높은 식각 선택비를 갖지만 장시간의 식각으로 상기 핀 패턴이 게이트 영역의 외측으로 연장되도록 형성된다. 이에 따라, 후속 게이트 형성 공정 및 랜딩플러그 형성 공정시 상기 핀 패턴 부분에 형성되는 게이트 도전막 부분이 랜딩플러그와 연결되어 전기적인 쇼트가 발생된다.
또한, 이를 방지하기 위하여, 소자분리영역을 구성하는 물질을 바꾸는 경우, 소자분리영역을 형성하기 위한 갭필(Gap fill) 공정이 용이하게 수행되지 못한다.
본 발명은 핀 패턴을 갖는 반도체 소자의 전기적인 특성을 형상시킬 수 있으며, 제조 공정을 단순화시킬 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명에 따른 반도체 소자의 제조 방법은, 게이트 영역이 구비되며, 활성영역을 한정하는 소자분리영역이 형성된 반도체 기판 상에 상기 게이트 영역을 노출시키는 마스크패턴을 형성하는 단계; 상기 노출된 반도체 기판 부분에 식각 공정 을 수행하여 활성영역에 리세스된 홈을 형성하는 단계; 상기 홈을 포함한 활성영역과 소자분리영역의 노출된 게이트 영역에 이온주입 공정을 수행하는 단계; 및 상기 소자분리영역에 식각 공정을 수행하여 핀 패턴을 형성하는 단계를 포함한다.
상기 이온 주입 공정을 수행하는 단계 후, 상기 마스크패턴을 제거하는 단계를 더 포함한다.
상기 이온 주입 공정은 상기 핀 패턴과 대응하는 깊이로 수행한다.
본 발명은 소자분리영역에 이온주입 공정을 수행한 후, 상기 소자분리영역에 대한 식각 공정을 수행하여 빠르게 핀 패턴을 형성함으로써 식각 공정에서 발생하는 소자분리막의 측벽 손상을 최소화할 수 있어 후속 게이트 형성 공정 및 랜딩플러그 형성 공정시 상기 핀 패턴 부분에 형성되는 게이트 도전막 부분이 랜딩플러그와 연결되어 전기적인 쇼트가 발생하는 것을 방지할 수 있다.
또한, 상기 이온주입 공정을 반도체 소자 제조 공정의 셀 트랜지스터의 문턱전압 이온주입 공정에서과 동일한 이온주입 소스를 이용하여 수행함으로써 상기 활성영역의 리세스된 홈 내에도 상기 이온이 주입되어 상기 활성영역의 리세스된 홈 형성 과정에서 발생할 수 있는 셀 트랜지스터의 문턱전압 이온주입 영역에서의 이온 손실을 보상할 수 있다.
따라서, 반도체 소자의 제조 공정을 단순화시킬 수 있으며, 반도체 소자의 전기적인 특성을 형상시킨 리세스된 채널 구조를 갖는 돌기형 게이트를 형성할 수 다.
이하에서는 본 발명에 따른 반도체 소자의 제조 방법을 도면을 참조하여 상세히 설명하도록 한다.
도 1a 내지 도 1i는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정별 도면이다.
도 1a 내지 도 1c를 참조하면, 활성영역(102)을 한정하는 소자분리영역(104)이 구비되고, 상기 활성영역(102) 및 소자분리영역(104)에 걸쳐 게이트가 형성되는 부분인 게이트 영역(106)을 갖는 반도체 기판(100) 상에 상기 게이트 영역(106)을 노출시키는 마스크패턴(108)을 형성한다.
그런 다음, 상기 노출된 활성영역(102) 및 소자분리영역(104)에 식각 공정을 수행하여 상기 활성영역(102)에 게이트 형성을 위한 리세스된 홈(H)을 형성한다. 이때, 상기 소자분리영역(104)에도 리세스된 홈(미도시)이 형성되며, 상기 활성영역(102)에 형성되는 홈(H)은 상기 소자분리영역(104)에 형성되는 홈보다 깊은 깊이를 갖는다.
도 1d 내지 도 1f를 참조하면, 상기 홈(H)이 형성된 활성영역(102)과 소자분리영역(104)의 노출된 게이트 영역(106)에 이온주입 공정을 수행하여 상기 리세스된 홈(H)의 하부 및 소자분리영역(104)을 구성하는 산화막 내에 각각 이온주입 영역(110a, 110)을 형성한다. 상기 소자분리영역(104)에 형성되는 이온주입 영역(110)은 상기 이온주입에 의해 상기 소자분리영역(104)을 구성하는 산화막의 결합 구조가 파괴된 영역이다. 즉, 상기 이온주입 공정은 상기 소자분리영역(104)을 구성하는 산화막의 결합 구조를 주입되는 이온으로 파괴하여 후속 공정에서 수행되는 소자분리영역(104)의 식각 공정시 상기 이온주입된 소자분리영역을 빠르게 제거시키기 위하여 수행한다.
상기 이온주입 공정은, 바람직하게, 반도체 소자 제조 공정의 셀 트랜지스터의 문턱전압 이온주입 공정에서과 동일한 이온주입 소스를 이용하여 수행한다. 이에 따라, 상기 활성영역(102)의 홈(H) 하부에 형성되는 이온주입 영역(110a)은 상기 활성영역(102)의 홈(H) 형성 과정에서 발생할 수 있는 셀 트랜지스터의 문턱전압 이온주입 영역에서 이온의 손실을 보상하는 역할을 수행한다.
도 1g 내지 도 i를 참조하면, 상기 이온주입 공정이 수행된 반도체 기판(100)에 핀 패턴을 형성하기 위하여 상기 활성영역(102) 측면의 소자분리영역(104)의 산화막을 제거하기 위한 식각 공정을 수행한다. 이때, 상기 제거되는 소자분리영역은 상기 이온주입에 의해 결합 구조가 파괴되어 있음에 따라 빠른 속도로 식각된다. 이에 따라, 상기 핀 패턴을 형성하기 위한 공정 시간이 줄어들며, 상기 식각 공정에 대하여 소자분리영역(104) 측벽의 손상이 최소화되어 상기 게이트 영역(112)의 CD는 식각 전의 게이트 영역(108) CD와 비교하여 거의 동일하거나 조금 넓어진다.
이후, 도시하지는 않았지만, 상기 마스크패턴의 제거 공정 및 상기 반도체 기판에 랜딩 플러그 형성 공정을 포함한 주지된 반도체 제조 공정을 수행하여 반도체 소자를 제조한다.
이상에서와 같이, 본 발명은 핀 패턴을 형성하기 위하여 소자분리영역에 이 온주입 공정을 수행한 후, 상기 소자분리영역에 대한 식각 공정을 수행함으로써 빠르게 상기 소자분리영역에 대한 식각을 수행할 수 있어 소자분리막의 측벽 손상을 최소화할 수 있다.
이에 따라, 후속 게이트 형성 공정 및 랜딩플러그 형성 공정시 상기 핀 패턴 부분에 형성되는 게이트 도전막 부분이 랜딩플러그와 연결되어 전기적인 쇼트가 발생하는 것을 방지할 수 있다.
또한, 상기 이온주입 공정을 반도체 소자 제조 공정의 셀 트랜지스터의 문턱전압 이온주입 공정에서과 동일한 이온주입 소스를 이용하여 수행함으로써 상기 활성영역의 리세스된 홈 내에도 상기 이온이 주입되어 상기 활성영역의 리세스된 홈 형성 과정에서 발생할 수 있는 셀 트랜지스터의 문턱전압 이온주입 영역에서의 이온 손실을 보상할 수 있다.
따라서, 반도체 소자의 제조 공정을 단순화시킬 수 있으며, 반도체 소자의 전기적인 특성을 형상시킨 리세스된 채널 구조를 갖는 돌기형 게이트를 형성할 수 다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1i는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정별 도면.

Claims (3)

  1. 게이트 영역이 구비되며, 활성영역을 한정하는 소자분리영역이 형성된 반도체 기판 상에 상기 게이트 영역을 노출시키는 마스크패턴을 형성하는 단계;
    상기 노출된 반도체 기판 부분에 식각 공정을 수행하여 활성영역에 리세스된 홈을 형성하는 단계;
    상기 홈을 포함한 활성영역과 소자분리영역의 노출된 게이트 영역에 이온주입 공정을 수행하는 단계; 및
    상기 소자분리영역에 식각 공정을 수행하여 핀 패턴을 형성하는 단계;
    를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 이온 주입 공정을 수행하는 단계 후, 상기 마스크패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 이온 주입 공정은 상기 핀 패턴과 대응하는 깊이로 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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CN105632928A (zh) * 2014-10-30 2016-06-01 中芯国际集成电路制造(上海)有限公司 Mos晶体管的形成方法

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