KR100818110B1 - 반도체 소자 및 그의 제조 방법 - Google Patents
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Abstract
반도체 소자는, 반도체 기판; 상기 반도체 기판 내에 활성영역을 한정하도록 형성된 소자분리막; 상기 활성영역 및 소자분리막 상에 형성된 게이트; 상기 게이트 양측의 반도체 기판 내에 형성된 LDD 영역; 상기 활성영역과 소자분리막간 경계지역을 제외한 나머지 게이트 부분의 양측벽에 형성된 스페이서; 및 상기 활성영역과 소자분리막간 경계지역을 제외한 나머지 스페이서를 포함한 게이트 부분 양측의 기판 표면 내에 형성된 소오스/드레인 영역;을 포함하는 것을 특징으로 한다.
Description
도 1은 종래 PMOS 트랜지스터 반도체 소자를 도시한 평면도 및 단면도.
도 2는 종래 게이트 탭이 형성된 PMOS 트랜지스터 반도체 소자를 도시한 평면도.
도 3은 본 발명의 실시예에 따른 PMOS 트랜지스터 반도체 소자를 도시한 평면도.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 PMOS 트랜지스터 반도체 소자의 제조 방법을 설명하기 위한 공정별 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
302 : 반도체 기판 304 : 소자분리막
306 : 표면산화막 308 : 표면질화막
318 : 게이트 320 : 소오스 영역
322 : 드레인 영역 326b : 게이트 스페이서
328 : 소오스/드레인 마스크패턴
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는, PMOS 트랜지스터 반도체 소자에서 게이트의 HEIP 열화를 감소시켜 반도체 소자의 신뢰성 및 수율을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 기술의 진보와 더불어 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 치수의 고정밀화에 대한 요구가 점점 높아지고 있다.
현재 DRAM(Dynamic Random Acess Memory)의 생산성 향상 및 기술 진보에 따라 DRAM에 대한 디자인 룰(Design Rule)의 축소가 이루어지고 있고, 디자인 룰이 축소됨에 따라 트랜지스터의 길이가 점점 작아져 PMOS 트랜지스터에서 게이트의 HEIP(Hot Electron Induced Punch-through) 열화가 점점 심해지고 있다.
도 1은 PMOS 트랜지스터를 도시한 평면도 및 단면도이다.
도시된 바와 같이, PMOS 트랜지스터는 반도체 기판(102)에 활성영역을 한정하는 소자분리막(104)이 형성되어 있고, 활성영역과 소자분리막(104)의 경계 지역에는 표면산화막(106)과 표면질화막(108)이 형성되어 있으며, 상기 반도체 기판(102) 상에는 게이트절연막(110), 폴리실리콘막(112), 금속계막(114) 및 하드마스크막(116)으로 이루어진 게이트(118)가 형성되어 있고, 상기 게이트(118)의 양옆으로 소오스/드레인 접합 영역(120, 122)이 형성되어 있다.
여기서, PMOS 트랜지스터의 신호 전달은 케리어인 정공이 소오스 영역(120)으로부터 드레인 영역(122)으로 흐르는 것으로 이루어진다. 이때, 계면 특성에 의 하여 게이트의 HEIP 열화가 발생하는데, 이는 활성영역 및 소자분리막(104)의 경계 지역 중 드레인 영역 부분(H)의 표면산화막(106), 표면질화막(108) 및 게이트절연막(110) 등에 트랩(Trap)되는 전자에 의해서 발생하고, 특히, DRAM 셀의 스트레스(Stress)를 완화시켜 리플레시(Refresh) 증가시키는 역할을 하는 표면질화막(108)에서 강하게 발생한다.
이와 같이, 상기 표면질화막(108)에 트랩(Trap)되는 전자에 의해서 발생하는 PMOS 트랜지스터에서의 게이트 HEIP 열화는 게이트의 유효 채널 길이를 감소시키는 효과를 발생시켜 PMOS 트랜지스터의 문턱전압(Vt)을 감소시키고, 전원 오프(Off) 상태에서 누설 전류를 증가시켜 반도체 소자의 신뢰성을 감소시킨다.
한편, 종래에는 전술한 PMOS 트랜지스터에서 게이트의 HEIP 열화를 방지하기 위하여 활성영역과 소자분리막의 경계 지역에 게이트 탭을 형성하는 방법을 사용하였다.
도 2는 종래 게이트 탭이 형성된 PMOS 트랜지스터 반도체 소자를 도시한 단면도이다.
도시된 바와 같이, 종래 PMOS 트랜지스터에서 게이트(218)의 HEIP 열화를 방지하기 위한 방법으로 사용된 게이트 탭(220)은 게이트(218)의 형성시 활성영역과 소자분리막(204)의 경계 지역에서 게이트의 채널 폭을 돌출되게 형성하여 제조한다.
여기서, 상기 게이트 탭(220)이 활성영역과 소자분리막(204)의 경계 지역에서 형성되면, 활성영역과 소자분리막(204)의 경계 지역에서 게이트(218)의 길이 및 폭이 커져 활성영역과 소자분리막(204)의 경계 지역에서 유효 채널 길이가 줄어들더라도 수평전계를 감소시킬 수 있어 전자 트랩에 의하여 PMOS 트랜지스터는 데미지(Damage)를 받지 않는다.
즉, 활성영역과 소자분리막(204)의 경계 지역에서 게이트(218)의 길이를 국부적으로 길게 형성하여 PMOS 트랜지스터의 중심 부분 문턱전압(Vt)은 그대로 유지한 상태에서 활성영역과 소자분리막(204)의 경계 지역에서의 문턱전압을 증가시킴으로써, 채널 폭 방향의 활성영역과 소자분리막(204) 경계 지역에서 문턱전압의 강하(Drop)가 발생하여도 게이트의 HEIP 열화가 감소되어 PMOS 트랜지스터는 데미지를 받지 않는다.
그러나, 반도체 소자가 고집적화가 진행되면서 반도체 소자의 게이트 및 게이트 간의 거리는 줄어들지만 게이트 HEIP 열화를 방지하는 게이트 탭의 크기는 줄일 수 없음으로써 PMOS 트랜지스터에서 게이트의 크기가 필요 이상으로 커지게 되어 고밀도 반도체 소자에서는 사용하기 어렵고, 게이트 탭은 고집적화의 방해요인으로 작용한다.
본 발명은 PMOS 트랜지스터 반도체 소자에서 게이트의 HEIP 열화를 감소시켜 반도체 소자의 신뢰성 및 수율을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명에 따른 반도체 소자는, 반도체 기판; 상기 반도체 기판 내에 활성영 역을 한정하도록 형성된 소자분리막; 상기 활성영역 및 소자분리막 상에 형성된 게이트; 상기 게이트 양측의 반도체 기판 내에 형성된 LDD 영역; 상기 활성영역과 소자분리막간 경계지역을 제외한 나머지 게이트 부분의 양측벽에 형성된 스페이서; 및 상기 활성영역과 소자분리막간 경계지역을 제외한 나머지 스페이서를 포함한 게이트 부분 양측의 기판 표면 내에 형성된 소오스/드레인 영역;을 포함하는 것을 특징으로 한다.
상기 LDD 영역 내측의 게이트 아래에 형성된 할로 영역을 더 포함하는 것을 특징으로 한다.
상기 스페이서는 산화막과 질화막의 적층막으로 형성된 것을 특징으로 한다.
상기 활성영역과 소자분리막간 경계지역에서의 상기 게이트 양측은 LDD 영역만으로 구성되는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 소자의 제조 방법은, 활성영역 및 이를 한정하는 소자분리막이 구비된 반도체 기판 상에 게이트를 형성하는 단계; 상기 게이트 양측의 반도체 기판 표면 내에 LDD 영역을 형성하는 단계; 상기 게이트 및 LDD 영역을 포함한 반도체 기판 상에 스페이서용 절연막을 형성하는 단계; 상기 스페이서용 절연막 상에 상기 활성영역과 소자분리막간 경계지역의 게이트 부분을 가리는 마스크패턴을 형성하는 단계; 상기 스페이서용 절연막을 식각하여 상기 활성영역과 소자분리막간 경계지역을 제외한 나머지 게이트 부분의 양측벽에 스페이서를 형성하는 단계; 및 상기 활성영역과 소자분리막간 경계지역을 제외하고 나머지 스페이서를 포함한 게이트 부분 양측의 반도체 기판 표면 내에 소오스/드레인 영역을 형 성하는 단계;를 포함하는 것을 특징으로 한다.
상기 게이트를 형성하는 단계 후, 그리고, 상기 LDD 영역을 형성하는 단계 전, 상기 LDD 영역 내측의 게이트 아래에 배치되는 할로 영역을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 스페이서는 산화막과 질화막의 적층막으로 형성하는 것을 특징으로 한다.
상기 활성영역과 소자분리막간 경계지역에서의 상기 게이트 양측은 소오스/드레인 영역 없이 LDD 영역만으로 구성하는 것을 특징으로 한다.
(실시예)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명한다.
도 1을 참조하여, PMOS 트랜지스터 반도체 소자에서 게이트의 HEIP 열화의 발생 원리를 간단히 살펴보면, PMOS 트랜지스터의 캐리어(Carrier)인 정공(Hole)이 소오스 영역(120)에서 드레인 영역(122)으로 흐르다가 드레인 영역(122)의 격자(Lattice)와 충돌하여 전자 이온화(Impact ionization)를 일으키고 전자-정공쌍을 생성한다. 이때, 생성된 정공은 커런트(Current) 정공과 함께 드레인 영역으로 흘러들어서 문제를 발생시키지 않지만, 생성된 전자 중에서 에너지가 높은 일부 전자들이 높은 에너지를 바탕으로 활성영역 및 소자분리막(104)의 경계 지역의 각 막들에 물리적으로 트랩(trap)되어 발생한다.
여기서, 전술한 PMOS의 게이트 HEIP 열화는 게이트 채널의 중간 부분에서 전 자들이 트랩되는 부분의 면적이 작아서 큰 문제는 없으나, 게이트의 끝단 부분의 활성영역과 소자분리막(104)의 경계 지역에서 문제를 발생시키고, 이는, 활성영역과 소자분리막(104)의 경계 지역에 위치하고 있는 표면산화막(106)과 표면질화막(108)의 계면 및 게이트절연막(110)에 전자가 집중적으로 트랩되어서 소오스/드레인 영역(120, 122)이 확장되는 효과를 발생시킨다.
이로 인해, 게이트(118)의 유효 채널 길이는 감소되고 문턱전압(Vt)이 크게 떨어져 PMOS의 신뢰성이 문제가 된다.
본 발명에서는 PMOS의 게이트 HEIP 열화를 방지하기 위하여 활성영역과 소자분리막의 경계지역과 활성영역의 소오스/드레인 접합 영역의 이온주입 농도를 다르게 하여 종래와 같이 게이트 탭을 형성하지 않으면서 게이트의 HEIP 열화를 방지하여 고집적화된 반도체 소자를 제조할 수 있다.
도 3은 본 발명의 실시예에 따른 PMOS 트랜지스터 반도체 소자를 도시한 평면도이다.
도시된 바와 같이, 본 발명의 실시예에 따른 반도체 소자는 활성영역을 한정하는 소자분리막(304)이 형성된 반도체 기판(302)의 활성영역 상에 게이트(318)가 형성되어 있고, 상기 게이트(318) 양측의 반도체 기판(302) 부분에는 할로(Halo) 및 LDD(Lightly Doped Drain) 이온주입 영역이 형성되어 있으며, 상기 활성영역과 소자분리막(304)간 경계지역을 제외한 나머지 게이트(318) 부분의 양측벽에 게이트 스페이서(326b)가 형성되어 있고, 상기 활성영역과 소자분리막(304)간의 경계지역을 제외한 나머지 게이트 스페이서(326b)를 포함한 게이트(318) 부분 양측의 반도 체 기판(302) 활성영역 표면 내에는 P+ 이온주입이 수행된 소오스/드레인 접합 영역이 형성되어 있다.
여기서, 상기 할로 영역은 상기 LDD 영역 내측의 게이트 아래에 형성되어 있고, 상기 게이트 스페이서(326b)는 산화막과 질화막의 적층막으로 형성된다.
그리고, 상기 활성영역 및 소자분리막(304) 간에는 소자분리막(304)의 형성시 표면산화막(316)과 표면질화막(308)을 형성되고, 상기 게이트(318)을 경계로 소스 및 드레인 접합 영역(320, 322)이 한정된다.
또한, 상기 활성영역과 소자분리막(304)간 경계 지역에는 활성영역과 소자분리막(304)간 경계 지역을 가리면서 소오스/드레인 접합 영역(320, 322)을 노출시키는 소오스/드레인 마스크패턴(328)이 형성되어 있다.
아울러, 활성영역과 소자분리막의 경계 지역에는 소오스/드레인 마스크패턴(428)으로 인하여 소오스/드레인 접합 영역을 형성하기 위한 P+ 이온주입이 수행되지 않아 할로 및 LDD 이온주입 영역만이 존재하고, 게이트 스페이서(326b)를 포함한 게이트(318) 부분 양측의 반도체 기판(302) 활성영역 표면 내에 P+ 이온주입 공정을 수행하여 소오스/드레인 접합 영역이 형성됨으로써, 활성영역과 소자분리막(304)의 경계 지역에서 문턱전압을 높여 케리어(Carrier)의 이동 및 에너지가 높은 케리어의 발생을 감소시킨다.
따라서, 종래 게이트의 HEIP 열화의 발생을 방지하기 위하여 사용되었던 게이트 탭의 형성 없이 PMOS 트랜지스트의 게이트 HEIP 열화를 방지하고, 고집적화된 반도체 소자를 제조할 수 있다.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 PMOS 트랜지스터 반도체 소자의 제조 방법을 설명하기 위한 공정별 평면도이다.
도 4a를 참조하면, 활성영역을 한정하는 소자분리막(404)이 형성된 반도체 기판(402) 상에 게이트절연막, 폴리실리콘막, 금속계막 및 하드마스크막으로 구성된 게이트(418)를 형성한다. 이때, 상기 활성영역 및 소자분리막(404) 간에는 소자분리막(404)의 형성시 표면 산화막(416)과 표면질화막(408)을 형성되고, 상기 게이트(418)을 경계로 소스 및 드레인 접합 영역(420, 422)이 한정된다.
그런 다음, 상기 게이트가 형성된 반도체 기판(402)에 할로(Halo) 영역 및 LDD 영역 형성을 위한 이온주입을 수행한다. 이때, 상기 할로 이온주입은 LDD 이온주입보다 선행으로 진행되고, 할로 이온주입은 각도를 가지는 이온주입 공정으로 수행되어 상기 LDD 영역 내측의 게이트(418) 아래에 배치된다.
도 4b를 참조하면, 상기 이온주입이 수행된 게이트(418) 및 LDD 영역 포함한 반도체 기판(402) 상에 게이트 스페이서를 형성하기 위한 스페이서용 절연막(426a)을 형성한다. 여기서, 상기 스페이서용 절연막(426a)은 산화막과 질화막의 적층막으로 형성된다.
도 4c를 참조하면, 상기 스페이서용 절연막(426a) 상에 후속 이온주입 공정시 P+ 이온이 도핑되지 않도록 상기 활성영역과 소자분리막(404)간 경계 지역을 가리면서 소오스/드레인 접합 영역(420, 422)을 노출시키는 소오스/드레인 마스크패 턴(428)을 형성한다.
도 4d를 참조하면, 상기 반도체 기판(402) 상에 건식 식각 공정으로 상기 스페이서용 절연막(426a)을 선택적으로 제거하여 소오스/드레인 마스크패턴(428) 및 상기 활성영역과 소자분리막(404)간 경계지역을 제외한 나머지 게이트(418) 부분의 양측벽에 게이트 스페이서(426b)를 형성한다.
도 4e를 참조하면, 상기 소오스/드레인 마스크패턴(428), 게이트(418) 및 게이트 스페이서(426b)로 가려지지 않은 반도체 기판(402) 활성영역 부분에, 활성영역과 소자분리막(404)간 경계지역을 제외하고, 나머지 게이트 스페이서(426b)를 포함한 게이트(418) 부분 양측의 반도체 기판(402) 활성영역 표면 내에 P+ 이온주입 공정을 수행하여 소오스/드레인 접합 영역을 형성한다. 따라서, 상기 활성영역과 소자분리막(404)간 경계지역에서의 상기 게이트(418) 양측은 소오스/드레인 영역 없이 할로 및 LDD 영역만으로 구성된다.
이후, 도시하지는 않았지만, 상기 반도체 기판 상에 층간절연막을 형성한 후 평탄화 공정을 진행하고, 랜딩플러그 콘택을 형성하는 후속 공정을 진행한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 활성영역과 소자분리막의 경계 지역에는 소오스/드레인 접합 영역을 형성하기 위한 P+ 이온주입이 수행되지 않아 할로 및 LDD 이온주입 영역만이 존재하고, 게이트 스페이서를 포함한 게이트 부분 양측의 반도체 기판 활성영역 표면 내에 P+ 이온주입 공정을 수행하여 소오스/드레인 접합 영역이 형성됨으로써, 활성영역과 소자분리막의 경계 지역에서 문턱전압을 높여 케리어(Carrier)의 이동 및 에너지가 높은 케리어의 발생을 감소시킨다.
따라서, 종래 게이트의 HEIP 열화의 발생을 방지하기 위하여 사용되었던 게이트 탭의 형성 없이 PMOS 트랜지스트의 게이트 HEIP 열화를 방지하고, 고집적화된 반도체 소자를 제조할 수 있다.
Claims (8)
- 반도체 기판;상기 반도체 기판 내에 활성영역을 한정하도록 형성된 소자분리막;상기 활성영역 및 소자분리막 상에 형성된 게이트;상기 게이트 양측의 반도체 기판 내에 형성된 LDD 영역;상기 활성영역과 소자분리막간 경계지역을 제외한 나머지 게이트 부분의 양측벽에 형성된 스페이서; 및상기 활성영역과 소자분리막간 경계지역을 제외한 나머지 스페이서를 포함한 게이트 부분 양측의 기판 표면 내에 형성된 소오스/드레인 영역;을포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 LDD 영역 내측의 게이트 아래에 형성된 할로 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 스페이서는 산화막과 질화막의 적층막으로 형성된 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 활성영역과 소자분리막간 경계지역에서의 상기 게이트 양측은 LDD 영역만으로 구성되는 것을 특징으로 하는 반도체 소자.
- 활성영역 및 이를 한정하는 소자분리막이 구비된 반도체 기판 상에 게이트를 형성하는 단계;상기 게이트 양측의 반도체 기판 표면 내에 LDD 영역을 형성하는 단계;상기 게이트 및 LDD 영역을 포함한 반도체 기판 상에 스페이서용 절연막을 형성하는 단계;상기 스페이서용 절연막 상에 상기 활성영역과 소자분리막간 경계지역의 게이트 부분을 가리는 마스크패턴을 형성하는 단계;상기 스페이서용 절연막을 식각하여 상기 활성영역과 소자분리막간 경계지역을 제외한 나머지 게이트 부분의 양측벽에 스페이서를 형성하는 단계; 및상기 활성영역과 소자분리막간 경계지역을 제외하고 나머지 스페이서를 포함한 게이트 부분 양측의 반도체 기판 표면 내에 소오스/드레인 영역을 형성하는 단계; 를포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 게이트를 형성하는 단계 후, 그리고, 상기 LDD 영역을 형성하는 단계 전, 상기 LDD 영역 내측의 게이트 아래에 배치되는 할로 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 스페이서는 산화막과 질화막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 활성영역과 소자분리막간 경계지역에서의 상기 게이트 양측은 소오스/드레인 영역 없이 LDD 영역만으로 구성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| KR20050068564A (ko) * | 2003-12-30 | 2005-07-05 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
| KR20060054141A (ko) * | 2004-11-15 | 2006-05-22 | 주식회사 하이닉스반도체 | 피모스 트랜지스터의 제조방법 |
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2007
- 2007-03-15 KR KR1020070025744A patent/KR100818110B1/ko not_active IP Right Cessation
Patent Citations (2)
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