CN114203697A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN114203697A
CN114203697A CN202010990198.8A CN202010990198A CN114203697A CN 114203697 A CN114203697 A CN 114203697A CN 202010990198 A CN202010990198 A CN 202010990198A CN 114203697 A CN114203697 A CN 114203697A
Authority
CN
China
Prior art keywords
forming
isolation
gate structure
opening
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010990198.8A
Other languages
English (en)
Inventor
涂武涛
纪世良
陈建
王彦
张海洋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN202010990198.8A priority Critical patent/CN114203697A/zh
Publication of CN114203697A publication Critical patent/CN114203697A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

一种半导体结构及其形成方法，包括：提供衬底；在衬底的器件区上形成若干第一鳍部和第二鳍部；在衬底的隔离区上形成若干第一伪栅结构；在衬底上形成介质层；在介质层和第二鳍部内形成第一开口；在第一开口内形成第一隔离结构；在介质层和第一鳍部内第二开口；在第二开口内形成第二隔离结构。第二鳍部位于器件区上，且第二鳍部还横跨于隔离区上，使得在隔离区上形成的第一伪栅结构会全部覆盖第二鳍部的部分侧壁和顶部表面，在去除位于第二区上的第一伪栅结构时，刻蚀溶液不会损伤到第二鳍部。通过不同步骤形成第一隔离结构和第二隔离结构，使得第一鳍部和第二鳍部能够产生不同类型的应力，以满足不同类型晶体管的需求，进而提升半导体结构性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体器件集成度的提高，晶体管的关键尺寸不断缩小。然而，随着晶体管尺寸的急剧减小，栅介质层厚度与工作电压不能相应改变使抑制短沟道效应的难度加大，使晶体管的沟道漏电流增大。
鳍式场效应晶体管(Fin Field-Effect Transistor，FinFET)的栅极成类似鱼鳍的叉状3D架构。FinFET的沟道凸出衬底表面形成鳍部，栅极覆盖鳍部的顶面和侧壁，从而使反型层形成在沟道各侧上，可于鳍部的两侧控制电路的接通与断开。这种设计能够增加栅极对沟道区的控制，从而能够很好地抑制晶体管的短沟道效应。然而，鳍式场效应晶体管仍然存在短沟道效应。
此外，为了进一步减小短沟道效应对半导体器件的影响，降低沟道漏电流。半导体技术领域引入了应变硅技术，应变硅技术的方法包括：在栅极结构两侧的鳍部中形成凹槽；通过外延生长工艺在所述凹槽中形成源漏掺杂区。
为了防止不同晶体管的源漏掺杂区相互连接，需要在鳍部中形成隔离层，同时为了减小隔离层的面积，提高所形成半导体结构的集成度。现有技术引入了SDB(SingleDiffusion Break)技术。
然而，现有方法在形成半导体结构的过程中仍存在诸多问题。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，能够有效提升最终形成的半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构，包括：衬底，所述衬底包括中间区，所述中间区包括沿第一方向排布的隔离区和器件区，所述隔离区位于相邻所述器件区之间，所述隔离区包括沿第二方向排布的第一区和第二区，所述第二方向与所述第一方向垂直；位于所述器件区上的若干第一鳍部和若干第二鳍部，所述第一鳍部和所述第二鳍部沿所述第二方向排布，所述第一鳍部和所述第二鳍部还横跨于所述隔离区上；位于所述衬底上的介质层；位于所述介质层和所述第二鳍部内的第一开口，所述第一开口位于所述第二区上；位于所述第一开口内的第一隔离结构；位于所述介质层和所述第一鳍部内的第二开口，所述第二开口位于所述第一区上；位于所述第二开口内的第二隔离结构。
可选的，还包括：位于所述器件区上的若干第二栅极结构和若干第三栅极结构，所述第二栅极结构和所述第三栅极结构横跨所述第一鳍部和所述第二鳍部，所述介质层覆盖所述第二栅极结构和所述第三栅极结构的侧壁。
可选的，所述衬底还包括若干边缘区，所述边缘区和所述中间区沿所述第二方向平行排布，且所述中间区位于相邻所述边缘区之间。
可选的，还包括：位于所述边缘区上的的第一边缘隔离结构和第二边缘隔离结构，所述第一边缘隔离结构连接所述第二栅极结构和所述第三栅极结构，所述第二边缘隔离结构连接所述第二栅极结构和所述第一隔离结构。
可选的，还包括：位于所述第一鳍部内的若干第一源漏掺杂层，所述第一源漏掺杂层位于相邻的所述第二栅极结构和第三栅极结构之间，或所述第二栅极结构和所述第二隔离结构之间，且所述第一源漏掺杂层内具有第一源漏离子；位于所述第二鳍部内的若干第二源漏掺杂层，所述第二源漏掺杂层位于相邻的所述第二栅极结构和所述第三栅极结构之间，或所述第二栅极结构和所述第一隔离结构之间，且所述第二源漏掺杂层内具有第二源漏离子。
可选的，所述第一源漏离子与所述第二源漏离子电学类型不同；所述第一源漏离子包括N型离子或P型离子；所述第二源漏离子包括P型离子或N型离子。
可选的，所述第一隔离结构的材料和所述第二隔离结构的材料不同。
可选的，所述第一隔离结构的材料包括氧化硅或氮化硅。
可选的，所述第二隔离结构的材料包括氧化硅或氮化硅。
可选的，所述第一隔离结构的底部表面高于所述第二隔离结构的底部表面。
可选的，还包括：位于所述衬底上的隔离层，所述隔离层覆盖所述第一鳍部和所述第二鳍部的部分侧壁，且所述隔离层的顶部表面低于所述第一鳍部和所述第二鳍部的顶部表面。
相应的，本发明还提供了一种半导体结构形成的方法，包括：提供衬底，所述衬底包括中间区，所述中间区包括沿第一方向排布的隔离区和器件区，所述隔离区位于相邻所述器件区之间，所述隔离区包括沿第二方向排布的第一区和第二区，所述第二方向与所述第一方向垂直；在所述器件区上形成若干第一鳍部和若干第二鳍部，所述第一鳍部和所述第二鳍部沿所述第二方向排布，所述第一鳍部和所述第二鳍部还横跨于所述隔离区上；在所述隔离区上形成若干第一伪栅结构，所述第一伪栅结构横跨所述第一鳍部和所述第二鳍部；在所述衬底上形成介质层，所述介质层覆盖所述第一伪栅结构的侧壁；去除位于所述第二区上的所述第一伪栅结构和部分所述第二鳍部，在所述介质层和所述第二鳍部内形成第一开口；在所述第一开口内形成第一隔离结构；去除位于所述第一区上的所述第一伪栅结构和部分所述第一鳍部，在所述介质层和所述第一鳍部内第二开口；在所述第二开口内形成第二隔离结构。
可选的，所述衬底还包括若干边缘区，所述边缘区和所述中间区沿所述第二方向平行排布，且所述中间区位于相邻所述边缘区之间，在形成所述第一伪栅结构的过程中，还包括：在所述器件区上形成间隔排布的若干第二伪栅结构和第三伪栅结构；在所述边缘区上形成第一边缘伪栅结构和第二边缘伪栅结构，所述第一边缘伪栅结构连接所述第二伪栅结构和所述第三伪栅结构，所述第二边缘伪栅结构连接所述第一伪栅结构和所述第二伪栅结构。
可选的，在去除位于所述第二区上的所述第一伪栅结构的过程中，还包括：去除所述第一边缘伪栅结构和所述第二边缘伪栅结构，在所述介质层内形成第一边缘开口和第二边缘开口。
可选的，在所述第一开口内形成第一隔离结构的过程中，还包括：在所述第一边缘开口内形成第一边缘隔离结构；在所述第二边缘开口内形成所述第二边缘隔离结构。
可选的，在形成所述第一伪栅结构之后，还包括：在所述第一鳍部内形成若干第一源漏掺杂层，所述第一源漏掺杂层位于相邻的所述第一伪栅结构和所述第二伪栅结构之间，或所述第二伪栅结构和所述第三伪栅结构之间，且所述第一源漏掺杂层内具有第一源漏离子；在所述第二鳍部内形成若干第二源漏掺杂层，所述第二源漏掺杂层位于相邻的所述第一伪栅结构和所述第二伪栅结构之间，或所述第二伪栅结构和所述第三伪栅结构之间，且所述第二源漏掺杂层内具有第二源漏离子。
可选的，所述第一源漏离子与所述第二源漏离子电学类型不同；所述第一源漏离子包括N型离子或P型离子；所述第二源漏离子包括P型离子或N型离子。
可选的，所述第一源漏掺杂层与所述第二源漏掺杂层形成方法包括：以所述第一伪栅结构、第二伪栅结构和第三伪栅结构为掩膜刻蚀所述第一鳍部，在所述第一鳍部内形成若干第一源漏开口；以所述第一伪栅结构、第二伪栅结构和第三伪栅结构为掩膜刻蚀所述第二鳍部，在所述第二鳍部内形成若干第二源漏开口；在所述第一源漏开口内形成所述第一源漏掺杂层；在所述第二源漏开口内形成所述第二源漏掺杂层。
可选的，所述介质层的形成方法包括：在所述衬底上形成初始介质层，所述初始介质层覆盖所述第一源漏掺杂层、第二源漏掺杂层、第一伪栅结构、第二伪栅结构以及第三伪栅结构；对所述初始介质层进行平坦化处理，直至暴露出所述第一伪栅结构、第二伪栅结构以及第三伪栅结构的顶部表面为止，形成所述介质层。
可选的，在形成所述第一开口之后，且在形成所述第二开口之前，还包括：在所述隔离区上形成若干第一栅极结构；在所述器件区上形成若干第二栅极结构和若干第三栅极结构。
可选的，所述第一栅极结构、第二栅极结构和第三栅极结构的形成方法包括：去除位于所述第一区上的所述第一伪栅结构，在所述介质层内形成第一栅极开口；在所第一栅极开口内形成所述第一栅极结构；去除所述第二伪栅结构，在所述介质层内形成第二栅极开口；在所第二栅极开口内形成所述第二栅极结构；去除所述第三伪栅结构，在所述介质层内形成第三栅极开口；在所第三栅极开口内形成所述第三栅极结构。
可选的，所述第二开口的形成方法包括：去除所述第一栅极结构形成初始第二开口；去除所述初始第二开口暴露出部分所述第一鳍部，形成所述第二开口。
可选的，所述第一隔离结构的形成方法包括：在所述第一开口内、以及位于所述第一区上的所述第一伪栅结构和所述介质层上形成初始第一隔离结构；对所述初始第一隔离结构进行平坦化处理，直至暴露出位于所述第一区上的所述第一伪栅结构和所述介质层的顶部表面为止，在所述第一开口内形成所述第一隔离结构。
可选的，所述第二隔离结构的形成方法包括：在所述第二开口内和所述介质层上形成初始第二隔离结构；对所述初始第二隔离结构进行平坦化处理，直至暴露出所述介质层为止，在所述第二开口内形成所述第二隔离结构。
可选的，所述第一隔离结构的材料和所述第二隔离结构的材料不同。
可选的，所述第一隔离结构的材料包括氧化硅或氮化硅。
可选的，所述第二隔离结构的材料包括氧化硅或氮化硅。
可选的，所述第一隔离结构的底部表面高于所述第二隔离结构的底部表面。
可选的，在形成所述第一鳍部和所述第二鳍部之后，还包括：在所述衬底上形成隔离层，所述隔离层覆盖所述第一鳍部和所述第二鳍部的部分侧壁，且所述隔离层的顶部表面低于所述第一鳍部和所述第二鳍部的顶部表面。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案的结构中，所述第二鳍部位于所述器件区上，且所述第二鳍部还横跨于所述隔离区上，使得在所述隔离区上形成的第一伪栅结构会全部覆盖所述第二鳍部的部分侧壁和顶部表面，在后续去除位于所述第二区上的第一伪栅结构时，不会形成间隙，进而能够保证去除所述第一伪栅结构过程中，刻蚀溶液不会损伤到位于所述器件区上的所述第二鳍部。
进一步，所述第一隔离结构的底部表面高于所述第二隔离结构的底部表面，所述第一隔离结构的材料和所述第二隔离结构的材料不同。使得所述第一隔离结构和所述第二隔离结构的结构形态不同，进而保证最终所述第一鳍部和所述第二鳍部能够产生不同类型的应力，以满足不同类型晶体管的需求，以此提升最终形成的半导体结构的性能
本发明的技术方案的形成方法中，所述第二鳍部位于所述器件区上，且所述第二鳍部还横跨于所述隔离区上，使得在所述隔离区上形成的第一伪栅结构会全部覆盖所述第二鳍部的部分侧壁和顶部表面，在后续去除位于所述第二区上的第一伪栅结构时，不会形成间隙，进而能够保证去除所述第一伪栅结构过程中，刻蚀溶液不会损伤到位于所述器件区上的所述第二鳍部。
另外，通过不同步骤形成所述第一隔离结构和所述第二隔离结构，能够对所述第一隔离结构和所述第二隔离结构的结构形态进行针对性的调整，使得最终所述第一鳍部和所述第二鳍部能够产生不同类型的应力，以满足不同类型晶体管的需求，进而提升最终形成的半导体结构的性能。
进一步，在去除位于所述第二区上的所述第一伪栅结构的过程中，还包括：去除所述第一边缘伪栅结构和所述第二边缘伪栅结构，在所述介质层内形成第一边缘开口和第二边缘开口。由于去除所述第一边缘伪栅结构和所述第二边缘伪栅结构是半导体制程中一道必须的步骤，采用同一张光罩掩膜同时去除位于所述第二区上的所述第一伪栅结构、第一边缘伪栅结构和所述第二边缘伪栅结构能够有效的提高生产效率。
附图说明
图1至图5是一种半导体结构的结构示意图；
图6至图26是本发明半导体结构形成方法一实施例各步骤结构示意图。
具体实施方式
正如背景技术所述，现有方法在形成半导体结构的过程中仍存在诸多问题。以下将结合附图进行具体说明。
请参考图1至图3，图1是省略介质层和隔离层的半导体结构俯视图，图2是图1沿A-A方向的截面示意图，图3是图1沿B-B方向的截面示意图，包括提供衬底100，所述衬底100包括沿第一方向X排布的隔离区B1、第一器件区A1和第二器件区A2，所述隔离区B1位于所述第一器件区A1和所述第二器件区A2之间；在所述衬底100上形成若干第一鳍部101和若干第二鳍部102，所述第一鳍部101和所述第二鳍部102沿第二方向Y排布，所述第一方向X与所述第二方向Y垂直，所述第一鳍部101自所述第一器件区A1上横跨所述隔离区B1并延伸至所述第二器件区A2上，所述第二鳍部102内具有隔离开口103，所述隔离开口103沿所述第二方向Y贯穿所述第二鳍部102，且所述隔离开口103位于所述隔离区B1上；在所述第一器件区A1和所述第二器件区A2上形成若干栅极结构104，所述栅极结构104横跨所述第一鳍部101和所述第二鳍部102；在所述衬底100上形成介质层105，所述介质层105覆盖所述栅极结构104的侧壁；去除位于所述隔离区B1上的栅极结构104，在所述介质层105内形成第一开口106，所述第一开口106包括沿第二方向Y排布的第一区I和第二区II，所述第一方向X与所述第二方向Y垂直，所述第一区I暴露出所述第一鳍部101的部分侧壁和顶部表面，所述第二区II暴露出所述第二鳍部102的部分侧壁和顶部表面。
请参考图4和图5，图4与图2的视图方向一致，图5与图3的视图方向一致，去除所述第一区I暴露出的部分所述第一鳍部101，在所述第一鳍部101内形成第二开口(未标示)；去除所述第二区II暴露出的部分所述第二鳍部102，在所述第二鳍部102内形成第三开口(未标示)；在所述第一区I和所述第二开口内形成第一隔离结构107；在所述第二区II和所述第三开口内形成第二隔离结构108。
在本实施例中，通过形成所述第一隔离结构107和所述第二隔离结构108，能够有效的防止所述第一鳍部101内形成的第一源漏掺杂层之间发生的短接、以及所述第二鳍部102内形成的第二源漏掺杂层之间发生短接的问题，起到隔离效果。
然而，由于所述第二鳍部102内具有隔离开口103，所述隔离区B1上的栅极结构104位于所述第二鳍部102的边缘位置，且仅有部分所述栅极结构104覆盖所述第二鳍部102，另一部分所述栅极结构104会形成在所述隔离开口103内，在后续去除所述栅极结构104形成所述第一开口106时，所述第二鳍部102边缘位置与栅极结构104的侧墙之间会形成间隙A，在刻蚀所述栅极结构时的刻蚀溶液容易从所述间隙A进入，并横向刻蚀至位于所述第一器件区A1和所述第二器件区A2上的所述第二鳍部102，对位于所述第一器件区A1和所述第二器件区A2上的所述第二鳍部102造成损伤，进而影响最终形成的半导体结构的性能。
另外，在本实施例中，所述第一鳍部101用于形成PMOS晶体管结构，所述第二鳍部102用于形成NMOS晶体管结构，由于PMOS晶体管结构和NMOS晶体管结构对鳍部的应力要求不同，PMOS晶体管结构需要所述第一鳍部101提供压应力，所述压应力通过所述第一隔离结构107作用所述第一鳍部101产生，而NMOS晶体管结构需要所述第二鳍部102提供拉应力，所述拉应力通过所述第二隔离结构108作用所述第二鳍部102产生。由于拉应力和压应力为两种相反的应力类型，这就需要所述第一隔离结构107和所述第二隔离结构108形态不同，所述第一隔离结构107和所述第二隔离结构108形态不同包括材料或高度的不同。
然而，在本实施例中，由于所述第二开口和所述第三开口采用同一道刻蚀工艺同时形成，使得对应形成的所述第二开口和所述第三开口的深度相同，进而使得后续形成的所述第一隔离结构107和所述第二隔离结构108的高度相同；另外，所述第一隔离结构107和所述第二隔离结构108填充的材料也是采用同一道沉积工艺同时形成，使得所述第一隔离结构107和所述第二隔离结构108的材料也相同。
因此，在本实施例中，由于形成的所述第一隔离结构107和所述第二隔离结构108的结构形态相同，使得最终所述第一鳍部101和所述第二鳍部102所产生的应力类型也相同，并不能够实现所述第一鳍部101和所述第二鳍部102产生相反的应力类型。进而使得最终形成的半导体结构的性能下降。
在此基础上，本发明提供一种半导体结构及其形成方法，所述第二鳍部位于所述器件区上，且所述第二鳍部还横跨于所述隔离区上，使得在所述隔离区上形成的第一伪栅结构会全部覆盖所述第二鳍部的部分侧壁和顶部表面，在后续去除位于所述第二区上的第一伪栅结构时，不会形成间隙，进而能够保证去除所述第一伪栅结构过程中，刻蚀溶液不会损伤到位于所述器件区上的所述第二鳍部。另外，通过不同步骤形成所述第一隔离结构和所述第二隔离结构，能够对所述第一隔离结构和所述第二隔离结构的结构形态进行针对性的调整，使得最终所述第一鳍部和所述第二鳍部能够产生不同类型的应力，以满足不同类型晶体管的需求，进而提升最终形成的半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
图6至图26，是本发明实施例的一种半导体结构的形成过程的结构示意图。
请参考图6，提供衬底200，所述衬底200包括中间区C1，所述中间区C1包括沿第一方向X排布的隔离区B1和器件区A1，所述隔离区B1位于相邻所述器件区A1之间，所述隔离区B1包括沿第二方向Y排布的第一区I和第二区II，所述第二方向Y与所述第一方向X垂直。
在本实施例中，所述衬底200还包括若干边缘区D1，所述边缘区D1和所述中间区C1沿所述第二方向Y平行排布，且所述中间区C1位于相邻所述边缘区D1之间。
在本实施例中，所述衬底200的材料为硅；在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
请参考图7，在所述器件区A1上形成若干第一鳍部201和若干第二鳍部202，所述第一鳍部201和所述第二鳍部202沿所述第二方向Y排布，所述第一鳍部201和所述第二鳍部202还横跨于所述隔离区B1上。
在本实施例中，所述第一鳍部201和所述第二鳍部202的材料为硅；在其他的实施例中，所述第一鳍部和所述第二鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或者镓化铟。
由于所述第二鳍部202位于所述器件区A1上，且所述第二鳍部202还横跨于所述隔离区B1上，使得后续在所述隔离区B1上形成的第一伪栅结构会全部覆盖所述第二鳍部202的部分侧壁和顶部表面，在后续去除位于所述第二区II上的第一伪栅结构时，不会形成间隙，进而能够保证去除所述第一伪栅结构过程中，刻蚀溶液不会损伤到位于所述器件区A1上的所述第二鳍部202。
请参考图8至图10，图8是半导体结构俯视图，图9是图8沿C-C方向的截面示意图，图10是图8沿D-D方向的截面示意图，在所述衬底200上形成隔离层203，所述隔离层203覆盖所述第一鳍部201和所述第二鳍部202的部分侧壁，且所述隔离层203的顶部表面低于所述第一鳍部201和所述第二鳍部202的顶部表面。
在本实施例中，所述隔离层203的形成方法包括：在所述衬底200上形成初始隔离层(未图示)；刻蚀去除部分所述初始隔离层，形成所述隔离层203，所述隔离层203顶部表面低于所述第一鳍部201和所述第二鳍部202顶部表面。
所述隔离层203的材料采用绝缘材料，所述绝缘材料包括氧化硅或氮氧化硅；在本实施例中，所述隔离层203的材料采用氧化硅。
请参考图11至图13，图11是省略隔离层的半导体结构俯视图，图12是图11沿E-E方向的截面示意图，图13是图11沿F-F方向的截面示意图，在所述隔离区B1上形成若干第一伪栅结构204，所述第一伪栅结构204横跨所述第一鳍部201和所述第二鳍部202。
在形成所述第一伪栅结构204的过程中，还包括：在所述器件区A1上形成间隔排布的若干第二伪栅结构205和第三伪栅结构206；在所述边缘区D1上形成第一边缘伪栅结构207和第二边缘伪栅结构208，所述第一边缘伪栅结构207连接所述第二伪栅结构205和所述第三伪栅结构206，所述第二边缘伪栅结构208连接所述第一伪栅结构204和所述第二伪栅结构205。
在本实施例中，所述第一伪栅结构204、第二伪栅结构204、第三伪栅结构206、第一边缘伪栅结构207以及第二边缘伪栅结构208采用同一张光罩掩膜同时形成，通过全局工艺同时形成第一伪栅结构204、第二伪栅结构205、第三伪栅结构206、第一边缘伪栅结构207以及第二边缘伪栅结构208，能够有效提升生产效率。
在本实施例中，所述第一伪栅结构204、第二伪栅结构205、第三伪栅结构206、第一边缘伪栅结构207以及第二边缘伪栅结构208均包括：伪栅介质层、位于所述伪栅介质层上的伪栅层、以及位于所述伪栅介质层和所述伪栅层侧壁的侧墙(未标示)。
在本实施例中，所述伪栅介质层的材料采用氧化硅；在其他实施例中，所述伪栅介质层材料还可以采用氮氧化硅。
在本实施例中，所述伪栅层的材料采用多晶硅。
请参考图14和图15，图14和图12视图方向一致，图15与图13视图方向一致，在所述第一鳍部201内形成若干第一源漏掺杂层209，所述第一源漏掺杂层209位于相邻的所述第一伪栅结构204和所述第二伪栅结构205之间，或所述第二伪栅结构205和所述第三伪栅结构206之间，且所述第一源漏掺杂层209内具有第一源漏离子；在所述第二鳍部202内形成若干第二源漏掺杂层210，所述第二源漏掺杂层210位于相邻的所述第一伪栅结构204和所述第二伪栅结构205之间，或所述第二伪栅结构205和所述第三伪栅结构206之间，且所述第二源漏掺杂层210内具有第二源漏离子。
在本实施例中，所述第一源漏掺杂层209和所述第二源漏掺杂层210的形成方法包括：以所述第一伪栅结构204、所述第二伪栅结构205和第三伪栅结构206为掩膜刻蚀所述第一鳍部201，在所述第一鳍部201内形成若干第一源漏开口(未标示)；以所述第一伪栅结构204、第二伪栅结构205和第三伪栅结构206为掩膜刻蚀所述第二鳍部202，在所述第二鳍部202内形成若干第二源漏开口(未标示)；在所述第一源漏开口内形成所述第一源漏掺杂层209；在所述第二源漏开口内形成所述第二源漏掺杂层210。
在本实施例中，在所述第一源漏开口内形成所述第一源漏掺杂层209的方法包括：采用外延生长工艺在所述第一源漏开口内形成第一外延层(未标示)；在所述外延生长过程中对所述第一外延层进行原位掺杂，在所述第一外延层内掺入第一源漏离子，形成所述第一源漏掺杂层209。
在本实施例中，在所述第二源漏开口内形成所述第二源漏掺杂层210的方法包括：采用外延生长工艺在所述第二源漏开口内形成第二外延层(未标示)；在所述外延生长过程中对所述第二外延层进行原位掺杂，在所述第二外延层内掺入第二源漏离子，形成所述第二源漏掺杂层210。
在本实施例中，所述第一源漏离子与所述第二源漏离子的电学类型不同；所述第一源漏离子采用P型离子，所述第二源漏离子采用N型离子。在其他实施例中，所述第一源漏离子还可以采用N型离子，所述第二源漏离子采用P型离子。
请参考图16和图17，在所述衬底200上形成介质层211，所述介质层211覆盖所述第一伪栅结构204的侧壁。
在本实施例中，所述介质层211还覆盖所述第二伪栅结构205、第三伪栅结构206、第一边缘伪栅结构207以及第二边缘伪栅结构208的侧壁。
在本实施例中，所述介质层的形成方法包括：在所述衬底200上形成初始介质层(未图示)，所述初始介质层覆盖所述第一源漏掺杂层209、第二源漏掺杂层210、第一伪栅结构204、第二伪栅结构205、第三伪栅结构206、第一边缘伪栅结构207以及第二边缘伪栅结构208；对所述初始介质层进行平坦化处理，直至暴露出所述第一伪栅结构204、第二伪栅结构205、第三伪栅结构206、第一边缘伪栅结构207以及第二边缘伪栅结构208的顶部表面为止，形成所述介质层211。
在本实施例中，所述介质层211的材料采用氧化硅；在其他实施例中，所述介质层的材料还可以为低K介质材料(低K介质材料指相对介电常数低于3.9的介质材料)或超低K介质材料(超低K介质材料指相对介电常数低于2.5的介质材料)。
请参考图18和图19，图18是半导体结构俯视图，图19是图18沿G-G方向的截面示意图，去除位于所述第二区II上的所述第一伪栅结构204和部分所述第二鳍部202，在所述介质层211和所述第二鳍部202内形成第一开口212。
在本实施例中，在去除位于所述第二区II上的所述第一伪栅结构204的过程中，还包括：去除所述第一边缘伪栅结构207和所述第二边缘伪栅结构208，在所述介质层211内形成第一边缘开口213和第二边缘开口214。
在本实施例中，具体去除所述第一伪栅结构204、第一边缘伪栅结构207和所述第二边缘伪栅结构208的伪栅介质层和伪栅层。
由于去除所述第一边缘伪栅结构207和所述第二边缘伪栅结构208是半导体制程中一道必须的步骤，采用同一张光罩掩膜同时去除位于所述第二区II上的所述第一伪栅结构204、第一边缘伪栅结构207和所述第二边缘伪栅结构208能够有效的提高生产效率。
请参考图20和图21，图20是半导体结构俯视图，图21是图20沿H-H方向的截面示意图，在所述第一开口212内形成第一隔离结构215；
在本实施例中，在所述第一开口212内形成第一隔离结构215的过程中，还包括：在所述第一边缘开口213内形成第一边缘隔离结构216；在所述第二边缘开口214内形成所述第二边缘隔离结构217。
在本实施例中，所述第一隔离结构215、第一边缘隔离结构216以及第二边缘隔离结构217的形成方法包括：在所述第一开口212、第一边缘开口213和第二边缘开口214内、以及位于所述第一区I上的所述第一伪栅结构204、第二伪栅结构205、第三伪栅结构206以及介质层211上形成初始第一隔离结构(未图示)；对所述初始第一隔离结构进行平坦化处理，直至暴露出位于所述第一区I上的所述第一伪栅结构204、第二伪栅结构205、第三伪栅结构206以及介质层211的顶部表面为止，形成所述第一隔离结构215、第一边缘隔离结构216和第二边缘隔离结构217。
在本实施例中，所述第一隔离结构215的材料采用氧化硅。在其他实施例中，所述第一隔离结构的材料还可以采用氮化硅。
请参考图22和图23，图22是半导体结构俯视图，图23是图22沿I-I方向的截面示意图，在形成所述第一隔离结构215之后，在所述隔离区B1上形成若干第一栅极结构218；在所述器件区A1上形成若干第二栅极结构219和若干第三栅极结构220。
在本实施例中，所述第一栅极结构218、第二栅极结构219和第三栅极结构220的形成方法包括：去除位于所述第一区I上的所述第一伪栅结构204，在所述介质层211内形成第一栅极开口(未标示)；在所第一栅极开口内形成所述第一栅极结构218；去除所述第二伪栅结构205，在所述介质层211内形成第二栅极开口(未标示)；在所第二栅极开口内形成所述第二栅极结构219；去除所述第三伪栅结构206，在所述介质层211内形成第三栅极开口(未标示)；在所第三栅极开口内形成所述第三栅极结构220。
在本实施例中，所述第一栅极结构218、第二栅极结构219和第三栅极结构220同时形成，所述第一栅极结构218、第二栅极结构219和第三栅极结构220分别包括：栅介质层、位于所述栅介质层上的栅极层、以及位于所述栅极层上的保护层(未标示)。
在本实施例中，所述栅介质层的材料包括高K介质材料。
所述栅极层的材料包括金属，所述金属包括：钨、铝、铜、钛、银、金、铅或者镍。在本实施例中，所述栅极层的材料采用钨。
在本实施例中，所述保护层的材料采用氮化硅。
请参考图24和图25，图24是半导体结构俯视图，图25是图24沿J-J方向的截面示意图，去除所述第一栅极结构218和部分所述第一鳍部201，在所述介质层211和所述第一鳍部201内第二开口221。
在本实施例中，所述第二开口221的形成方法包括：去除所述第一栅极结构218形成初始第二开口(未标示)；去除所述初始第二开口暴露出部分所述第一鳍部201，形成所述第二开口221。
请参考图26，图26和图25的视图方向一致，在所述第二开口221内形成第二隔离结构222。
在本实施例中，所述第二隔离结构222的形成方法包括：在所述第二开口221内、以及所述介质层211、第二栅极结构219和第三栅极结构220上形成初始第二隔离结构(未图示)；对所述初始第二隔离结构进行平坦化处理，直至暴露出所述介质层211、第二栅极结构219和第三栅极结构220的顶部表面为止，在所述第二开口221内形成所述第二隔离结构222。
在本实施例中，所述第一隔离结构215的材料和所述第二隔离结构222的材料不同。所述第二隔离结构222的材料采用氮化硅。在其他实施例中，所述第二隔离结构的材料还可以采用氧化硅。
在本实施例中，所述第一隔离结构215的底部表面高于所述第二隔离结构222的底部表面。
通过不同步骤形成所述第一隔离结构215和所述第二隔离结构222，能够对所述第一隔离结构215和所述第二隔离结构222的结构形态进行针对性的调整，使得最终所述第一鳍部201和所述第二鳍部202能够产生不同类型的应力，以满足不同类型晶体管的需求，进而提升最终形成的半导体结构的性能。
相应的，本发明的实施例中还提供了一种半导体结构，请继续参考图26，包括：衬底200，所述衬底200包括中间区C1，所述中间区C1包括沿第一方向X排布的隔离区B1和器件区A1，所述隔离区B1位于相邻所述器件区A1之间，所述隔离区B1包括沿第二方向Y排布的第一区I和第二区II，所述第二方向Y与所述第一方向X垂直；位于所述器件区A1上的若干第一鳍部201和若干第二鳍部202，所述第一鳍部201和所述第二鳍部202沿所述第二方向Y排布，所述第一鳍部201和所述第二鳍部202还横跨于所述隔离区B1上；位于所述衬底200上的介质层211；位于所述介质层211和所述第二鳍部202内的第一开口212，所述第一开口211位于所述第二区II上；位于所述第一开口212内的第一隔离结构215；位于所述介质层211和所述第一鳍部201内的第二开口221，所述第二开口221位于所述第一区I上；位于所述第二开口221内的第二隔离结构222。
由于所述第二鳍部202位于所述器件区A1上，且所述第二鳍部202还横跨于所述隔离区B1上，使得在所述隔离区B1上形成的第一伪栅结构218会全部覆盖所述第二鳍部202的部分侧壁和顶部表面，在后续去除位于所述第二区II上的第一伪栅结构时，不会形成间隙，进而能够保证去除所述第一伪栅结构过程中，刻蚀溶液不会损伤到位于所述器件区A1上的所述第二鳍部202。
在本实施例中，还包括：位于所述器件区A1上的若干第二栅极结构219和若干第三栅极结构220，所述第二栅极结构219和所述第三栅极结构220横跨所述第一鳍部201和所述第二鳍部202，所述介质层211覆盖所述第二栅极结构219和所述第三栅极结构220的侧壁。
在本实施例中，所述衬底200还包括若干边缘区D1，所述边缘区D1和所述中间区C1沿所述第二方向Y平行排布，且所述中间区C1位于相邻所述边缘区D1之间。
在本实施例中，还包括：位于所述边缘区D1上的的第一边缘隔离216结构和第二边缘隔离结构217，所述第一边缘隔离结构216连接所述第二栅极结构219和所述第三栅极结构220，所述第二边缘隔离结构217连接所述第二栅极结构219和所述第一隔离结构215。
在本实施例中，还包括：位于所述第一鳍部201内的若干第一源漏掺杂层209，所述第一源漏掺杂层209位于相邻的所述第二栅极结构219和第三栅极结构220之间，或所述第二栅极结构219和所述第二隔离结构222之间，且所述第一源漏掺杂层209内具有第一源漏离子；位于所述第二鳍部202内的若干第二源漏掺杂层210，所述第二源漏掺杂层210位于相邻的所述第二栅极结构219和所述第三栅极结构220之间，或所述第二栅极结构219和所述第一隔离结构215之间，且所述第二源漏掺杂层210内具有第二源漏离子。
在本实施例中，所述第一源漏离子与所述第二源漏离子电学类型不同；所述第一源漏离子采用P型离子，所述第二源漏离子采用N型离子；在其他实施例中，所述第一源漏离子还可以采用N型离子，所述第二源漏离子采用P型离子。
在本实施例中，所述第一隔离结构215的材料和所述第二隔离结构222的材料不同。所述第一隔离结构215的材料采用氧化硅；所述第二隔离结构222的材料采用氮化硅。在其他实施例中，所述第一隔离结构的材料还可以采用氮化硅；所述第二隔离结构的材料采用氧化硅。
在本实施例中，第一隔离结构215的底部表面高于所述第二隔离结构222的底部表面。
由于所述第一隔离结构215的底部表面高于所述第二隔离结构222的底部表面，所述第一隔离结构215的材料和所述第二隔离结构222的材料不同。使得所述第一隔离结构215和所述第二隔离结构222的结构形态不同，进而保证最终所述第一鳍部201和所述第二鳍部202能够产生不同类型的应力，以满足不同类型晶体管的需求，以此提升最终形成的半导体结构的性能。
在本实施例中，还包括：位于所述衬底200上的隔离层203，所述隔离层203覆盖所述第一鳍部201和所述第二鳍部202的部分侧壁，且所述隔离层203的顶部表面低于所述第一鳍部201和所述第二鳍部202的顶部表面。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (29)

1.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括中间区，所述中间区包括沿第一方向排布的隔离区和器件区，所述隔离区位于相邻所述器件区之间，所述隔离区包括沿第二方向排布的第一区和第二区，所述第二方向与所述第一方向垂直；
位于所述器件区上的若干第一鳍部和若干第二鳍部，所述第一鳍部和所述第二鳍部沿所述第二方向排布，所述第一鳍部和所述第二鳍部还横跨于所述隔离区上；
位于所述衬底上的介质层；
位于所述介质层和所述第二鳍部内的第一开口，所述第一开口位于所述第二区上；
位于所述第一开口内的第一隔离结构；
位于所述介质层和所述第一鳍部内的第二开口，所述第二开口位于所述第一区上；
位于所述第二开口内的第二隔离结构。
2.如权利要求1所述半导体结构，其特征在于，还包括：位于所述器件区上的若干第二栅极结构和若干第三栅极结构，所述第二栅极结构和所述第三栅极结构横跨所述第一鳍部和所述第二鳍部，所述介质层覆盖所述第二栅极结构和所述第三栅极结构的侧壁。
3.如权利要求1所述半导体结构，其特征在于，所述衬底还包括若干边缘区，所述边缘区和所述中间区沿所述第二方向平行排布，且所述中间区位于相邻所述边缘区之间。
4.如权利要求3所述半导体结构，其特征在于，还包括：位于所述边缘区上的的第一边缘隔离结构和第二边缘隔离结构，所述第一边缘隔离结构连接所述第二栅极结构和所述第三栅极结构，所述第二边缘隔离结构连接所述第二栅极结构和所述第一隔离结构。
5.如权利要求2所述半导体结构，其特征在于，还包括：位于所述第一鳍部内的若干第一源漏掺杂层，所述第一源漏掺杂层位于相邻的所述第二栅极结构和第三栅极结构之间，或所述第二栅极结构和所述第二隔离结构之间，且所述第一源漏掺杂层内具有第一源漏离子；位于所述第二鳍部内的若干第二源漏掺杂层，所述第二源漏掺杂层位于相邻的所述第二栅极结构和所述第三栅极结构之间，或所述第二栅极结构和所述第一隔离结构之间，且所述第二源漏掺杂层内具有第二源漏离子。
6.如权利要求5所述半导体结构，其特征在于，所述第一源漏离子与所述第二源漏离子电学类型不同；所述第一源漏离子包括N型离子或P型离子；所述第二源漏离子包括P型离子或N型离子。
7.如权利要求1所述半导体结构，其特征在于，其特征在于，所述第一隔离结构的材料和所述第二隔离结构的材料不同。
8.如权利要求7所述半导体结构，其特征在于，所述第一隔离结构的材料包括氧化硅或氮化硅。
9.如权利要求7所述半导体结构，其特征在于，所述第二隔离结构的材料包括氧化硅或氮化硅。
10.如权利要求1所述半导体结构，其特征在于，所述第一隔离结构的底部表面高于所述第二隔离结构的底部表面。
11.如权利要求1所述半导体结构，其特征在于，还包括：位于所述衬底上的隔离层，所述隔离层覆盖所述第一鳍部和所述第二鳍部的部分侧壁，且所述隔离层的顶部表面低于所述第一鳍部和所述第二鳍部的顶部表面。
12.一种半导体结构形成的方法，其特征在于，包括：
提供衬底，所述衬底包括中间区，所述中间区包括沿第一方向排布的隔离区和器件区，所述隔离区位于相邻所述器件区之间，所述隔离区包括沿第二方向排布的第一区和第二区，所述第二方向与所述第一方向垂直；
在所述器件区上形成若干第一鳍部和若干第二鳍部，所述第一鳍部和所述第二鳍部沿所述第二方向排布，所述第一鳍部和所述第二鳍部还横跨于所述隔离区上；
在所述隔离区上形成若干第一伪栅结构，所述第一伪栅结构横跨所述第一鳍部和所述第二鳍部；
在所述衬底上形成介质层，所述介质层覆盖所述第一伪栅结构的侧壁；
去除位于所述第二区上的所述第一伪栅结构和部分所述第二鳍部，在所述介质层和所述第二鳍部内形成第一开口；
在所述第一开口内形成第一隔离结构；
去除位于所述第一区上的所述第一伪栅结构和部分所述第一鳍部，在所述介质层和所述第一鳍部内第二开口；
在所述第二开口内形成第二隔离结构。
13.如权利要求12所述半导体结构的形成方法，其特征在于，所述衬底还包括若干边缘区，所述边缘区和所述中间区沿所述第二方向平行排布，且所述中间区位于相邻所述边缘区之间，在形成所述第一伪栅结构的过程中，还包括：在所述器件区上形成间隔排布的若干第二伪栅结构和第三伪栅结构；在所述边缘区上形成第一边缘伪栅结构和第二边缘伪栅结构，所述第一边缘伪栅结构连接所述第二伪栅结构和所述第三伪栅结构，所述第二边缘伪栅结构连接所述第一伪栅结构和所述第二伪栅结构。
14.如权利要求13所述半导体结构的形成方法，其特征在于，在去除位于所述第二区上的所述第一伪栅结构的过程中，还包括：去除所述第一边缘伪栅结构和所述第二边缘伪栅结构，在所述介质层内形成第一边缘开口和第二边缘开口。
15.如权利要求14所述半导体结构的形成方法，其特征在于，在所述第一开口内形成第一隔离结构的过程中，还包括：在所述第一边缘开口内形成第一边缘隔离结构；在所述第二边缘开口内形成所述第二边缘隔离结构。
16.如权利要求13所述半导体结构的形成方法，其特征在于，在形成所述第一伪栅结构之后，还包括：在所述第一鳍部内形成若干第一源漏掺杂层，所述第一源漏掺杂层位于相邻的所述第一伪栅结构和所述第二伪栅结构之间，或所述第二伪栅结构和所述第三伪栅结构之间，且所述第一源漏掺杂层内具有第一源漏离子；在所述第二鳍部内形成若干第二源漏掺杂层，所述第二源漏掺杂层位于相邻的所述第一伪栅结构和所述第二伪栅结构之间，或所述第二伪栅结构和所述第三伪栅结构之间，且所述第二源漏掺杂层内具有第二源漏离子。
17.如权利要求16所述半导体结构的形成方法，其特征在于，所述第一源漏离子与所述第二源漏离子电学类型不同；所述第一源漏离子包括N型离子或P型离子；所述第二源漏离子包括P型离子或N型离子。
18.如权利要求16所述半导体结构的形成方法，其特征在于，所述第一源漏掺杂层与所述第二源漏掺杂层形成方法包括：以所述第一伪栅结构、第二伪栅结构和第三伪栅结构为掩膜刻蚀所述第一鳍部，在所述第一鳍部内形成若干第一源漏开口；以所述第一伪栅结构、第二伪栅结构和第三伪栅结构为掩膜刻蚀所述第二鳍部，在所述第二鳍部内形成若干第二源漏开口；在所述第一源漏开口内形成所述第一源漏掺杂层；在所述第二源漏开口内形成所述第二源漏掺杂层。
19.如权利要求16所述半导体结构的形成方法，其特征在于，所述介质层的形成方法包括：在所述衬底上形成初始介质层，所述初始介质层覆盖所述第一源漏掺杂层、第二源漏掺杂层、第一伪栅结构、第二伪栅结构以及第三伪栅结构；对所述初始介质层进行平坦化处理，直至暴露出所述第一伪栅结构、第二伪栅结构以及第三伪栅结构的顶部表面为止，形成所述介质层。
20.如权利要求13所述半导体结构的形成方法，其特征在于，在形成所述第一开口之后，且在形成所述第二开口之前，还包括：在所述隔离区上形成若干第一栅极结构；在所述器件区上形成若干第二栅极结构和若干第三栅极结构。
21.如权利要求20所述半导体结构的形成方法，其特征在于，所述第一栅极结构、第二栅极结构和第三栅极结构的形成方法包括：去除位于所述第一区上的所述第一伪栅结构，在所述介质层内形成第一栅极开口；在所第一栅极开口内形成所述第一栅极结构；去除所述第二伪栅结构，在所述介质层内形成第二栅极开口；在所第二栅极开口内形成所述第二栅极结构；去除所述第三伪栅结构，在所述介质层内形成第三栅极开口；在所第三栅极开口内形成所述第三栅极结构。
22.如权利要求20所述半导体结构的形成方法，其特征在于，所述第二开口的形成方法包括：去除所述第一栅极结构形成初始第二开口；去除所述初始第二开口暴露出部分所述第一鳍部，形成所述第二开口。
23.如权利要求12所述半导体结构的形成方法，其特征在于，所述第一隔离结构的形成方法包括：在所述第一开口内、以及位于所述第一区上的所述第一伪栅结构和所述介质层上形成初始第一隔离结构；对所述初始第一隔离结构进行平坦化处理，直至暴露出位于所述第一区上的所述第一伪栅结构和所述介质层的顶部表面为止，在所述第一开口内形成所述第一隔离结构。
24.如权利要求20所述半导体结构的形成方法，其特征在于，所述第二隔离结构的形成方法包括：在所述第二开口内和所述介质层上形成初始第二隔离结构；对所述初始第二隔离结构进行平坦化处理，直至暴露出所述介质层为止，在所述第二开口内形成所述第二隔离结构。
25.如权利要求12所述半导体结构的形成方法，其特征在于，所述第一隔离结构的材料和所述第二隔离结构的材料不同。
26.如权利要求25所述半导体结构的形成方法，其特征在于，所述第一隔离结构的材料包括氧化硅或氮化硅。
27.如权利要求25所述半导体结构的形成方法，其特征在于，所述第二隔离结构的材料包括氧化硅或氮化硅。
28.如权利要求12所述半导体结构的形成方法，其特征在于，所述第一隔离结构的底部表面高于所述第二隔离结构的底部表面。
29.如权利要求12所述半导体结构的形成方法，其特征在于，在形成所述第一鳍部和所述第二鳍部之后，还包括：在所述衬底上形成隔离层，所述隔离层覆盖所述第一鳍部和所述第二鳍部的部分侧壁，且所述隔离层的顶部表面低于所述第一鳍部和所述第二鳍部的顶部表面。
CN202010990198.8A 2020-09-18 2020-09-18 半导体结构及其形成方法 Pending CN114203697A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010990198.8A CN114203697A (zh) 2020-09-18 2020-09-18 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010990198.8A CN114203697A (zh) 2020-09-18 2020-09-18 半导体结构及其形成方法

Publications (1)

Publication Number Publication Date
CN114203697A true CN114203697A (zh) 2022-03-18

Family

ID=80645273

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010990198.8A Pending CN114203697A (zh) 2020-09-18 2020-09-18 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN114203697A (zh)

Similar Documents

Publication Publication Date Title
US10134761B2 (en) Semiconductor device and FinFET transistor
KR101637679B1 (ko) Ｆⅰｎｆｅｔ을 형성하기 위한 메커니즘들을 포함하는 반도체 디바이스및 그 형성 방법
KR101466846B1 (ko) Ｍｏｓ 트랜지스터 및 그 형성 방법
US10205005B1 (en) Semiconductor device and method for fabricating the same
TW202137570A (zh) 半導體元件及其製造方法
CN104425520A (zh) 半导体器件及形成方法
CN109003899B (zh) 半导体结构及其形成方法、鳍式场效应晶体管的形成方法
WO2022241667A1 (zh) 半导体结构及其形成方法与工作方法
US11233054B2 (en) Semiconductor structure and fabrication method thereof
CN114203697A (zh) 半导体结构及其形成方法
CN110098150B (zh) 半导体结构及其形成方法
CN109087892B (zh) 半导体结构及其形成方法、鳍式场效应晶体管的形成方法
CN114497214A (zh) 半导体结构及其形成方法
US9748333B2 (en) Semiconductor structure including dummy structure and semiconductor pattern structure including dummy structure
CN114203634A (zh) 半导体结构的形成方法
CN114792731A (zh) 半导体结构及其形成方法
CN114530379A (zh) 半导体结构的形成方法
CN110571259B (zh) Finfet器件及其制备方法
CN117476765A (zh) 半导体结构及其形成方法
CN117525068A (zh) 半导体结构及其形成方法
CN109817524B (zh) 半导体器件及其形成方法
CN117672856A (zh) 半导体结构的形成方法
CN113764273A (zh) 半导体结构及其形成方法
CN114551240A (zh) 半导体结构的形成方法
CN114497215A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination