KR100876883B1 - 반도체 소자 및 그의 제조방법 및 반도체 소자의 게이트형성방법 - Google Patents

반도체 소자 및 그의 제조방법 및 반도체 소자의 게이트형성방법 Download PDF

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Abstract

본 발명에 따른 반도체 소자는, 게이트 형성 영역과 소오스 형성 영역 및 드레인 형성 영역을 포함하는 활성 영역을 구비하며, 상기 게이트 형성 영역에 홈이 형성된 반도체 기판; 상기 홈을 포함한 게이트 형성 영역 상에 형성되며, 상기 소오스 형성 영역에 접하는 홈 측벽 상단부에 형성된 절연막을 포함하는 게이트; 및 상기 게이트 양측 활성 영역에 각각 형성된 소오스 영역 및 드레인 영역;을 포함하는 것을 특징으로 한다.

Description

반도체 소자 및 그의 제조방법 및 반도체 소자의 게이트 형성방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME AND METHOD FOR FORMING GATE OF SEMICONDUCTOR DEVICE}
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100, 200 : 반도체 기판 102, 202 : 소자분리막
204 : 스크린 산화막 106, 206 : 문턱전압 이온주입층
108, 208 : 소오스 영역 및 드레인 영역
210 : 리세스 마스크 H : 홈
112, 212 : 게이트절연막 114, 214 : 제1게이트도전막
216 : 마스크 패턴 118, 218 : 절연막
120, 220 : 제2게이트도전막 122, 222 : 제3게이트도전막
124, 224 : 하드마스크막 126, 226 : 게이트
128, 228 : 산화막 130, 230 : 스페이서
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 리세스 채널을 갖는 반도체 소자의 제조시 GIDL(Gate Induced Drain Leakage) 현상을 개선할 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
최근, 반도체 소자의 고집적화가 진행됨에 따라 트랜지스터의 채널 길이(Channel Length)는 감소하고 있고, 소오스 영역 및 드레인 영역(소오스 영역 및 드레인 영역)으로의 이온주입 농도는 증가하고 있는 추세이다.
이로 인해, 소오스 영역 및 드레인 영역 간의 간섭(Charge Sharing) 현상이 증가하고 게이트의 제어 능력이 저하되어 문턱전압(Threshold Voltage : Vt)이 급격히 낮아지는 이른바 단채널효과(Short Channel Effect)가 발생한다. 또한, 상기 소오스 영역 및 드레인 영역의 전계(Electric Field) 증가에 따른 접합 누설전류(Leakage Current) 증가 현상으로 인해 리프레쉬 특성이 열화되는 문제점이 발생한다. 그러므로, 기존의 플래너(Planar) 채널을 갖는 반도체 소자로는 상기한 고집적화에 따른 제반 문제점들을 극복하는데 그 한계점에 이르게 되었다.
이에, 유효 채널 길이(Effective Channel Length)를 확보할 수 있는 다양한 형태의 리세스 채널(Recess Channel)을 갖는 반도체 소자에 대한 아이디어 및 실제 공정개발 연구가 활발히 진행되고 있다.
이하에서는, 종래 기술에 따른 리세스 채널을 갖는 반도체 소자의 제조방법을 간략하게 설명하도록 한다.
먼저, 게이트 형성 영역을 포함하는 활성 영역 및 소자분리 영역을 갖는 반도체 기판의 상기 소자분리 영역에 상기 활성 영역을 정의하는 소자분리막을 형성한 후, 상기 소자분리막이 형성된 기판 전면 상에 스크린 산화막을 형성한다. 이어서, 상기 스크린 산화막이 형성된 기판 결과물에 대해 문턱전압 조절 이온주입 및 소오스/드레인 이온주입을 수행하고 상기 스크린 산화막을 제거한다.
그런 다음, 상기 이온주입이 수행된 기판 결과물 상에 상기 활성 영역의 게이트 형성 영역을 노출시키는 마스크 패턴을 형성하고, 그리고 나서, 상기 마스크 패턴에 의해 노출된 기판 부분을 식각하여 상기 활성 영역의 게이트 형성 영역에 홈을 형성한 후, 상기 마스크 패턴을 제거한다.
계속해서, 상기 홈을 포함한 기판 표면 상에 게이트절연막을 형성한 다음, 상기 게이트절연막 상에 상기 홈을 매립하도록 게이트도전막 및 하드마스크막을 차례로 형성한다. 상기 게이트절연막은 통상 산화막으로 형성하고, 상기 게이트도전막은 통상 폴리실리콘막과 금속막의 적층막, 예컨데, 폴리실리콘막과 텅스텐막의 적층막 구조로 형성하며, 상기 하드마스크막은 통상 질화막으로 형성한다.
이어서, 상기 하드마스크막과 게이트도전막 및 게이트절연막을 패터닝하여 상기 홈을 포함한 게이트 형성 영역에 리세스 채널을 갖는 트랜지스터를 형성한 다음, 공지된 일련의 후속 공정들을 차례로 수행하여 종래 기술에 따른 반도체 소자를 완성한다.
한편, 반도체 소자의 고집적화가 심화되면서, 셀(Cell) 사이즈의 감소로 인해 게이트 선폭 감소가 수반되고 있고, 이러한 상기 게이트 전극의 선폭 감소는 트 랜지스터의 채널 길이 감소를 초래시키고 있다. 그리고, 상기 고집적화된 반도체 소자의 동일 문턱전압을 맞추기 위해서 반도체 소자의 채널 도핑(Doping) 농도를 증가시키고 있는데, 상기 채널 도핑 농도의 증가로 인해 소자의 누설 전류(Leakage Current : LC)가 증가하고 리프레쉬(Refresh) 특성이 저하되고 있다.
이에, 상기 리프레쉬 특성 저하를 방지하기 위해 상기 게이트도전막으로서 N형 폴리실리콘막 대신 P형 폴리실리콘막을 적용하여 보론(Boron) 계통의 채널 도핑을 통해 문턱전압(Vt)을 조절하는 방안이 제안된 바 있다.
자세하게, 상기 게이트도전막으로서 N형 폴리실리콘막 대신에 P형 폴실리콘막을 사용하게 되면, 실리콘으로 이루어진 반도체 기판의 밴드 갭(Band Gap) 전압 차이를 통해 낮은 채널 도우즈(Dose)로도 문턱전압을 확보할 수 있기 때문에, 채널 도핑 농도를 대폭 감소시킬 수 있으며, 이를 통해, 리프레쉬 특성을 개선할 수 있는 것이다.
그러나, 전술한 종래 기술의 경우에는 소오스 영역 및 드레인 영역과 같은 소오스 영역 및 드레인 영역과 게이트의 페르미 레벨(Fermi Level) 차이(예컨데, 1.1V 정도)로 인한 밴드 휘어짐 현상이 심화되어 소오스 영역과 인접한 홈의 측벽 상단부에서 GIDL(Gate Induced Drain Leakage) 현상이 야기되며, 이 때문에, 누설 전류가 증가하고 리프레쉬 특성 저하가 유발된다.
여기서, 상기 GIDL 현상은 상기 게이트와 기판이 접하는 양측 모서리 부분에 전계(Electric field)가 집중됨에 따라 전류가 누설되는 현상으로서, 소자의 리프레쉬 시간을 감소시키는 주요 요인이므로 소자 특성 및 신뢰성 향상을 위해서는 반 드시 해결해야 하는 과제이다.
본 발명은, 리세스 채널을 갖는 반도체 소자의 제조시 GIDL(Gate Induced Drain Leakage) 현상을 개선하여 소자 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
본 발명에 따른 반도체 소자는, 게이트 형성 영역과 소오스 형성 영역 및 드레인 형성 영역을 포함하는 활성 영역을 구비하며, 상기 게이트 형성 영역에 홈이 형성된 반도체 기판; 상기 홈을 포함한 게이트 형성 영역 상에 형성되며, 상기 소오스 형성 영역에 접하는 홈 측벽 상단부에 형성된 절연막을 포함하는 게이트; 및 상기 게이트 양측 활성 영역에 각각 형성된 소오스 영역 및 드레인 영역;을 포함하는 것을 특징으로 한다.
여기서, 상기 홈은 상기 소오스 영역 및 드레인 영역보다 깊은 깊이를 갖도록 형성된다.
상기 절연막은 상기 게이트 CD(Critical Dimension)의 1/5∼1/2의 폭을 갖도록 형성된.
상기 절연막은 상기 반도체 기판의 표면으로부터 100∼200Å의 두께가 돌출되도록 형성된다.
상기 절연막은 그의 저면이 상기 소오스 영역의 저면과 유사한 위치에 배치되도록 형성된다.
상기 절연막은 산화막으로 이루어진다.
또한, 본 발명에 따른 반도체 소자의 제조방법은, 게이트 형성 영역을 포함한 활성 영역을 갖는 반도체 기판 내에 소오스/드레인 이온주입을 수행하여 소오스 영역 및 드레인 영역을 형성하는 단계; 상기 반도체 기판의 게이트 형성 영역을 식각하여 홈을 형성하는 단계; 상기 홈을 포함한 반도체 기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 홈을 매립하도록 제1게이트도전막을 형성하는 단계; 상기 소오스 영역과 접하는 홈의 측벽 상단부에 형성된 제1게이트도전막 부분이 제거되도록 상기 제1게이트도전막을 식각하는 단계; 상기 제1게이트도전막이 제거된 홈의 측벽 상단부에 절연막을 형성하는 단계; 상기 절연막과 제1게이트도전막 상에 제2게이트도전막을 형성하는 단계; 상기 제2게이트도전막 상에 제3게이트도전막과 하드마스크막을 차례로 형성하는 단계; 및 상기 하드마스크막, 제3게이트도전막, 제2게이트도전막, 제1게이트도전막, 절연막 및 게이트절연막을 식각하여 게이트를 형성하는 단계;를 포함하는 것을 특징으로 한다.
여기서, 상기 소오스 영역 및 드레인 영역을 형성하는 단계 전, 상기 반도체 기판 상에 스크린 산화막을 형성하는 단계; 및 상기 스크린 산화막이 형성된 반도체 기판 내에 대해 문턱전압 조절 이온주입을 수행하여 상기 소오스 영역 및 드레인 영역 아래에 배치되는 문턱전압 조절 이온주입층을 형성하는 단계;를 더 포함한다.
상기 홈은 상기 소오스 영역 및 드레인 영역보다 깊은 깊이로 형성한다.
상기 제1게이트도전막을 식각하는 단계는, 상기 제1게이트도전막 상에 상기 소오스 영역과 접하는 홈 부분에 형성된 제1게이트도전막 부분을 노출시키는 마스크 패턴을 형성하는 단계; 상기 마스크 패턴에 의해 노출된 제1게이트도전막 부분을 식각하는 단계; 및 상기 마스크 패턴을 제거하는 단계;를 포함한다.
상기 절연막은 상기 반도체 기판의 표면으로부터 100∼200Å의 두께가 돌출되도록 형성한다.
상기 절연막은 상기 게이트 CD의 1/5∼1/2의 폭을 갖도록 형성한다.
상기 절연막은 그의 저면이 상기 소오스 영역의 저면과 유사한 위치에 배치되도록 형성한다.
상기 절연막은 산화막으로 형성한다.
상기 제2게이트도전막을 형성하는 단계 후, 그리고, 상기 제3게이트도전막을 형성하는 단계 전, 상기 제2게이트도전막의 표면을 평탄화하는 단계;를 더 포함한다.
게다가, 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법은, 게이트 형성 영역을 포함한 활성 영역을 갖는 반도체 기판의 상기 게이트 형성 영역을 식각하여 홈을 형성하는 단계; 상기 홈을 포함한 반도체 기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 홈을 매립하도록 제1게이트도전막을 형성하는 단계; 상기 홈의 일측 상단부에 대응되는 제1게이트도전막 부분이 제거되도록 상기 제1게이트도전막을 식각하는 단계; 상기 제1게이트도전막 부분이 제거된 홈의 일측 상단부에 절연막을 형성하는 단계; 상기 절연막과 제1게이트도전막 상에 제2게이트도전막을 형성하는 단계; 및 상기 제2게이트도전막 상에 제3게이트도전막과 하드마스크막을 차례로 형성하는 단계;를 포함하는 것을 특징으로 한다.
여기서, 상기 홈은 상기 게이트에 대응하여 형성되는 소오스 영역 및 드레인 영역의 형성 깊이보다 깊은 깊이로 형성한다.
상기 절연막은 상기 반도체 기판의 표면으로부터 100∼200Å의 두께가 돌출되도록 형성한다.
상기 절연막은 상기 게이트 CD의 1/5∼1/2의 폭을 갖도록 형성한다.
상기 절연막은 산화막으로 형성한다.
상기 절연막은 그의 저면이 상기 게이트에 대응하여 형성되는 소오스 영역 및 드레인 영역의 형성 깊이와 유사한 위치에 배치되도록 형성한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 유효 채널 길이(Effective Channel Length)를 증가시키기 위해 리세스 채널을 갖는 트랜지스터를 형성하는 반도체 소자의 제조시, 소오스 영역과 접하는 홈의 측벽 상단부에 선택적으로 다른 부분에서보다 두꺼운 두께를 갖는 절연막을 형성한다.
이렇게 하면, 게이트와 반도체 기판이 접하는 양측 모서리 부분, 자세하게, 상기 소오스 영역과 P형 폴리실리콘막 사이의 전계(Electric field)를 완화시킴으로써 GIDL(Gate Induced Drain Leakage) 현상을 개선할 수 있으며, 이를 통해, 소자의 리프레쉬(Refresh) 특성 및 셀 특성을 효과적으로 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도시된 바와 같이, 게이트 형성 영역과 소오스 형성 영역 및 드레인 형성 영역을 포함하는 활성 영역을 구비된 반도체 기판(100)의 상기 게이트 형성 영역에 상기 소오스 형성 영역 및 드레인 형성 영역보다 깊은 깊이를 갖는 홈(H)이 형성된다. 그리고, 상기 홈(H)을 포함한 게이트 형성 영역에 게이트(126)가 형성되며, 상기 게이트(126) 양측 활성 영역의 소오스 형성 영역 및 드레인 형성 영역에 각각 소오스 영역 및 드레인 영역(108)이 형성된다.
이때, 상기 게이트(126)는 상기 홈(H) 표면에 형성된 게이트절연막(112), 상기 소오스 영역에 접하는 홈(H) 측벽 상단부에 형성된 절연막(118), 상기 게이트절연막(112)과 절연막(118) 상에 형성된 게이트도전막(114, 120, 122) 및 상기 게이트도전막(114, 120, 122) 상에 형성된 하드마스크막(124)을 포함한다.
상기 게이트 절연막(112)과 절연막(118)은 산화막으로 형성되고, 상기 게이트도전막(114, 120, 122)은 P형 폴리실리콘막(114, 120)과 금속계막(122)의 적층막으로 형성되며, 상기 하드마스크막(124)은 질화막으로 형성된다.
또한, 상기 절연막(118)은 그의 저면이 상기 소오스 영역의 저면과 유사한 위치에 배치되고, 상기 게이트(126) CD(Critical Dimension)의 1/5∼1/2 정도의 폭을 가지도록 형성되며, 상기 반도체 기판(100)의 표면으로부터 100Å 정도 이상의 두께, 바람직하게는, 100∼200Å 정도의 두께가 돌출되도록 형성된다.
여기서, 도 1의 미설명된 도면부호 102는 소자분리막을, 106은 문턱전압 이온주입층을, 128은 산화막을, 그리고, 130은 스페이서을 각각 나타낸다.
본 발명에 따르면, 상기 소오스 영역과 접하는 홈(H)의 측벽에 선택적으로 절연막(118)을 형성함으로써, 상기 홈(H) 양측 모서리에 전계가 집중되는 것을 완화할 수 있으며, 이를 통해, GIDL 현상을 개선할 수 있다. 따라서, 본 발명은 상기 GIDL 현상으로 인해 야기되는 리프레쉬 특성 저하 및 소자 특성과 신뢰성 저하를 방지할 수 있다.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 게이트 형성 영역을 포함한 활성 영역 및 소자분리 영역을 갖는 반도체 기판(200)의 상기 소자분리 영역에 상기 활성 영역을 정의하는 소자분리막(202)을 형성한 후, 상기 소자분리막(202)을 포함한 반도체 기판(200) 전면 상에 스크린 산화막(204)을 형성한다.
그런 다음, 상기 스크린 산화막(204)이 형성된 반도체 기판(200)에 대해 문턱전압 조절 이온주입 공정(도시안됨)을 수행하여 문턱전압 이온주입층(206)을 형성한다.
그리고 나서, 상기 문턱전압 이온주입층(206)이 형성된 반도체 기판(200)에 대해 소오스/드레인 이온주입 공정을 수행하여 상기 문턱전압 이온주입층(206)의 윗부분에 소오스 영역 및 드레인 영역(208)을 형성한다. 상기 소오스/드레인 이온주입 공정은 N형 불순물을 사용하여 수행하여 상기 소오스 영역 및 드레인 영역(208)은 N형 이온주입층으로 형성한다.
도 2b를 참조하면, 상기 반도체 기판(200) 결과물로부터 상기 스크린 산화막 을 제거한 다음, 상기 소오스 영역 및 드레인 영역(208)이 형성된 반도체 기판(200) 상에 상기 게이트 형성 영역을 노출시키는 리세스 마스크(210)을 형성한다.
계속해서, 상기 리세스 마스크(210)에 의해 노출된 반도체 기판(200) 부분을 식각하여 상기 게이트 형성 영역에 홈(H)을 형성한다. 이때, 상기 홈(H)은 건식 식각 방식을 통해 형성하며, 상기 소오스 영역 및 드레인 영역(208)보다 깊은 깊이로 형성함이 바람직하다.
도 2c를 참조하면, 상기 반도체 기판(200) 결과물로부터 리세스 마스크를 제거한 다음, 상기 홈(H)을 포함한 반도체 기판(200) 표면 상에 게이트절연막(212)을 형성한다. 상기 게이트절연막(212)은 열산화(Thermal Oxidation) 공정을 통해 산화막으로 형성한다.
도 2d를 참조하면, 상기 게이트절연막(212) 상에 상기 홈(H)을 매립하도록 제1게이트도전막(214)을 형성한다. 상기 제1게이트도전막(214)은 P형 폴리실리콘막으로 형성하며, 상기 제1게이트도전막(214)을 형성한 다음, 제1게이트도전막(214)의 표면을 평탄화시킴이 바람직하다.
도 2e를 참조하면, 상기 제1게이트도전막(214) 상에 상기 소오스 영역 및 드레인 영역(208) 중 소오스 영역과 접하는 홈(H) 부분에 형성된 제1게이트도전막(214) 부분을 노출시키는 마스크 패턴(216)을 형성한 후, 상기 마스크 패턴(216)에 의해 노출된 제1게이트도전막(214) 부분을 일부 두께만큼 식각한다.
이때, 상기 식각은 건식 식각 방식으로 상기 제1게이트도전막(214) 부분이 소오스 영역 및 드레인 영역(208)의 깊이만큼 식각되도록 수행하며, 상기 건식 식각을 통해 상기 소오스 영역과 접하는 홈(H)의 측벽 상단부의 제1게이트도전막(214) 부분이 제거된다.
도 2f를 참조하면, 상기 반도체 기판(200) 결과물로부터 상기 마스크 패턴을 제거한 다음, 상기 제1게이트도전막(214)이 제거된 홈(H)의 측벽 상단부를 매립하고 그의 저면이 상기 소오스 영역의 저면과 유사한 위치에 배치되는 절연막(218)을 형성한다.
상기 절연막(218)은 산화막으로 형성하고, 상기 홈(H) 내에서 게이트 CD의 절반 정도, 바람직하게는, 1/5∼1/2 정도의 폭을 갖도록 형성하며, 또한, 후속 게이트 패터닝 공정시 기판(200)을 보호하기 위해 반도체 기판(200)의 표면으로부터 100Å 정도 이상의 두께, 바람직하게는, 100∼200Å 정도의 두께가 돌출되도록 형성한다.
여기서, 본 발명은 상기 소오스 영역과 접한 홈(H)의 측벽 상단부에 선택적으로 절연막(218)을 형성함으로써, 상기 홈(H)의 측벽 상단부에 다른 부분보다 두꺼운 절연막(218)을 형성할 수 있으며, 이를 통해, GIDL 현상을 효과적으로 개선할 수 있다. 이는, 상기 GIDL 현상이 절연막의 두께에 반비례하기 때문이다.
도 2g를 참조하면, 상기 절연막(218) 및 제1게이트도전막(214) 상에 제2게이트도전막(220)을 형성한다. 상기 제2게이트도전막(220)은 P형 폴리실리콘막으로 형성하며, 상기 제2게이트도전막(220)을 형성한 다음, 상기 제2게이트도전막(220)의 표면을 평탄화시킴이 바람직하다.
상기 평탄화는 후속으로 형성되는 비트라인 콘택플러그 및 스토리지 노드 콘택플러그 간의 단차를 해소하기 위해 수행하는 것이며, 상기 평탄화를 상기 제1게이트도전막(114)이 노출되도록 수행하여 상기 제2게이트도전막(220)과 제1게이트도전막(114)의 표면을 함께 평탄화시켜도 무방하다.
도 2h를 참조하면, 상기 제2게이트도전막(220) 상에 제3게이트도전막(222)과 하드마스크막(224)을 차례로 형성한다. 이때, 상기 제3게이트도전막(222)은 금속계막, 예컨데, 텅스텐막으로 형성하며, 상기 하드마스크막(224)은 질화막으로 형성한다.
도 2i를 참조하면, 상기 하드마스크막(224), 제3게이트도전막(222), 제2게이트도전막(220), 제1게이트도전막(214), 절연막(218) 및 게이트절연막(212)을 건식 식각 방식으로 패터닝하여 상기 홈(H)을 포함한 게이트 형성 영역에 게이트(226)를 형성한다.
다음으로, 상기 하드마스크막(224)을 제외한 게이트(226)의 측벽에 라이트(Light) 산화막(228)을 형성한 후, 상기 산화막(228)을 포함한 게이트(226)의 측벽에 스페이서(230)을 형성한다.
이후, 도시하지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.
여기서, 본 발명은 리세스 채널을 갖는 반도체 소자의 제조시 소오스 영역과 접하는 홈의 측벽 상단부에 선택적으로 절연막을 형성함으로써, 상기 홈의 측벽 상단부에 전계가 집중되는 것을 완화시킬 수 있으며, 이를 통해, 상기 부분에서 발생 되는 GIDL 현상을 개선할 수 있다.
따라서, 본 발명은 소오스 영역과 접하는 홈의 측벽 상단부에 형성된 절연막을 통해 상기 GIDL 현상을 효과적으로 개선함으로써, 리프레쉬 특성을 개선할 수 있으며, 또한, 소자 특성 및 신뢰성을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 리세스 채널을 갖는 반도체 소자의 제조시, 소오스 영역과 접하는 홈의 측벽 상단부에 선택적으로 두꺼운 절연막을 형성함으로써, 상기 홈의 측벽 상단부에서 발생되는 GIDL(Gate Induced Drain Leakage) 현상을 개선할 수 있다.
또한, 본 발명은 상기 GIDL 현상을 효과적으로 개선함으로써, 셀 특성 및 리프레쉬 특성을 효과적으로 개선할 수 있으며, 또한, 소자 특성 및 신뢰성을 향상시킬 수 있다.

Claims (18)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 게이트 형성 영역을 포함한 활성 영역을 갖는 반도체 기판 내에 소오스/드레인 이온주입을 수행하여 소오스 영역 및 드레인 영역을 형성하는 단계;
    상기 반도체 기판의 게이트 형성 영역을 식각하여 홈을 형성하는 단계;
    상기 홈을 포함한 반도체 기판 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 홈을 매립하도록 제1게이트도전막을 형성하는 단계;
    상기 소오스 영역과 접하는 홈의 측벽 상단부에 형성된 제1게이트도전막 부분이 제거되도록 상기 제1게이트도전막을 식각하는 단계;
    상기 제1게이트도전막이 제거된 홈의 측벽 상단부에 절연막을 형성하는 단계;
    상기 절연막과 제1게이트도전막 상에 제2게이트도전막을 형성하는 단계;
    상기 제2게이트도전막 상에 제3게이트도전막과 하드마스크막을 차례로 형성하는 단계; 및
    상기 하드마스크막, 제3게이트도전막, 제2게이트도전막, 제1게이트도전막, 절연막 및 게이트절연막을 식각하여 게이트를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 소오스 영역 및 드레인 영역을 형성하는 단계 전,
    상기 반도체 기판 상에 스크린 산화막을 형성하는 단계; 및
    상기 스크린 산화막이 형성된 반도체 기판 내에 대해 문턱전압 조절 이온주입을 수행하여 상기 소오스 영역 및 드레인 영역 아래에 배치되는 문턱전압 조절 이온주입층을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 6 항에 있어서,
    상기 홈은 상기 소오스 영역 및 드레인 영역보다 깊은 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 6 항에 있어서,
    상기 제1게이트도전막을 식각하는 단계는,
    상기 제1게이트도전막 상에 상기 소오스 영역과 접하는 홈 부분에 형성된 제1게이트도전막 부분을 노출시키는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴에 의해 노출된 제1게이트도전막 부분을 식각하는 단계; 및
    상기 마스크 패턴을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 6 항에 있어서,
    상기 절연막은 상기 반도체 기판의 표면으로부터 100∼200Å의 두께가 돌출되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 6 항에 있어서,
    상기 절연막은 상기 게이트 CD의 1/5∼1/2의 폭을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 6 항에 있어서,
    상기 절연막은 그의 저면이 상기 소오스 영역의 저면과 유사한 위치에 배치되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 6 항에 있어서,
    상기 제2게이트도전막을 형성하는 단계 후, 그리고, 상기 제3게이트도전막을 형성하는 단계 전,
    상기 제2게이트도전막의 표면을 평탄화하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 게이트 형성 영역을 포함한 활성 영역을 갖는 반도체 기판의 상기 게이트 형 성 영역을 식각하여 홈을 형성하는 단계;
    상기 홈을 포함한 반도체 기판 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 홈을 매립하도록 제1게이트도전막을 형성하는 단계;
    상기 홈의 일측 상단부에 대응되는 제1게이트도전막 부분이 제거되도록 상기 제1게이트도전막을 식각하는 단계;
    상기 제1게이트도전막 부분이 제거된 홈의 일측 상단부에 절연막을 형성하는 단계;
    상기 절연막과 제1게이트도전막 상에 제2게이트도전막을 형성하는 단계; 및
    상기 제2게이트도전막 상에 제3게이트도전막과 하드마스크막을 차례로 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  15. 제 14 항에 있어서,
    상기 홈은 상기 게이트에 대응하여 형성되는 소오스 영역 및 드레인 영역의 형성 깊이보다 깊은 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  16. 제 14 항에 있어서,
    상기 절연막은 상기 반도체 기판의 표면으로부터 100∼200Å의 두께가 돌출되도록 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  17. 제 14 항에 있어서,
    상기 절연막은 상기 게이트 CD의 1/5∼1/2의 폭을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  18. 제 14 항에 있어서,
    상기 절연막은 그의 저면이 상기 게이트에 대응하여 형성되는 소오스 영역 및 드레인 영역의 형성 깊이와 유사한 위치에 배치되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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