KR100607177B1 - 비대칭 채널영역을 갖는 트랜지스터를 구비하는 반도체 소자 및 그 제조방법. - Google Patents

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Abstract

비대칭 채널영역을 갖는 트랜지스터를 구비하는 반도체 소자 및 그 제조방법이 제공된다. 상기 반도체 소자는 활성영역을 갖는 반도체기판을 구비한다. 상기 활성영역을 가로지르도록 적어도 두개의 채널 트렌치들이 배치된다. 게이트 절연막이 상기 채널 트렌치들의 내벽을 덮는다. 게이트 패턴들이 상기 채널 트렌치들을 각각 채우고 상기 반도체기판의 주표면 상으로 연장된다. 상기 채널 트렌치들 사이의 상기 활성영역 내에 제1 도전형을 갖는 드레인 영역이 배치된다. 상기 채널 트렌치들에 의하여 상기 드레인 영역으로 부터 이격되도록 상기 활성영역 내에 제1 도전형을 갖는 소스 영역이 배치된다. 상기 드레인 영역 하부의 상기 활성영역 내에 적어도 상기 채널 트렌치들의 측벽들과 접하도록 제2 도전형을 갖는 채널 불순물 영역이 배치된다.
트랜지스터, 트렌치 게이트, 채널 불순물 영역, 비대칭

Description

비대칭 채널영역을 갖는 트랜지스터를 구비하는 반도체 소자 및 그 제조방법.{A semiconductor device including a transistor having asymmetric channel region and a method of fabricating the same}
도 1은 본 발명의 실시예에 의한 비대칭 채널영역을 갖는 모오스 트랜지스터를 도시한 단면도이다.
도 2는 본 발명의 제1 실시예에 의한 디램 소자의 셀어레이의 일부 평면도이다.
도 3a 내지 도 11b는 본 발명의 제1 실시예에 의한 디램 소자의 제조방법을 설명하기 위한 단면도들이다.
도 12는 본 발명의 제2 실시예에 의한 디램 소자의 셀어레이의 일부 평면도이다.
도 13 내지 도 19는 본 발명의 제2 실시예에 의한 디램 소자의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로 특히, 비대칭 채널영역을 갖는 트랜지스터를 구비하는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자는 모오스 트랜지스터와 같은 개별소자(descrete device)를 스위칭 소자로 널리 채택하고 있다. 반도체 소자의 집적도가 증가함에 따라, 상기 모오스 트랜지스터는 점점 스케일 다운되고 있다. 그 결과, 상기 모오스 트랜지스터의 채널 길이가 감소하여 단채널 효과(short channel effect)가 발생한다.
일반적으로, 단채널 효과에 따른 문턱전압의 감소를 방지하기 위해 채널영역 내에 채널이온들을 고농도로 주입하는 방법이 사용된다. 그러나, 채널이온들을 고농도로 주입하는 경우, 채널저항이 증가하여 전류구동능력이 감소된다. 또한, 채널이온들의 농도 증가는, 채널영역과 소스/드레인 영역 사이의 전기장의 증가로 이어진다. 이에 따라, 채널영역과 소스/드레인 영역 사이에 누설전류가 증가한다. 특히, 디램 소자와 같이 전하를 저장하는 캐패시터가 소스 영역 또는 드레인 영역에 연결되어 있는 경우, 상기 누설전류의 증가는 리프레쉬(refresh) 특성의 열화로 나타난다.
따라서, 모오스 트랜지스터의 채널길이 감소에 따른 단채널 효과를 방지하면서 동시에 누설전류의 증가로 인한 리프레쉬 특성의 열화를 방지할 수 있는 방법에 대한 연구가 필요하다. 특히, 캐패시터가 연결되는 소스/드레인 영역과 채널영역 사이의 전기장을 감소시키면서 문턱전압을 일정하게 유지할 수 있는 방법에 대한 연구가 필요하다. 이와 관련하여 비대칭 소스/드레인 트랜지스터를 제조하는 방법 이 미국특허 제6,596,594호에 "비대칭 채널영역 및 비대칭 소스/드레인을 갖는 전계효과 트랜지스터 소자를 제조하는 방법(method for fabricating field effect transistor(FET) device with asymmetric channel region and asymmetric sourace and drain regions)"이라는 제목으로 구오(Guo)에 의해 개시된 바 있다.
본 발명이 이루고자 하는 기술적 과제는 단채널 효과 및 접합영역에서의 누설전류에 의한 리프레쉬 특성 열화를 동시에 방지할 수 있는 반도체 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 소자의 제조방법을 제공하는 데 있다.
상기 기술적 과제들을 이루기 위하여 본 발명의 일태양은 비대칭 채널영역을 갖는 트랜지스터를 구비하는 반도체 소자를 제공한다. 상기 반도체 소자는 활성영역을 갖는 반도체기판을 구비한다. 상기 활성영역을 가로지르도록 적어도 두개의 채널 트렌치들이 배치된다. 게이트 절연막이 상기 채널 트렌치들의 내벽을 덮는다. 게이트 패턴들이 상기 채널 트렌치들을 각각 채우고 상기 반도체기판의 주표면 상으로 연장된다. 상기 채널 트렌치들 사이의 상기 활성영역 내에 제1 도전형을 갖는 드레인 영역이 배치된다. 상기 채널 트렌치들에 의하여 상기 드레인 영역으로 부터 이격되도록 상기 활성영역 내에 제1 도전형을 갖는 소스 영역이 배치된다. 상기 드레인 영역 하부의 상기 활성영역 내에 적어도 상기 채널 트렌치들의 측벽들과 접하도록 제2 도전형을 갖는 채널 불순물 영역이 배치된다.
상기 반도체 소자는 DRAM 소자일 수 있다.
상기 기술적 과제들을 이루기 위하여 본 발명의 다른 태양은 비대칭 채널영역을 갖는 트랜지스터를 구비하는 반도체 소자의 제조방법을 제공한다.
일실시예에 의하면, 상기 반도체 소자의 제조방법은 반도체기판 내에 활성영역을 한정하는 소자분리막을 형성하는 것을 구비한다. 상기 활성영역을 가로지르는 적어도 두개의 채널 트렌치들을 형성한다. 상기 채널 트렌치들을 채우고 상기 반도체기판의 주표면 상으로 연장되되, 상기 채널 트렌치들 사이의 활성영역을 덮는 예비 게이트 패턴을 형성한다. 상기 예비 게이트 패턴을 갖는 반도체기판 내에 제1 도전형을 갖는 불순물 이온들을 주입하여 상기 예비 게이트 패턴 양옆의 상기 활성영역 내에 소스 영역을 형성한다. 다음으로, 상기 소스 영역이 형성된 반도체기판의 전면 상에 상기 예비 게이트 패턴을 덮는 제1 층간절연막을 형성한다. 상기 제1 층간절연막을 관통하여 상기 소스 영역과 접촉하는 BC 플러그를 형성한다. 상기 제1 층간절연막 및 상기 BC 플러그를 갖는 반도체기판의 전면 상에 제2 층간절연막을 형성한다. 상기 제2 층간절연막, 상기 제1 층간절연막 및 상기 예비 게이트 패턴의 중심부를 연속적으로 패터닝하여 상기 채널 트렌치들 사이의 활성영역을 노출시키는 직선형태의 게이트간 그루브를 형성함과 동시에 상기 게이트간 그루브에 의하여 분리된 게이트 패턴들을 형성한다. 이어서, 상기 게이트간 그루브에 의하여 노출된 활성영역 내에 제1 도전형 및 제2 도전형을 갖는 불순물 이온들을 각각 주입하여 드레인 영역 및 상기 드레인 영역 하부에 적어도 상기 채널 트렌치들의 측벽들과 접하는 채널 불순물 영역을 각각 형성한다.
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다른 실시예에 의하면, 상기 반도체 소자의 제조 방법은 반도체기판 내에 활성영역을 한정하는 소자분리막을 형성하는 것을 구비한다. 상기 활성영역을 가로지르는 적어도 두개의 채널 트렌치들을 형성하되, 상기 채널 트렌치들은 상기 채널 트렌치들 사이의 제1 서브 활성영역 및 상기 채널 트렌치들에 의하여 상기 제1 서브 활성영역으로 부터 이격된 제2 서브 활성영역을 한정하도록 형성된다. 상기 채널 트렌치들을 각각 채우고 상기 반도체기판의 주표면 상으로 연장되되, 서로 이격된 게이트 패턴들을 형성한다. 상기 게이트 패턴들을 갖는 상기 반도체기판의 전면 상에 제1 층간절연막을 형성한다. 다음으로, 상기 제1 층간절연막을 패터닝하여 상기 제2 서브 활성영역을 노출시키는 BC 홀을 형성한다. 상기 BC 홀을 갖는 반도체기판 내에 제1 도전형을 갖는 불순물 이온들을 주입하여 상기 제2 서브 활성영역 내에 소스영역을 형성한다. 상기 BC 홀을 채우고 상기 소스영역과 접촉하는 BC 플러그를 형성한다. 이어서, 상기 제1 층간절연막 및 상기 BC 플러그를 덮는 제2 층간절연막을 형성한다. 상기 제2 층간절연막 및 상기 제1 층간절연막을 연속적으로 패터닝하여 상기 제1 서브 활성영역을 노출시키는 DC 홀을 형성한다. 상기 DC 홀을 갖는 반도체기판 내에 제1 도전형 및 제2 도전형을 갖는 불순물 이온들을 각각 주입하여 상기 제1 서브 활성영역 내에 드레인 영역 및 상기 드레인 영역 하부에 적어도 상기 채널 트렌치들의 측벽들과 접하는 채널 불순물 영역을 각각 형성한다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명 하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다 른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예에 의한 비대칭 채널영역을 갖는 모오스 트랜지스터를 도시한 단면도이다.
도 1을 참조하면, 반도체기판(10)에 활성영역(12)이 한정된다. 상기 활성영역(12)은 소자분리막(도시하지 않음)에 의하여 한정될 수 있다. 상기 활성영역 (12)의 반도체기판(10) 내에 채널 트렌치(14)가 배치된다. 상기 채널 트렌치(14)는 상기 반도체기판(10)의 주 표면(S)으로 부터 소정깊이를 갖으며 상기 활성영역 (12)을 가로지르도록 배치된다. 상기 채널 트렌치(14)의 내벽을 덮도록 게이트 절연막(18)이 배치된다. 상기 게이트 절연막(18)은 열산화법(thermal oxidation)에 의한 실리콘산화막일 수 있다. 상기 채널 트렌치(14)를 갖는 반도체기판 상에 게이트 전극(16)이 배치된다. 상기 게이트 전극(16)은 상기 채널 트렌치(14)를 채우고 상기 반도체기판의 주표면(S) 상으로 연장되도록 배치된다. 상기 게이트 전극 (16)은 폴리실리콘으로 이루어 질 수도 있으나 바람직하게는 도 1에 도시된 바와 같이 폴리실리콘 패턴(16a) 및 금속 실리사이드 패턴(16b)의 적층구조를 가질 수 있다. 상기 금속 실리사이드 패턴(16b)은 예를 들어 텅스텐 실리사이드 패턴일 수 있다. 상기 채널 트렌치(18) 양옆의 상기 활성영역(12) 내에 제1 도전형을 갖는 소스/드레인 영역들(20)이 배치된다. 본 발명의 실시예에서 상기 소스/드레인 영역들(20)은 N 형 불순물 영역일 수 있다. 이하 본 명세서에서 사용되는 제1 도전형 또는 제2 도전형이라는 용어는 각각 N형 또는 P형을 의미한다. 본 발명의 각 실시예들에서는 제1 도전형이 N형이고 제2 도전형이 P형인 경우 즉, NMOS 트랜지스터인 경우를 상정하여 설명할 것이다. 상기 소스/드레인 영역들(20) 중 하나의 하부에 적어도 상기 채널 트렌치(14)의 측벽과 접하도록 채널 불순물 영역(22)이 배치된다. 즉, 상기 채널 불순물 영역(22)은 상기 소스/드레인 영역들(20)중 하나의 하부면과 접하고 상기 채널 트렌치(14)의 일측벽과 접하도록 배치된다. 상기 채널 불순물 영역(22)은 제2 도전형을 갖는다. 상기 소스/드레인 영역들(20)이 N 형 불순물 영역인 경우에 상기 채널 불순물 영역(22)은 P형 불순물 영역이다. 상기 채널 불순물 영역(22)은 단채널 효과에 의하여 상기 모오스 트랜지스터의 문턱전압이 감소되는 것을 방지하는 역할을 한다. 바람직하게는 상기 소스/드레인 영역들(20) 중 다른 하나의 소스/드레인 영역 하부의 상기 활성영역 내에 저농도 불순물 영역(24)이 더 배치될 수 있다. 상기 저농도 불순물 영역(24)은 상기 소스/드레인 영역들(20)과 같은 도전형을 갖으며 상기 소스/드레인 영역들(20) 보다 낮은 불순물 농도를 갖는 것이 바람직하다. 상기 모오스 트랜지스터가 동작시 상기 채널 트렌치(14)의 측벽 및 바닥면을 따라 채널영역(26)이 형성된다. 한편, 상기 저농도 불순물 영역(24)이 배치된 경우에는 상기 채널 영역(26)은 상기 저농도 불순물 영역(24)의 하부면까지 형성될 것이다.
상술한 바와 같이 본 발명의 실시예에 의하면 상기 채널 불순물 영역(22)이 상기 소스/드레인 영역(20)들 중 한쪽의 하부에만 비대칭적으로 배치된다. 그 결과, 상기 게이트 전극(16) 양옆의 활성영역 내에 형성된 불순물 영역들이 비대칭적인 접합 프로파일(junction profile)을 갖는다. 즉, 상기 채널 불순물 영역(22)이 배치된 쪽에서는 급하고 얕은 접합(abrupt and shallow junction)이 형성되며 다른 쪽에서는 완만하고 깊은 접합(gradual and deep junction)이 형성된다. 또한, 상기 채널 불순물 영역(22)이 상기 채널영역(26)의 일측에만 비대칭적으로 배치된다. 본 발명의 실시예에서 상기 채널 불순물 영역(22)은 상기 소스/드레인 영역들(20) 중 상대적으로 누설전류가 허용되는 쪽의 소스/드레인영역 하부에 배치되는 것이 바람직하다. 이렇게 함으로써, 상기 채널 불순물 영역(22)을 형성하여 단채널 효과에 의한 문턱전압 감소를 방지하면서도 누설전류에 의한 문제점을 최소화 할 수 있다.
예를 들어, 상기 모스트랜지스터가 디램셀에 사용되는 경우에 상기 채널 불순물 영역(22)은 비트라인과 전기적으로 연결되는 소스/드레인 영역의 하부에 배치되는 것이 바람직하다. 또한, 캐패시터와 전기적으로 연결되는 소스/드레인 영역의 하부에는 선택적으로 저농도 불순물 영역(24)을 배치하여 완만하고 깊은 접합을 형성하는 것이 바람직하다.
도 2는 본 발명의 제1 실시예에 의한 디램 소자의 셀어레이의 일부 평면도이고 도 3a 내지 도 11b는 본 발명의 제1 실시예에 의한 디램 소자의 제조방법을 설명하기 위한 단면도들이다. 도 3a 내지 도 11b에 있어서, 도 3a, 도 4a, 도 5, 도 6, 도 7, 도 8a, 도 9a, 도 10a, 및 도 11a는 도 2의 Ⅰ~Ⅰ′선에 따라 취해진 단 면도들이고, 도 3b, 도 4b, 도 8b, 도 9b, 도 10b, 도 11b는 도 2의 Ⅱ~Ⅱ′선에 따라 취해진 단면도들이다.
먼저, 도 2, 도 11a 및 도 11b를 참조하여 본 발명의 제1 실시예에 의한 디램소자를 설명한다.
도 2, 도 11a 및 도 11b를 참조하면, 반도체기판(100)에 활성영역(102)이 한정된다. 상기 활성영역(102)은 소자분리막(104)에 의하여 한정될 수 있다. 상기 활성영역(102)의 반도체기판(100) 내에 채널 트렌치들(106)이 배치된다. 상기 채널 트렌치들(106)은 상기 반도체기판(100)의 주 표면(S)으로 부터 소정깊이를 갖으며 상기 활성영역(102)을 가로지르도록 배치된다. 상기 채널 트렌치들(106)의 내벽을 덮도록 게이트 절연막(108)이 배치된다. 상기 게이트 절연막(108)은 열산화법(thermal oxidation)에 의한 실리콘산화막일 수 있다. 상기 채널 트렌치들(106)을 갖는 반도체기판 상에 게이트 패턴들(120′)이 배치된다. 상기 게이트 패턴들(120′)은 각각 상기 채널 트렌치들(106)을 채우고 상기 반도체기판의 주표면(S) 상으로 연장되도록 배치된다. 또한, 상기 게이트 패턴들(120′)은 상기 반도체기판의 주표면(S) 상에서 서로 이격되도록 배치된다. 상기 게이트 패턴들(120′)의 각각은 차례로 적층된 제1 게이트 도전막 패턴(114′), 제2 게이트 도전막 패턴(116′) 및 캐핑막 패턴(118′)을 포함한다. 상기 제1 게이트 도전막 패턴(114′)은 폴리실리콘일 수 있으며 상기 제2 게이트 도전막 패턴(116′)은 텅스텐 실리사이드와 같은 금속실리사이드일 수 있다. 또한, 상기 캐핑막 패턴(118′)은 실리콘 질화막 일수 있다. 경우에 따라서는 상기 제2 게이트 도전막 패턴(116′)은 생략될 수 있다.
상기 채널 트렌치들(106) 사이의 상기 활성영역(102) 내에 N형 불순물 이온들의 확산층인 드레인 영역(124b)이 배치된다. 이하, 본 명세서에서 소스 영역과 드레인 영역은 서로 구분되어 사용되어질 것이다. 본 명세서에서 상기 드레인 영역은 소스/드레인 영역 중 비트라인과 전기적으로 연결되는 영역을 의미한다. 또한, 상기 소스 영역은 캐패시터와 전기적으로 연결되는 영역을 의미한다. 상기 채널 트렌치들(106)에 의하여 상기 드레인 영역(124b)으로 부터 이격되도록 상기 활성영역 내에 소스 영역들(124a)이 배치된다. 상기 소스 영역들(124a) 또한 N형 불순물 이온들의 확산층이다. 상기 드레인 영역(124b) 하부의 상기 활성영역(102) 내에 채널 불순물 영역(144)이 배치된다. 상기 채널 불순물 영역(144)은 적어도 상기 채널 트렌치들(106)의 측벽들과 접하도록 배치된다. 상기 채널 불순물 영역(144)은 P형 불순물 이온들의 확산층이며 단채널 효과에 의하여 상기 디램소자를 구성하는 셀 트랜지스터의 문턱전압이 감소되는 것을 방지하는 역할을 한다. 바람직하게는 상기 소스 영역들(124a) 하부의 상기 활성영역(102) 내에 저농도 불순물 영역들(126)이 더 배치될 수 있다. 상기 저농도 불순물 영역들(126)은 상기 소스 영역들(124a)과 같은 도전형을 갖으며 상기 소스 영역들(124a) 보다 낮은 불순물 농도를 갖는 것이 바람직하다.
상기 소스 영역들(124a), 상기 드레인 영역(124b) 및 상기 채널 불순물 영역(144)을 갖는 반도체기판 상에 제1 층간절연막(128)이 배치된다. 상기 제1 층간절연막(128)은 상기 게이트 패턴들(120′)을 덮도록 배치된다. 상기 제1 층간절 연막(128′) 내에 상기 제1 층간절연막(128′)을 관통하여 상기 소스 영역들(124a)과 각각 접촉하는 BC 플러그들(burried contact plugs;134)이 배치된다. 상기 BC 플러그들(134)은 폴리실리콘 또는 텅스텐과 같은 금속으로 이루어질 수 있다. 상기 BC 플러그들(134)은 도면에 도시하지는 않았지만 캐패시터와 전기적으로 연결된다. 상기 제1 층간절연막(128) 및 상기 BC 플러그들(134)을 덮도록 제2 층간절연막(136)이 배치된다. 상기 제2 층간절연막(136) 및 상기 제1 층간절연막(128)을 관통하고 연속하여 상기 드레인 영역(124b) 양옆의 상기 게이트 패턴(120′) 측벽들 및 상기 드레인 영역(124b)을 노출시키도록 게이트간 그루브(inter-gate groove ;140)가 배치된다. 상기 게이트간 그루브(140)는 충진 절연막(filling dielectric layer;148)로 채워진다. 상기 충진 절연막(148)은 갭 충진 특성이 우수한 에스오지(spin on glass;SOG)막인 것이 바람직하다. 상기 충진 절연막(148)을 관통하여 상기 드레인 영역(124b)과 접촉하도록 DC 플러그(direct contact plug;152)가 배치된다. 상기 DC 플러그(152)는 폴리실리콘 또는 텅스텐과 같은 금속으로 이루어질 수 있다. 또한, 상기 DC 플러그(152)는 도면에 도시하지는 않았지만 비트라인과 전기적으로 연결된다.
다음으로, 도 3a 내지 도 11b를 참조하여 본 발명의 제1 실시예에 의한 디램소자의 제조방법을 설명한다.
도 2, 도 3a 및 도 3b를 참조하면, 반도체기판(100) 내에 활성영역(102)을 한정하는 소자분리막(104)을 형성한다. 상기 소자분리막(104)은 공지의 에스티아이(shallow trench isolation) 공정을 사용하여 형성될 수 있다. 다음으로 상기 반도체기판(100) 내에 상기 활성영역(102)을 가로지르고 서로 이격된 적어도 두개의 채널 트렌치들(106)을 형성한다. 더욱 자세하게는 상기 소자분리막(104)을 갖는 반도체기판(100) 상에 상기 활성영역(102)의 소정영역들을 노출시키는 개구부들을 갖는 마스크 패턴(도시하지 않음)을 형성한다. 상기 마스크 패턴은 실리콘 질화막과 같은 하드마스크 패턴으로 형성하거나 포토레지스트 패턴으로 형성할 수 있다. 이어서, 상기 마스크 패턴을 식각마스크로 사용하여 상기 반도체기판(100)을 이방성식각하여 상기 활성영역을 가로지르고 상기 반도체기판(100)의 주 표면(S)으로 부터 소정깊이 리세스된 채널 트렌치들(106)을 형성한다.
바람직하게는, 상기 채널 트렌치들(106)을 형성하기 전에 상기 소자분리막 (104)을 이온주입마스크로 사용하여 상기 반도체기판(100)의 전면에 N형 불순물 이온들을 주입하여 상기 활성영역(102) 내에 프리 도핑층들(pre-dopped layer;107)을 형성할 수 있다. 상기 프리 도핑층들(107)은 후속공정에 의하여 형성될 소스 영역 및 드레인 영역이 상기 채널 트렌치들(106)로 부터 이격되는 것을 방지하기 위하여 형성한다.
도 2, 도 4a 및 도 4b를 참조하면, 상기 채널 트렌치들(106)의 내벽 및 상기 활성영역(102)의 표면을 덮는 게이트 절연막(108)을 형성한다. 상기 게이트 절연막(108)은 열산화법에 의한 실리콘 산화막으로 형성될 수 있다. 상기 게이트 절연막(108)을 갖는 반도체기판(100)의 전면 상에 제1 게이트 도전막, 제2 게이트 도전막 및 캐핑막을 차례로 형성한다. 상기 제1 게이트 도전막은 상기 채널 트렌치들(106)을 채우고 상기 반도체기판의 주표면(S)으로 소정높이 만큼의 두께를 갖도록 형성된다. 상기 제1 게이트 도전막은 폴리실리콘 막으로 형성할 수 있으며 상기 제2 게이트 도전막은 텅스텐 실리사이드막과 같은 금속실리사이드막으로 형성할 수 있다. 경우에 따라서는 상기 제2 게이트 도전막을 형성하는 공정은 생략될 수 있다. 상기 캐핑막은 실리콘 질화막으로 형성할 수 있다. 다음으로, 상기 캐핑막 상에 제1 포토레지스트 패턴(110)을 형성한다. 상기 제1 포토레지스트 패턴(110)은 상기 채널 트렌치들(106) 및 상기 채널 트렌치들(106) 사이에 개재된 부분의 활성영역과 중첩되고 상기 활성영역(102)의 잔여부분을 노출시키는 개구부(112)를 갖는다. 상기 제1 포토레지스트 패턴(110)을 식각마스크로 사용하여 상기 캐핑막, 상기 제2 게이트 도전막 및 상기 제1 게이트 도전막을 차례로 이방성식각한다. 그 결과, 도 4a에 도시된 바와 같이 상기 채널 트렌치들(106)을 채우고 상기 반도체기판(100)의 주표면(S) 상으로 연장되되, 상기 채널 트렌치(106)들 사이의 활성영역을 덮는 예비 게이트 패턴(120)이 형성된다. 상기 예비 게이트 패턴(120)은 차례로 적층된 제1 예비 게이트 도전막 패턴(114), 제2 예비 게이트 도전막 패턴(116) 및 예비 캐핑막 패턴(118)을 포함한다. 한편, 상기 제1 포토레지스트 패턴(110)에 의하여 노출된 부분의 상기 게이트 절연막(108)은 상기 예비 게이트 패턴(120)을 형성하는 중 식각될 수 있다.
도 2, 도 5 및 도 6을 함께 참조하면, 상기 예비 게이트 패턴(120)을 갖는 반도체기판 내에 N형 불순물 이온들(122)을 주입하여 상기 예비 게이트 패턴(120) 양옆의 상기 활성영역(102) 내에 소스 영역들(124a)을 형성한다. 바람직하게는 상기 소스영역들(124a)을 형성하기 전 또는 후에 상기 예비 게이트 패턴(120)을 갖는 반도체기판 내에 상기 소스 영역들(124a)과 같은 도전형을 갖는 불순물 이온들, 즉 N형 불순물 이온들(122′)을 주입하는 공정이 더 수행될 수 있다. 이 공정은 상기 소스 영역들(124a)을 형성하기 위한 불순물 이온 주입공정 보다 높은 주입 에너지 및 보다 낮은 불순물 이온농도를 갖는 조건으로 수행되는 것이 바람직하다. 그 결과, 상기 소스 영역들(124) 하부의 상기 활성영역(102) 내에 저농도 불순물 영역들 (126)이 형성된다. 한편, 상기 불순물 이온들(122,122′)을 주입하는 공정은 상기 제1 포토레지스트 패턴(110)을 이온주입 마스크로 사용하여 수행될 수 있다. 또한, 상기 제1 포토레지스트 패턴(110)을 제거한 후 상기 예비 게이트 패턴(120)을 이온주입 마스크로 사용하여 수행될 수 도 있다.
도 2 및 도 7을 참조하면, 먼저 상기 제1 포토레지스트 패턴(110)을 제거한다. 상기 제1 포토레지스트 패턴(110)은 공지의 애슁(ashing) 공정을 통하여 제거될 수 있다. 상기 예비 게이트 패턴(120)의 측벽을 덮는 게이트 스페이서(130)을 형성한다. 상기 게이트 스페이서(130)은 실리콘 질화막일 수 있다. 다음으로, 상기 반도체기판(100)의 전면 상에 상기 예비 게이트 패턴(120)을 덮는 제1 층간절연막(128)을 형성한다. 상기 제1 층간절연막(128)을 패터닝하여 상기 소스 영역들 (124a)을 노출시키는 BC 홀들(burried contact halls;132)을 형성한다. 상기 BC 홀들(132)은 자기정렬콘택(self-aligned contact) 기술을 사용하여 형성될 수 있다. 이어서, 상기 BC 홀들(132)을 채우는 도전막을 형성한다. 상기 도전막은 폴리실리콘막 또는 텅스텐과 같은 금속막으로 형성할 수 있다. 상기 도전막을 상기 제1 층간절연막 (128)의 상부면이 노출될때 까지 평탄화하여 BC 플러그들(134)를 형성한다. 상기 BC 플러그들(134)은 상기 소스 영역들(124a)에 각각 전기적으로 접촉한다.
도 2, 도 8a 및 도 8b를 참조하면, 상기 제1 층간절연막(128) 및 상기 BC 플러그들(134) 상에 제2 층간절연막(136)을 형성한다. 상기 제2 층간절연막(136) 상에 소정영역의 개구부를 갖는 제2 포토레지스트 패턴(138)을 형성한다. 상기 제2 포토레지스트 패턴(138)을 식각마스크로 사용하여 상기 제2 층간절연막(136), 상기 제1 층간절연막(128) 및 상기 예비게이트 패턴(120)의 중심부를 연속적으로 이방성식각하여 상기 채널 트렌치들(106) 사이의 활성영역을 노출시키는 게이트간 그루브(140)를 형성한다. 동시에 상기 게이트간 그루브(140)에 의하여 분리된 게이트 패턴들(120′)을 형성한다. 상기 게이트 패턴들(120′)의 각각은 차례로 적층된 제1 게이트 도전막 패턴(114′), 제2 게이트 도전막 패턴(116′) 및 캐핑막 패턴(118′)을 포함한다. 다음으로, 상기 게이트간 그루브(140)에 의하여 노출된 활성영역 내에 N형 불순물 이온들(122″)을 주입하여 드레인 영역(124b)을 형성한다.
도 2, 도 9a 및 도 9b를 참조하면, 상기 드레인 영역(124b)을 형성한 후에 상기 게이트간 그루브(140)에 의하여 노출된 활성영역 내에 P형 불순물 이온들(142)을 주입하여 상기 드레인 영역(124b) 하부에 채널 불순물 영역(144)을 형성한다. 상기 채널 불순물 영역(144)은 적어도 상기 채널 트렌치들(106)의 측벽들과 접하도록 형성되는 것이 바람직하다. 한편, 도 8a 및 도 8b에 도시된 N형 불순물 이온들(122″)의 주입공정과 도 9 a 및 도 9b에 도시된 P형 불순물 이온들 (142)의 주입공정은 서로 순서가 바뀌어 수행될 수 도 있다. 즉, 먼저 채널 불순물 영역(144)을 형성한 후에 이어서 드레인 영역(124b)을 형성할 수 도 있다. 상기 불순물 이온들(122″,142)을 주입하는 공정은 상기 제2 포토레지스트 패턴(138)을 이온주입 마스크로 사용하여 수행될 수 있다. 또한, 상기 제2 포토레지스트 패턴 (138)을 제거한 후 상기 제2 층간절연막(136)을 이온주입 마스크로 사용하여 수행될 수 도 있다.
도 2, 도 10a 및 도 10b를 참조하면, 먼저 상기 제2 포토레지스트 패턴(138)을 제거한다. 상기 제2 포토레지스트 패턴(138)은 공지의 애슁(ashing) 공정을 통하여 제거될 수 있다. 다음으로, 상기 게이트간 그루브(140)의 측벽을 덮는 그루브 스페이서(146)를 형성한다. 상기 그루브 스페이서(146)는 실리콘질화막으로 형성될 수 있다. 도 10a에 도시된 바와 같이 상기 그루브 스페이서(146)는 상기 게이트 스페이서(130)와 비대칭적인 형태를 갖도록 형성된다. 다음으로, 상기 게이트간 그루브(140)를 채우는 충진 절연막(148)을 형성한다. 상기 충진 절연막(148)은 SOG막과 같이 갭 충진특성이 우수한 막으로 형성하는 것이 바람직하다.
도 2, 도 11a 및 도 11b를 참조하면, 상기 충진 절연막(148)을 패터닝하여 상기 드레인 영역(124b)을 노출시키는 DC 홀(direct contact hole)을 형성한다. 이어서, 상기 DC 홀을 채우는 도전막을 형성한다. 상기 도전막은 폴리실리콘막 또는 텅스텐과 같은 금속막으로 형성할 수 있다. 상기 도전막을 상기 제2 층간절연막(136)의 상부면이 노출될때 까지 평탄화하여 DC 플러그(152)를 형성한다. 상기 DC 플러그 (152)는 상기 드레인 영역(124a)과 전기적으로 접촉한다. 이후, 도면에 도시하지는 않았지만, 상기 DC 플러그(152)와 전기적으로 연결되는 비트라인을 형성하는 공정과 상기 BC 플러그(134)와 전기적으로 연결되는 캐패시터를 형성하는 공정이 더 수행될 수 있다.
상술한 바와 같이 본 발명의 제1 실시예에 의하면, 상기 소스영역들(124a)을 먼저 형성하고, 상기 게이트 패턴들(120′)을 형성하기 위한 이방성식각 공정을 통하여 형성된 게이트간 그루브(140)를 이용하여 드레인 영역(124b) 및 채널 불순물영역(144)을 형성한다. 그 결과, 추가적인 포토리소그래피공정을 수행하지 않고도 상기 채널 트렌치들(106) 좌우의 활성영역 내에 비대칭적인 도전형을 갖는 불순물 영역들을 형성할 수 있게 된다. 즉, 캐패시터와 연결되는 상기 소스 영역들(124a) 쪽에는 완만하고 깊은 접합을 형성하여 누설전류에 의한 리프레쉬 특성 열화를 최소화한다. 반면, 비트라인과 연결되는 상기 드레인 영역(124b) 쪽에는 채널 불순물 영역(144)을 형성하여 단채널 효과에 의한 문턱전압 감소를 방지할 수 있게 된다.
도 12는 본 발명의 제2 실시예에 의한 디램 소자의 셀어레이의 일부 평면도이고 도 13 내지 도 19는 본 발명의 제2 실시예에 의한 디램 소자의 제조방법을 설명하기 위하여 도 12의 Ⅲ~Ⅲ′선에 따라 취해진 단면도들이다.
먼저, 도 12 및 도 19를 참조하여 본 발명의 제2 실시예에 의한 디램소자를 설명한다.
도 12 및 도 19를 참조하면, 반도체기판(300)에 활성영역(302), 채널 트렌치들(306), 게이트 패턴들(320), 게이트 절연막(308), 소스 영역들(330a), 저농도 불 순물 영역들(332), 드레인 영역(330b) 및 채널 불순물 영역(344)들이 배치된다. 이들의 구조 및 배치는 본 발명의 제1 실시예에서 설명된 바와 같다. 이하에서는 본 발명의 제1 실시예와 다른부분을 위주로 하여 설명한다.
상기 게이트 패턴들(320)의 양측벽을 덮도록 게이트 스페이서들(322)이 배치된다. 상기 게이트 패턴들(320)을 갖는 반도체기판 상에 제1 층간절연막(324)이 배치된다. 상기 제1 층간절연막(324)은 상기 게이트 패턴들(320)을 덮도록 배치된다. 상기 제1 층간절연막(324) 내에 상기 제1 층간절연막(324)을 관통하여 상기 소스 영역들(330a)과 각각 접촉하는 BC 플러그들(334)이 배치된다. 상기 BC 플러그들(134)은 도면에 도시하지는 않았지만 캐패시터와 전기적으로 연결된다. 상기 제1 층간절연막(324) 및 상기 BC 플러그들(334)을 덮도록 제2 층간절연막(336)이 배치된다. 상기 제2 층간절연막(336) 및 상기 제1 층간절연막(324)을 관통하도록 배치된 DC 플러그(346)가 상기 드레인 영역(330b)과 접촉한다. 상기 DC 플러그 (346)는 도면에 도시하지는 않았지만 비트라인과 전기적으로 연결된다.
상술한 바와 같이 본 발명의 제2 실시예에 의하면 본 발명의 제1 실시예서와 같이 상기 게이트간 그루브(140), 그루브 스페이서(146) 및 충진 절연막(148)을 필요로 하지 않는다. 따라서, 보다 간단한 구조에 의하여 본 발명의 효과를 구현할 수 있게 된다.
다음으로, 도 13 내지 도 19를 참조하여 본 발명의 제2 실시예에 의한 디램소자의 제조방법을 설명한다.
도 12 및 도 13을 참조하면, 반도체기판(300) 내에 활성영역(302)을 한정하 는 소자분리막(304)을 형성한다. 다음으로 상기 제1 실시예에서와 같은 공정을 수행하여 상기 활성영역(302)을 가로지르는 채널 트렌치들(306)을 형성한다. 그 결과, 상기 채널 트렌치들(306) 사이의 제1 서브 활성영역(302a) 및 상기 채널 트렌치들(306)에 의하여 상기 제1 서브 활성영역(302a)으로 부터 이격된 제2 서브 활성영역들(302b)이 한정된다. 바람직하게는 상기 채널 트렌치들(306)을 형성하기 전에 상기 소자분리막(304)을 이온주입마스크로 사용하여 상기 반도체기판(300)의 전면에 N형 불순물 이온들을 주입하여 상기 활성영역(302) 내에 프리 도핑층들(307)을 형성할 수 있다. 다음으로, 상기 채널 트렌치들(306)의 내벽 및 상기 활성영역(302)의 표면을 덮는 게이트 절연막(308)을 형성한다. 상기 게이트 절연막(308)을 갖는 반도체기판(300)의 전면 상에 상기 본 발명의 제1 실시예와 같이 제1 게이트 도전막, 제2 게이트 도전막 및 캐핑막을 차례로 형성한다. 다음으로, 상기 캐핑막 상에 소정영역의 개구부를 갖는 제1 포토레지스트 패턴(310)을 형성한다. 상기 제1 포토레지스트 패턴(310)을 식각마스크로 사용하여 상기 캐핑막, 상기 제2 게이트 도전막 및 상기 제1 게이트 도전막을 차례로 이방성식각한다. 그 결과, 도 13에 도시된 바와 같이 상기 채널 트렌치들(306)을 각각 채우고 상기 반도체기판(100)의 주표면(S) 상으로 연장되되, 상기 반도체기판(100)의 주 표면 (S)상에서 서로 이격된 게이트 패턴들(320)이 형성된다. 본 발명의 제2 실시예에 의하면 본 발명의 제1 실시예와 달리 상기 예비 게이트 패턴을 형성함이 없이 상기 게이트 패턴들(320)이 형성된다. 상기 게이트 패턴들(320)의 각각은 차례로 적층된 제1 게이트 도전막 패턴(314), 제2 게이트 도전막 패턴(316) 및 캐핑막 패턴(318)을 포함한다. 한편, 상기 제1 포토레지스트 패턴(310)에 의하여 노출된 부분의 상기 게이트 절연막(108)은 상기 게이트 패턴들(320)을 형성하는 동안에 식각될 수 있다.
도 12 및 도 14를 참조하면, 먼저, 상기 제1 포토레지스트 패턴(310)을 제거한다. 이후, 상기 게이트 패턴들(320)의 측벽을 덮는 게이트 스페이서들(321)을 형성한다. 상기 게이트 스페이서들(322)은 실리콘 질화막으로 형성할 수 있다. 이후, 상기 반도체기판(300)의 전면 상에 게이트 패턴들(320)을 덮는 제1 층간절연막(324)을 형성한다.
도 12 ,도 15 및 도 16을 함께 참조하면, 상기 제1 층간절연막(324)을 패터닝하여 상기 제2 서브 활성영역들(302b)을 노출시키는 BC 홀들(326)을 형성한다. 상기 BC 홀들(326)은 자기정렬콘택(self-aligned contact) 기술을 사용하여 형성될 수 있다. 도 15에 도시한 바와 같이 이 과정에서 상기 제1 서브 활성영역(302b)은 노출되지 않으며 상기 제1 층간절연막(324)에 의하여 덮힌채로 유지된다. 다음으로, 상기 제1 실시예에서와 같은 공정들을 수행하여 상기 제2 서브 활성영역(302b) 내에 소스 영역들(330a) 및 선택적인 저농도 불순물 영역(332)을 형성한다. 이 공정들은 상기 소스 영역들(328a)을 형성하기 위하여 고농도의 N형 불순물 이온들(328)을 주입하는 공정과 상기 저농도 불순물 영역(332)을 형성하기 위하여 저농도의 N형 불순물 이온들(328′)을 주입하는 공정을 포함한다.
도 12 및 도 17을 참조하면, 먼저 상기 제1 실시예와 같은 방법으로 상기 BC 홀들(326)을 채우는 BC 플러그들(334)을 형성한다. 상기 제1 층간절연막(324) 및 상기 BC 플러그들(334)을 덮는 제2 층간절연막(336)을 형성한다. 다음으로, 상기 제2 층간절연막(336) 상에 소정영역의 개구부를 갖는 제2 포토레지스트 패턴(338)을 형성한다. 상기 제2 포토레지스트 패턴(338)을 식각마스크로 사용하여 상기 제2 층간절연막(336) 및 상기 제1 층간절연막(324)을 이방성식각하여 상기 제1 서브 활성영역(302a)을 노출시키는 DC 홀(340)을 형성한다. 이어서, 상기 DC 홀 (340)에 의하여 노출된 상기 제1 서브 활성영역(302a) 내에 N형 불순물 이온들(328″)을 주입하여 드레인 영역(330b)을 형성한다.
도 12 및 도 18을 참조하면, 상기 드레인 영역(330b)을 형성한 후에 상기 DC 홀(340)에 의하여 노출된 상기 제1 서브 활성영역(302a) 내에 P형 불순물 이온들 (342)을 주입하여 상기 드레인 영역(330b) 하부에 채널 불순물 영역(344)을 형성한다. 상기 채널 불순물 영역(344)은 적어도 상기 채널 트렌치들(306)의 측벽들과 접하도록 형성되는 것이 바람직하다. 한편, 제1 실시예에서와 같이 도 17에 도시된 N형 불순물 이온들 (328″)의 주입공정과 도 18에 도시된 P형 불순물 이온들 (342)의 주입공정은 서로 순서가 바뀌어 수행될 수 도 있다. 또한, 상기 불순물 이온들(328″,342)을 주입하는 공정은 상기 제2 포토레지스트 패턴(338)을 이온주입 마스크로 사용하여 수행되거나 상기 제2 포토레지스트 패턴(338)을 제거한 후 상기 제2 층간절연막(336)을 이온주입 마스크로 사용하여 수행될 수 도 있다.
도 12 및 도 19를 참조하면, 먼저 상기 제2 포토레지스트 패턴(338)을 제거한다. 다음으로, 제1 실시예에서 설명한바와 같은 공정을 수행하여 상기 DC 홀(340)을 채우는 DC 플러그(346)를 형성한다. 상기 DC 플러그(346)는 상기 드레 인 영역(330b)과 전기적으로 접촉한다. 이후, 도면에 도시하지는 않았지만, 상기 DC 플러그(346)와 전기적으로 연결되는 비트라인을 형성하는 공정과 상기 BC 플러그(334)와 전기적으로 연결되는 캐패시터를 형성하는 공정이 더 수행될 수 있다.
상술한 바와 같이 본 발명에 의하면 트랜지스터를 구성하는 한쌍의 소스/드레인 영역중 어느 한쪽의 소스/드레인 영역 하부에만 비대칭적으로 채널 불순물 영역을 형성한다. 그 결과, 단채널 효과 및 접합영역에서의 누설전류에 의한 리프레쉬 특성 열화를 동시에 방지할 수 있게된다.

Claims (27)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 활성영역을 갖는 반도체기판;
    상기 활성영역을 가로지르도록 배치된 채널 트렌치;
    상기 채널 트렌치의 내벽을 덮는 게이트 절연막;
    상기 채널 트렌치를 채우고 상기 반도체기판의 주 표면 상으로 연장된 게이트 패턴;
    상기 채널 트렌치 양옆의 상기 활성영역 내에 각각 배치되되, 제1 도전형을 갖는 소스 영역 및 드레인 영역;
    상기 드레인 영역 하부의 상기 활성영역 내에 적어도 상기 채널 트렌치의 측벽과 접하도록 배치되되, 제2 도전형을 갖는 채널 불순물 영역;
    상기 게이트 패턴을 덮도록 상기 반도체기판 상에 배치된 제1 층간절연막;
    상기 제1 층간절연막을 관통하여 상기 소스 영역과 접촉하는 BC 플러그;
    상기 제1 층간절연막 및 상기 BC 플러그를 덮는 제2 층간절연막; 및
    상기 제2 층간절연막 및 상기 제1 층간절연막을 관통하여 상기 드레인 영역과 접촉하는 DC 플러그를 포함하는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 소스 영역 하부의 상기 활성영역 내에 배치되되, 제1 도전형을 갖고 상기 소스 영역 보다 낮은 불순물 농도를 갖는 저농도 불순물 영역을 더 포함하는 반도체 소자.
  6. 제 4 항에 있어서,
    상기 제1 도전형은 N 형이고 제2 도전형은 P형인 것을 특징으로 하는 반도체 소자.
  7. 삭제
  8. 활성영역을 갖는 반도체기판;
    상기 활성영역을 가로지르도록 배치된 적어도 두개의 채널 트렌치들;
    상기 상기 채널 트렌치들의 내벽을 덮는 게이트 절연막;
    상기 채널 트렌치들을 각각 채우고 상기 반도체기판의 주표면 상으로 연장된 게이트 패턴들;
    상기 채널 트렌치들 사이의 상기 활성영역 내에 배치되되, 제1 도전형을 갖는 드레인 영역;
    상기 채널 트렌치들에 의하여 상기 드레인 영역으로 부터 이격되도록 상기 활성영역 내에 배치되되, 제1 도전형을 갖는 소스 영역;
    상기 드레인 영역 하부의 상기 활성영역 내에 적어도 상기 채널 트렌치들의 측벽들과 접하도록 배치되되, 제2 도전형을 갖는 채널 불순물 영역을 포함하는 디 램 소자.
  9. 제 8 항에 있어서,
    상기 소스 영역 하부의 상기 활성영역 내에 배치되되, 제1 도전형을 갖고 상기 소스 영역 보다 낮은 불순물 농도를 갖는 저농도 불순물 영역들을 더 포함하는 디램 소자.
  10. 제 8 항에 있어서,
    상기 제1 도전형은 N 형이고 제2 도전형은 P형인 것을 특징으로 하는 디램 소자.
  11. 제 8 항에 있어서,
    상기 게이트 패턴들을 덮도록 상기 반도체기판 상에 배치된 제1 층간절연막;
    상기 제1 층간절연막을 관통하여 상기 소스 영역과 접촉하는 BC 플러그;
    상기 제1 층간절연막 및 상기 BC 플러그를 덮는 제2 층간절연막;
    상기 제2 층간절연막 및 상기 제1 층간절연막을 관통하고 연속하여 상기 드레인 영역 양옆의 게이트 패턴 측벽들 및 상기 드레인 영역을 노출시키는 게이트간 그루브;
    상기 게이트간 그루브의 측벽을 덮는 그루브 스페이서;
    상기 게이트간 그루브를 채우는 충진 절연막;
    상기 충진 절연막을 관통하여 상기 드레인 영역과 접촉하는 DC 플러그를 더 포함하는 디램 소자.
  12. 제 8 항에 있어서,
    상기 게이트 패턴들을 덮도록 상기 반도체기판 상에 배치된 제1 층간절연막;
    상기 제1 층간절연막을 관통하여 상기 소스 영역과 각각 접촉하는 BC 플러그;
    상기 제1 층간절연막 및 상기 BC플러그를 덮는 제2 층간절연막;
    상기 제2 층간절연막 및 상기 제1 층간절연막을 관통하여 상기 드레인 영역과 접촉하는 DC 플러그를 포함하는 디램 소자.
  13. 반도체기판 내에 활성영역을 한정하는 소자분리막을 형성하고,
    상기 활성영역을 가로지르는 적어도 두개의 채널 트렌치들을 형성하고,
    상기 채널 트렌치들을 채우고 상기 반도체기판의 주표면 상으로 연장되되, 상기 채널 트렌치들 사이의 활성영역을 덮는 예비 게이트 패턴을 형성하고,
    상기 예비 게이트 패턴을 갖는 반도체기판 내에 제1 도전형을 갖는 불순물 이온들을 주입하여 상기 예비 게이트 패턴 양옆의 상기 활성영역 내에 소스 영역을 형성하고,
    상기 소스 영역이 형성된 반도체기판의 전면 상에 상기 예비 게이트 패턴을 덮는 제1 층간절연막을 형성하고,
    상기 제1 층간절연막을 관통하여 상기 소스 영역과 접촉하는 BC 플러그를 형성하고,
    상기 제1 층간절연막 및 상기 BC 플러그를 갖는 반도체기판의 전면 상에 제2 층간절연막을 형성하고,
    상기 제2 층간절연막, 상기 제1 층간절연막 및 상기 예비 게이트 패턴의 중심부를 연속적으로 패터닝하여 상기 채널 트렌치들 사이의 활성영역을 노출시키는 게이트간 그루브를 형성함과 동시에 상기 게이트간 그루브에 의하여 분리된 게이트 패턴들을 형성하고,
    상기 게이트간 그루브에 의하여 노출된 활성영역 내에 제1 도전형 및 제2 도전형을 갖는 불순물 이온들을 각각 주입하여 드레인 영역 및 상기 드레인 영역 하부에 적어도 상기 채널 트렌치들의 측벽들과 접하는 채널 불순물 영역을 각각 형성하는 것을 포함하는 반도체 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 예비 게이트 패턴을 형성하기 전에 상기 채널 트렌치들의 내벽 및 상기 활성영역의 표면을 덮는 게이트 절연막을 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
  15. 제 13 항에 있어서,
    상기 소스 영역을 형성하기 전에 상기 예비 게이트 패턴을 갖는 반도체기판 내에 제1 도전형을 갖는 저농도의 불순물 이온들을 주입하여 상기 활성영역 내에 저농도 불순물층을 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 소스 영역은 상기 저농도 불순물층 보다 상기 반도체기판 표면으로 부터 얕은 깊이를 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제 13 항에 있어서,
    상기 소스 영역을 형성한 후에 상기 예비 게이트 패턴을 갖는 반도체기판 내에 제1 도전형을 갖는 저농도의 불순물 이온들을 주입하여 상기 소스 영역의 하부에 저농도 불순물층을 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
  18. 제 13 항에 있어서,
    상기 제1 층간 절연막을 형성하기 전에 상기 예비 게이트 패턴의 측벽을 덮는 게이트 스페이서를 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
  19. 제 13 항에 있어서,
    상기 드레인 영역 및 상기 채널 불순물 영역을 형성한 후에
    상기 게이트간 그루브의 측벽을 덮는 그루브 스페이서를 형성하고,
    상기 게이트간 그루브를 채우는 충진 절연막을 형성하고,
    상기 충진 절연막을 관통하여 상기 드레인 영역과 접촉하는 DC 플러그를 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
  20. 반도체기판 내에 활성영역을 한정하는 소자분리막을 형성하고,
    상기 활성영역을 가로지르는 적어도 두개의 채널 트렌치들을 형성하되, 상기 채널 트렌치들은 상기 채널 트렌치들 사이의 제1 서브 활성영역 및 상기 채널 트렌치들에 의하여 상기 제1 서브 활성영역으로 부터 이격된 제2 서브 활성영역을 한정하도록 형성되고,
    상기 채널 트렌치들을 각각 채우고 상기 반도체기판의 주표면 상으로 연장되되, 서로 이격된 게이트 패턴들을 형성하고,
    상기 게이트 패턴들을 갖는 상기 반도체기판의 전면 상에 제1 층간절연막을 형성하고,
    상기 제1 층간절연막을 패터닝하여 상기 제2 서브 활성영역을 노출시키는 BC 홀을 형성하고,
    상기 BC 홀을 갖는 반도체기판 내에 제1 도전형을 갖는 불순물 이온들을 주입하여 상기 제2 서브 활성영역 내에 소스영역을 형성하고,
    상기 BC 홀을 채우고 상기 소스영역과 접촉하는 BC 플러그를 형성하고,
    상기 제1 층간절연막 및 상기 BC 플러그를 덮는 제2 층간절연막을 형성하고,
    상기 제2 층간절연막 및 상기 제1 층간절연막을 연속적으로 패터닝하여 상기 제1 서브 활성영역을 노출시키는 DC 홀을 형성하고,
    상기 DC 홀을 갖는 반도체기판 내에 제1 도전형 및 제2 도전형을 갖는 불순물 이온들을 각각 주입하여 상기 제1 서브 활성영역 내에 드레인 영역 및 상기 드레인 영역 하부에 적어도 상기 채널 트렌치들의 측벽들과 접하는 채널 불순물 영역을 각각 형성하는 것을 포함하는 반도체 소자의 제조방법.
  21. 제 20 항에 있어서,
    상기 채널 트렌치들을 형성하기 전에 상기 소자분리막을 이온주입마스크로 사용하여 상기 반도체기판 내에 제1 도전형을 갖는 불순물 이온들을 주입하여 상기 활성영역 내에 프리 도핑층을 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
  22. 제 20 항에 있어서,
    상기 게이트 패턴들을 형성하기 전에 상기 채널 트렌치들의 내벽 및 상기 활성영역의 표면을 덮는 게이트 절연막을 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
  23. 제 20 항에 있어서,
    상기 소스 영역을 형성하기 전에 상기 게이트 패턴들을 갖는 반도체기판 내에 제1 도전형을 갖는 저농도의 불순물 이온들을 주입하여 상기 활성영역 내에 저농도 불순물층을 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
  24. 제 23 항에 있어서,
    상기 소스 영역은 상기 저농도 불순물층 보다 상기 반도체기판 표면으로 부터 얕은 깊이를 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  25. 제 20 항에 있어서,
    상기 소스 영역을 형성한 후에 상기 게이트 패턴들을 갖는 반도체기판 내에 제1 도전형을 갖는 저농도의 불순물 이온들을 주입하여 상기 소스 영역의 하부에 저농도 불순물층을 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
  26. 제 20 항에 있어서,
    상기 제1 층간 절연막을 형성하기 전에 상기 게이트 패턴들의 측벽을 덮는 게이트 스페이서를 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
  27. 제 20 항에 있어서,
    상기 드레인 영역 및 상기 채널 불순물 영역을 형성한 후에 상기 DC 홀을 채우고 상기 드레인 영역과 접촉하는 DC 플러그를 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
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