KR20020095356A - 엘디디형 소오스/드레인 영역을 갖는 반도체 장치 및 그제조 방법 - Google Patents

엘디디형 소오스/드레인 영역을 갖는 반도체 장치 및 그제조 방법 Download PDF

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Abstract

엘디디형 소오스/드레인 영역을 갖는 반도체소자 및 그 제조방법을 제공한다. 상기 방법에 따르면, 먼저, 기판 상에 기판과 절연된 적어도 하나의 게이트 패턴을 형성한다. 게이트 패턴의 양 옆에 위치하는 기판에 저농도 소오스/드레인 영역을 형성한다.기판 전면에 제2 스페이서막을 콘포말하게 형성한다. 게이트 패턴의 측벽의 제2 스페이서막 상에 제1 스페이서를 형성한다. 게이트 패턴 및 제1 스페이서를 이온주입 마스크로 저농도 소오스/드레인 영역에 고농도 소오스/드레인 영역을 형성한다. 결과적으로, 엘디디형 소오스/드레인 영역이 형성된다. 이어서, 제1 스페이서를 제거한다. 제2 스페이서막으로 이루어진 제2 스페이서를 형성한다. 기판에 드러난 실리콘층 상에 금속 실리사이드를 형성한다. 결과물 전면에 층간절연막을 형성한다. 층간 절연막을 패터닝하여 게이트 패턴 사이에 콘택홀을 형성한다.

Description

엘디디형 소오스/드레인 영역을 갖는 반도체 장치 및 그 제조 방법{Semiconductor device having LDD-type source/drain regions and fabrication method thereof}
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 콘택 저항을 낮출 수 있는 엘디디형 소오스/드레인 영역을 갖는 반도체소자 및 그 제조방법에 관한 것이다.
반도체소자의 집적도가 증가함에 따라, 모스 트랜지스터는 얕은 접합의 소오스/드레인 영역을 가지게 된다. 이런 모스 트랜지스터의 신뢰성을 향상시키기 위하여 엘디디형 소오스/드레인 영역을 형성하는 기술이 널리 사용되고 있다. 엘디디형 소오스/드레인 영역을 형성하기 위해서는 게이트 전극의 측벽에 게이트 스페이서를 형성하게 된다.
고집적 반도체소자에 적합한 자기정렬 콘택 기술을 구현하기 위해서 통상 게이트 스페이서를 형성하기 위한 물질막으로는 층간 절연막을 이루는 실리콘 산화막과 선택비를 가질 수 있는 실리콘 질화막이 채택되고 있다.
도 1 내지 도 3은 종래의 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체기판(1)의 소정영역에 소자분리막(2)을 형성하여 활성영역을 한정한다. 활성영역 상에 게이트 절연막(3)을 형성한 다음, 게이트 절연막(3)을 포함하는 반도체기판 전면에 폴리실리콘으로 게이트 전극층을 형성한다. 게이트 전극층 위에 실리콘 질화막 캡핑층을 형성한다. 캡핑층과 게이트 전극층을 패터닝하여 게이트 절연막(3)의 소정영역의 상부를 가로지르는 한 쌍의 게이트 패턴(8)을 형성한다. 이때, 게이트 절연막(3)이 과도식각될 수도 있다. 이에 따라, 게이트 패턴(8)의 양 측의 활성영역이 노출될 수도 있다.
게이트 패턴(8)을 이온주입 마스크로 사용하여 활성영역에 1×1012내지 1×1013atoms/㎠의 도우즈로 불순물 이온을 주입한다. 이에 따라, 각 게이트 패턴(8)의 양 옆에 위치한 활성영역에 저농도 소오스/드레인 영역(9)이 형성된다.이어서, 게이트 패턴들(8)의 측벽에 실리콘 질화막으로 이루어진 게이트 스페이서(11)를 형성한다. 게이트 스페이서(11) 및 상기 게이트 패턴들(8)을 이온주입 마스크로 사용하여 기존의 저농도 소오스/드레인 영역(9)에 1×1015내지 5×1015atoms/㎠의 도우즈로 불순물 이온을 주입하여 상기 저농도 소오스/드레인 영역(9)보다 높은 불순물 농도를 갖는 고농도 소오스/드레인 영역(13)을 형성한다. 기존의 저농도 소오스/드레인 영역(9) 및 고농도 소오스/드레인 영역(13)은 엘디디형 소오스/드레인 영역(15)을 구성한다.
도 2를 참조하면, 상기 엘디디형 소오스/드레인 영역(15)이 형성된 결과물 표면에서 산화막 식각을 실시하여 기판의 소오스/드레인 영역표면의 실리콘층을 드러낸다. 후속적으로 형성될 콘택에서 계면의 저항을 줄이기 위해 티타늄, 텅스텐, 코발트 등의 금속을 기판 전면에 적층하고 열처리하여 소오스/드레인 영역에서 기판 표층에 코발트 살리사이드(salicide:self aligned silicide)층(16)을 형성한다. 전면에 식각저지막(17)을 형성한다. 상기 식각저지막(17)은 실리콘 산화막에 대하여 식각 선택비를 갖는 막으로 형성한다.
이에 따라, 상기 게이트 패턴(8)들 사이, 상기 식각저지막(17) 사이에 끼어있는 영역의 폭(W1)은 상기 게이트 스페이서(11) 및 상기 식각저지막(17)에 기인하여 상기 게이트 패턴들(8) 사이의 간격에 비하여 현저히 감소된다. 결과적으로, 상기 게이트 패턴들(8) 사이의 상기 식각저지막(17)에 의해 둘러싸여지는 공간의 종횡비(aspect ratio)가 증가한다. 상기 식각저지막(17)을 포함하는 반도체기판 전면에 층간절연막(19)을 형성한다. 이때, 상기 게이트 패턴들(8) 사이의 상기 층간절연막(19) 내에 보이드(21)가 형성될 수 있다. 이는, 상기 게이트 패턴들(8) 사이의 상기 식각저지막(17)에 의해 둘러싸여지는 공간이 전술한 바와 같이 높은 종횡비(aspect ratio)를 갖기 때문이다. 이러한 보이드(21)는 반도체소자의 신뢰성을 저하시킨다.
도 3을 참조하면, 이전 도면들에 비해 반도체 장치의 주변 영역이 부가적으로 표시되어 있다. 상기 층간절연막(19) 및 식각저지막(17)을 연속적으로 패터닝하여 상기 게이트 패턴들(8) 사이에 상기 엘디디형 소오스/드레인 영역(15)의 금속 살리사이드층(16)을 노출시키는 제1 콘택홀(23a)을 형성함과 동시에 상기 소자분리막(2)에 인접한 엘디디형 소오스/드레인 영역(15)의 금속 살리사이드층(16)을 노출시키는 제2 콘택홀(23b)을 형성한다. 상기 식각저지막(17)은 상기 소자분리막(2)이 리세스되는 것을 방지한다. 이때, 상기 게이트 스페이서(11)에 기인하여 상기 제1 및 제2 콘택홀들(23a, 23b)에 의해 노출되는 엘디디형 소오스/드레인 영역들(15)의 표면적을 극대화시키기가 어렵다. 특히, 도 3에 도시된 바와 같이, 상기 제1 및 제2 콘택홀들(23a, 23b)을 형성하기 위한 사진공정을 실시하는 동안 오정렬(mis-alignment)이 발생하는 경우에, 상기 제1 콘택홀(23a)에 의해 노출되는 엘디디형 소오스/드레인 영역(15)의 표면적은 더욱 감소된다. 주변 영역에서도 게이트 패턴 위에 접속될 콘택이 오정렬에 의해 게이트 패턴과 접촉되는 면적이 매우 작아져 있다. 콘택 면적이 작아지면 계면에 금속 실리사이드층을 형성하여 콘택 저항을 낮추어도 전체적인 콘택 저항이 커져 소자의 정상적인 동작을 방해할 수있다.
상술한 바와 같이 종래기술에 따르면, 실리콘 질화막으로 이루어진 게이트 스페이서에 기인하여 콘택홀에 의해 노출되는 엘디디형 소오스/드레인 영역의 표면적을 극대화시키기가 어렵다. 이에 따라, 반도체소자의 콘택저항을 감소시키기가 어렵다. 이에 더하여, 층간절연막을 형성하기 전에 게이트 스페이서가 잔존하므로 게이트 사이의 간격이 좁아져 이를 채우는 층간절연막 내에 보이드가 형성될 수 있다. 따라서, 반도체소자의 신뢰성이 나빠질 수 있다.
본 발명이 이루고자 하는 기술적 과제는 콘택 저항을 최소화시킬 수 있음은 물론, 신뢰성을 개선시킬 수 있는 반도체소자 및 그 제조방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 극대화된 콘택 면적을 갖고 보이드 없는 층간절연막을 갖는 반도체소자 및 그 제조방법를 제공하는 데 있다.
본 발명이 이루고자 하는 부가적 기술적 과제는 콘택 저항 감소를 위해 살리사이드층을 소오스/드레인 영역에 형성할 때 얕은 접합으로 인한 문제를 발생시키지 않는 반도체소자 및 그 제조방법을 제공하는 데 있다.
도 1 내지 도 3은 종래의 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
도4 내지 도10은 본 발명의 방법의 일 실시예를 이루는 중요 단계들을 나타내는 공정 단면도들이다.
도11 내지 도17은 본 발명의 방법을 CMOS형 반도체 장치에 적용하는 경우의 예에서 중요 단계들을 나타내는 공정 단면도들이다.
도18은 본 발명의 다른 실시예를 나타내는 반도체 장치의 부분 단면도이다.
상기 기술적 과제를 이루기 위하여 본 발명의 방법은, 먼저, 반도체기판 상에 반도체기판과 절연된 적어도 하나의 게이트 패턴을 형성하고, 상기 게이트 패턴의 양 옆에 위치하는 반도체기판에 저농도 소오스/드레인 영역을 형성하는 것을 포함한다. 상기 저농도 소오스/드레인 영역을 갖는 반도체기판 전면에 제2 스페이서막을 콘포말하게 형성한다. 상기 게이트 패턴의 측벽 상의 상기 제2 스페이서막 상에 제1 스페이서를 형성한다. 제1 스페이서는 상기 제2 스페이서막에 대하여 식각선택비를 갖는 절연막으로 형성한다. 상기 게이트 패턴 및 상기 제1 스페이서를 이온주입 마스크로 사용하여 상기 저농도 소오스/드레인 영역에 불순물 이온을 주입하여 상기 저농도 소오스/드레인 영역보다 높은 불순물 농도를 갖는 고농도 소오스/드레인 영역을 형성한다.
결과적으로, 상기 게이트 패턴의 양 옆에 상기 저농도 소오스/드레인 영역 및 고농도 소오스/드레인 영역으로 구성된 엘디디형 소오스/드레인 영역이 형성된다. 이어서, 제1 스페이서를 제거한다. 이에 따라, 상기 게이트 패턴들 사이의 상기 제2 스페이서막 사이에 존재하는 영역이 넓어진다. 제2 스페이서막에 대한 전면 이방성 식각을 실시한다. 게이트 패턴 양 측벽에는 제2 스페이서막으로 이루어진 제2 스페이서가 얇게 남게 된다. 기판에 드러난 실리콘층 상에 금속 실리사이드를 형성한다. 그리고, 결과물 전면에 층간절연막을 형성한다. 층간 절연막 적층에서, 상기 게이트 패턴의 측벽에 엘디디형 소오스/드레인 영역 형성을 위해 설치했던 제1 스페이서는 제거되고, 얇은 제2 스페이서막으로 이루어지는 제2 스페이서만 잔존한다. 따라서, 상기 층간절연막 형성시 보이드가 형성되는 것을 현저히 억제시킬 수 있다.
바람직하게는, 콘택 홀 형성을 위한 층간 절연막 식각시 기판의 얕은 접합이 손상되는 것을 방지할 수 있도록, 또한, 제1 스페이서를 제거하고 제2 스페이서를 형성하는 단계에서 제2 스페이서가 지나치게 약화되는 것을 보완하기 위해, 상기층간절연막을 형성하기 전에 상기 제1 스페이서가 제거된 결과물 전면에 식각 저지막을 추가로 형성한다. 식각 저지막은 게이트 패턴 사이에 층간 절연막이 채워질 틈을 좁히지 않도록 얇게 형성한다.
상기 층간절연막 및 제2 스페이서막을 차례로 패터닝하여 상기 엘디디형 소오스/드레인 영역을 노출시키는 콘택홀을 형성한다. 게이트 패턴의 측벽에 제1 스페이서가 존재하지 않으므로 상기 콘택홀에 의해 노출되는 엘디디형 소오스/드레인의 영역의 면적을 극대화시킬 수 있다.
본 발명에서, 살리사이드막 형성 전에 중간 농도 이온주입을 더 실시하는 것이 바람직하다. 중간 농도 이온은 저농도 이온주입과 고농도 이온주입의 중간 에너지 및 도즈로 실시한다. 중간 농도 이온주입은 금속 살리사이드 형성 단계에서 저농도 이온주입 영역의 얕은 접합이 금속 살리사이드가 깊이 형성될 경우 소모되어 금속 실리사이드를 통해 콘택과 기판 사이에 단락이 발생하는 것을 억제할 수 있다.
제2 스페이서막 및 식각 저지막은 층간 절연막 및 제1 스페이서에 대하여 식각 선택비를 갖는 물질막으로 형성하는 것이 바람직하다. 좀 더 구체적으로, 제2 스페이서막 및 식각 저지막은 실리콘 질화막 또는 실리콘 옥시나이트라이드막으로 형성할 수 있다. 식각 저지막의 경우, 후속 열공정을 겪게 되면 금속 실리사이드막과의 사이에서 스트레스가 심하게 발생하므로 실리콘 산화질화막으로 형성하는 것이 바람직하다. 엘디디 형성을 위한 제1 스페이서는 실리콘 산화막으로 형성하는 것이 바람직하다. 또한, 상기 층간절연막은 실리콘 산화막, 예컨대 불순물을 함유하지 않는 언도우프트 실리콘 산화막(undoped silicate glass; USG)으로 형성하는 것이 바람직하다.
본 발명에서 게이트 패턴은 상부에 캡핑막이 형성되는 경우가 많지만 폴리실리콘같은 도전성 게이트막으로만 이루어질수도 있다. 폴리실리콘막만으로 게이트 패턴이 이루어질 경우, 금속 살리사이드를 형성하는 단계에서 게이트 패턴 상층에도 폴리실리콘이 드러나 금속 살리사이드가 형성될 수 있다. 이런 구성은 코아 영역 등에서 게이트 패턴 위로 콘택이 형성되는 경우 등에서 유리하게 이용될 수 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 반도체 장치에는 엘디디형 소오스/드레인 영역을 가지는 모스 트랜지스터가 적어도 하나 구비된다. 모스 트랜지스터를 형성하기 위해 기판에는 기판과 절연된 게이트 패턴이 형성되어 있다. 상기 게이트 패턴의 양 옆의 반도체 기판에 엘디디형 소오스/드레인 영역이 형성된다. 상기 엘디디형 소오스/드레인 영역 표층에는 금속 실리사이드가 형성되어 있고, 게이트 패턴의 양 측에는 제2 스페이서막으로 이루어진 스페이서가 형성되어 있다. 스페이서가 형성된 게이트 패턴 위로는 층간 절연막이 적층되어 있다. 층간 절연막은 소오스/드레인 영역에 접속되도록 적어도 하나 형성되는 콘택 플러그에 의해 관통된다. 스페이서가 형성된 게이트 패턴과 층간 절연막 사이에는 기판 전반에 걸쳐 형성되고 상기 콘택에 의해 층간 절연막과 함께 관통되는 식각 저지막 존재할 수 있다.
상기 엘디디형 소오스/드레인 영역은 저농도 소오스/드레인 영역 및 고농도소오스/드레인 영역을 포함한다. 엘디디형 소오스/드레인의 고농도 이온주입 영역은 게이트 패턴의 측벽에 형성된 스페이서의 가장자리와 이격되어 형성된다. 또는, 엘디디형 소오스/드레인의 저농도 이온주입 영역의 폭은 스페이서의 폭보다 크게 형성된다. 저농도 소오스/드레인 영역은 통상 상기 고농도 소오스/드레인 영역으로부터 상기 게이트 패턴의 가장자리 하부까지 연장된다.
한편, 엘디디형 소오스/드레인 영역은 게이트 패턴의 양 측벽을 기준으로 하는 저농도 얕은 접합의 불순물 영역, 스페이서 외측선을 기준으로 하는 중간 농도의 불순물 영역, 상기 스페이서 외측선과 일정 거리 외측으로 이격된 고농도 깊은 접합의 불순물 영역의 3단계 구조를 가질 수 있다. 이때, 금속 살리사이드층은 고농도 깊은 불순물 영역 및 저농도 불순물 영역에 한정되어 형성되도록 한다. 따라서, 금속 실리사이드가 저농도 얕은 불순물 영역에 형성되면서 기판과 단락되는 위험을 방지할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 통해 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 즉, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다.
(실시예 1)
도4를 참조하면, 기판(10)에 도시되지 않은 게이트 절연막으로 이격된 게이트 패턴(105)이 형성된다. 게이트 패턴(105) 형성시 게이트 패턴(105) 외측에서 기판의 게이트 절연막은 함께 식각 제거될 수 있다. 게이트 패턴(105)은 폴리실리콘막만 이루어진다. 식각 손상을 치유하기 위한 어닐링을 통해 게이트 패턴의 표면과 기판에는 얇은 산화막이 형성될 수 있다. 게이트 패턴(105)을 식각 마스크로 불순물 이온을 가령, 1×1012내지 1×1014atoms/㎠의 낮은 도우즈, 10KeV의 저에너지로 주입한다. 저농도 불순물 이온주입에 의한 저농도 소오스/드레인 영역(109')일수록 기판에 얕게 형성된다.
도4 및 도5를 참조하면, 게이트 패턴(105) 및 저농도 소오스/드레인 영역(109')이 이루어진 기판(10)에 실리콘 질화막으로 제2 스페이서막(107)을 형성한다. 이어서, 실리콘 산화막으로 스페이서막을 적층하고 전면 이방성 식각을 통해 제2 스페이서막(107)으로 커버된 게이트 패턴(105)의 측벽에 제1 스페이서(111)를 형성한다. 제1 스페이서(111)와 게이트 패턴(105)을 이온주입 마스크로 불순물 이온을 가령, 1×1015내지 5×1015atoms/㎠의 높은 도우즈, 40KeV의 에너지로 주입한다. 이를 통해 고농도 소오스/드레인 영역(113)을 만들어 일단, 게이트 패턴 양 측에 엘디디 형 소오스/드레인 영역(115)을 형성한다.
도5 및 도6을 참조하면, 제1 스페이서(111)를 식각을 통해 기판(10)에서 제거한다. 이때, 등방성 식각이 주로 사용된다. 그리고, 전면 이방성 식각을 통해제2 스페이서막(107)을 식각하여 제2 스페이서막(107)으로 이루어지는 제2 스페이서(121)를 게이트 패턴(105) 측벽에 남긴다. 이때, 게이트 패턴(105) 상부 표층과 게이트 패턴 양측 기판의 엘디디형 소오스/드레인 영역(115)에 얇은 실리콘 산화막이 있다면 제2 스페이서막(107)과 함께 제거되도록 한다. 제2 스페이서(121)와 게이트 패턴(105)을 마스크로 불순물 이온을 가령, 1×1014내지 1×1015atoms/㎠의 중간 도우즈, 25keV의 에너지로 주입한다. 중간 농도 소오스/드레인 영역(123)을 포함하여 실질적으로 3 단계의 불순물 이온주입 구조를 가지는 엘디디형 소오스/드레인 영역(125)이 형성된다.
도6 및 도7을 참조하면, 기판(10) 전면에 텅스텐이나 티타늄 같은 금속을 적층하고, 열처리를 실시한다. 기판 실리콘층이 드러난 소오스/드레인 영역(123,113)과 게이트 패턴(105) 상면에는 금속 실리사이드층(131,133)이 형성된다. 소자 분리막(2)이 있는 부분, 게이트 패턴(105) 측벽의 제2 스페이서(121) 등의 위에 덮인 금속층은 실리사이드가 되지 않는다. 따라서, 이어지는 금속층 식각을 통해 선택적으로 제거된다. 금속 실리사이드층(131,133)은 전체의 엘디디형 소오스/드레인 영역(125) 가운데 얕은 불순물 형성층인 저농도 소오스/드레인 영역(109), 즉, 제2 스페이서(121) 하부에는 형성되지 않는다. 그러므로 금속 실리사이드층(131,133)이 형성되면서 얕은 불순물 이온주입층을 모두 소모시키고 실리콘 기판(10)과 직접 접속되는 것을 효과적으로 방지할 수 있다.
도7 및 도8을 참조하면, 금속 실리사이드층(131,133)이 형성된 기판(10)에실리콘 옥시나이트라이드로 형성되는 식각 저지막(117)을 얇게 적층한다. 이어서, 실리콘 산화막으로 된 층간 절연막(119)을 적층한다. 게이트 패턴(105) 사이의 공간에서 제1 스페이서가 제거되었으므로 가로세로비는 줄어들고 층간 절연막(119) 적층 시의 보이드 형성의 염려는 줄어든다.
도9를 참조하면, 엘디디형 소오스/드레인 영역(125) 일부와 게이트 패턴(105)의 상부를 노출시키는 콘택 홀 형성을 위한 층간 절연막(119) 패터닝이 이루어진다. 이때, 식각 저지막(117)은 층간 절연막(119) 패터닝 과정에서 발생하는 과식각에 의해 소오스/드레인 영역(123,113)의 금속 실리사이드층(131), 소자 분리막(2) 및 게이트 패턴(105)의 금속 실리사이드층(133)이 제거되는 것을 방지할 수 있다. 연속하여, 식각 저지막(117)에 대한 식각이 이루어지고, 콘택 홀(135,137)이 완성된다. 다마신 공정으로 배선을 형성하는 경우, 콘택 홀 형성과 함께 층간 절연막 상부에 대한 배선용 그루브 형성이 이루어질 수 있다.
이때, 형성되는 콘택 홀은 전 단계에서 이미 제1 스페이서가 제거되었으므로 제1 스페이서에 의해 콘택 영역이 줄어듦이 없이 형성될 수 있다. 또한, 약간의 오정렬이 생긴 경우에도 제1 스페이서에 의해 콘택 영역이 대부분 막혀 콘택 불량이 발생되는 현상이 줄어든다.
도9 및 도10을 참조하면, 후속적으로, 콘택 홀(135,137)에 먼저 베리어층(141)이 먼저 얇게 적층된다. 베리어층(141)은 CVD로 적층하는 것이 바람직하다. 텅스텐 같은 금속층으로 콘택 홀이 채워진다. 텅스텐 CMP를 통해 콘택 플러그(145,147)가 완성된다. 다마신 공정이 적용될 경우, 그루브에도 베리어층, 금속층이 적층되어 CMP 처리후 금속 배선이 형성된다.
(실시예 2)
도11을 참조하면, PMOS 트랜지스터와 NMOS 트랜지스터를 동시에 사용하는 반도체 장치에서 PMOS 트랜지스터 영역과 NMOS 트랜지스터 영역이 각각 도시된다. 먼저, 기판(10)의 양 트랜지스터 영역에 도시되지 않은 게이트 절연막으로 절연된 게이트 패턴(105)을 형성한다. 게이트 패턴은 폴리실리콘막으로 이루어진다. 2회의 포토리소그래피 공정을 통해 각각의 트랜지스터 영역을 번갈아 막으면서 PMOS 트랜지스터 영역에 저농도로 P형 불순물이 주입된 저농도 소오스/드레인 영역(109'), NMOS 트랜지스터 영역에는 저농도로 N형 불순물이 주입된 저농도 소오스/드레인 영역(109')이 각각 형성된다.
도11 및 도12를 참조하면, 양 트랜지스터 영역에 저농도 소오스/드레인 영역(109')이 이루어진 전체 기판(10)에 실리콘 질화막으로 이루어지는 수백 옹스트롬 두께의 제2 스페이서막(107)과 실리콘 산화막으로 이루어지는 제1 스페이서막을 차례로 CVD로 적층한다. 그리고, 제1 스페이서막에 대한 전면 이방성 식각을 통해 기판(10) 전체의 게이트 패턴(105) 측벽에 제1 스페이서(111)를 남긴다. 제1 스페이서막은 가령, 1000 옹스트롬 정도로 형성한다. 이때, 제2 스페이서막(107)은 보전된다.
도12 및 도13을 참조하면, PMOS 트랜지스터 영역은 포토레지스트 패턴(151)으로 덮고, 포토레지스트 패턴(151)과 NMOS 트랜지스터 영역의 제1 스페이서(111) 및 게이트 패턴(105)을 식각 마스크로 고농도 N형 불순물 이온주입을 실시한다.
도14를 참조하면, 도13의 포토레지스트 패턴(151)을 제거하고, NMOS 트랜지스터 영역을 새로운 포토레지스트 패턴(153)으로 덮는다. 새로운 포토레지스트 패턴(153)과 PMOS 트랜지스터 영역의 제1 스페이서(111) 및 게이트 패턴(105)을 식각 마스크로 고농도 P형 불순물 이온주입을 실시한다. 이로써, 양 트랜지스터 영역의 소오스/드레인 영역에 엘디디형 소오스/드레인 영역(115)을 이루는 2단계 불순물 이온주입 구조가 이루어진다.
도15를 참조하면, 도14에서 도시된 포토레지스트 패턴(13)을 제거한다. 실리콘 산화막 에천트를 이용하여 기판 전체의 제1 스페이서(111)를 제거한다. 이때, 제1 스페이서(111)는 등방성 식각으로 제거되는 것이 바람직하다. 제2 스페이서막(107)에 대한 전면 이방성 식각을 실시하여 게이트 패턴(105) 측벽에 얇은 제2 스페이서(121)를 남긴다. 게이트 패턴(105) 양쪽의 엘디디형 소오스/드레인 영역(115)을 이루는 기판 실리콘층과 게이트 패턴(105) 상면의 폴리실리콘층이 드러난다.
도16을 참조하면, 드러난 기판 실리콘층과 폴리실리콘층 위로 코발트 등의 금속막을 스퍼터링, CVD 등의 방법으로 적층한다. 열처리를 실시하여 기판 실리콘층과 폴리실리콘층이 금속막과 맞닿은 곳에는 금속 실리사이드층(131,133)이 형성된다. 열처리를 통해 금속 실리사이드를 형성하지 않은 부분의 금속막은 습식 식각을 통해 제거한다.
도17을 참조하면, 금속 실리사이드층(131,133)이 형성된 기판(10) 전면에 식각 저지막(117)을 50 내지 300 옹스트롬 두께로 얇게 형성한다. 식각 저지막(117)은 앞의 단계에서 제거된 제1 스페이서의 두께보다 뚜렷하게 작은 두께로 형성한다. 층간 절연막(119)을 게이트 패턴(105)을 덮을 수 있는 두께로 형성한다. 이때, 평탄화가 용이한 막질과 적층 방법을 사용하는 것이 바람직하다. 통상, 층간 절연막(119)에 대한 평탄화 CMP 공정이 뒤따른다. 기판의 엘디디형 소오스/드레인 영역(115) 및 게이트 패턴(105) 가운데 필요한 부분에 층간 절연막(119)과 식각 저지막(117)을 통과하는 콘택 홀(139)을 형성한다. 이때, 식각 저지막(117)은 층간 절연막(119) 패터닝에서 이미 형성된 금속 실리사이드층(133,131)이 손상되고, 엘디디형 소오스/드레인 영역(115)의 얕은 불순물층이 손상되는 것을 방지할 수 있다. 또한, 식각 저지막(117)은 제2 스페이서(121)를 보충하여 콘택 홀(139) 형성시의 작은 오정렬에서 콘택과 게이트 패턴(105)의 단락을 방지하는 역할을 한다.
이런 실시예에서는 CMOS형 반도체 장치에서 본 발명이 어떻게 적용되는 가를 나타낸다. 콘택이 형성되는 계면에 금속 실리사이드가 형성되어 계면 저항을 낮추는 역할, 즉, 오믹 콘택을 형성하는 역할을 한다. 또한, 게이트 패턴 양측으로 많은 공간을 차지하면서 콘택 영역을 제한하는 엘디디 형성용 스페이서가 제거되므로 콘택 접촉면이 넓어져 콘택 저항이 감소된다.
(실시예 3)
도18을 참조하면, 부분적으로 도시된 반도체 장치에는 게이트 패턴(158) 사이의 엘디디형 소오스/드레인 영역(125)은 3단계 불순물 이온주입 구조가 이루어져 있다. 게이트 패턴(158) 측벽에는 실리콘 질화막으로 이루어진 얇은 스페이서(121)가 형성되고, 스페이서(121)가 형성된 게이트 패턴(158) 및 인근 기판(10)은 실리콘 질화산화막으로 이루어진 식각 저지막(117)으로 싸여 있다. 실리콘 질화산화막은 실리콘 질화막에 비해 금속 실리사이드층(131)과 관련하여 계면에서의 스트레스를 줄일 수 있고, 부착력이 우수하다. 게이트 패턴(158)들 사이에서 얇은 스페이서(121) 사이의 소오스/드레인 영역(113,123)에는 금속 실리사이드층(131)이 형성되어 있다. 게이트 패턴(158)의 상부는 실리콘 질화막으로 이루어진 캡핑막(157)으로 덮여 있다. 식각 저지막(117) 위로 게이트 패턴(158)을 덮는 평탄화된 층간 절연막(119)이 형성되어 있다. 게이트 패턴(158) 사이에서 층간 절연막(119)과 식각 저지막(117)을 관통하고 금속 실리사이드층(131)을 드러내는 콘택 홀(139)이 있다. 금속 실리사이드층(131)은 3단계 불순물 이온주입 구조의 엘디디형 소오스/드레인 영역(125) 가운데 스페이서(121)로 커버되지 않는 중간 농도 소오스/드레인 영역(123)과 고농도 소오스/드레인 영역(113)에만 형성되어 있다. 금속 실리사이드층(131)의 형성 깊이는 저농도 소오스/드레인 영역(109)에서의 이온주입층 깊이와 비슷한 깊이이나 저농도 소오스/드레인 영역(109)에는 형성되지 않으므로 금속 실리사이드층(131)이 실리콘 기판(10)과 직접 닿지 않는다.
본 실시예에서는 콘택 플러그의 형성 위치가 오정렬에 의해 정위치를 벗어나는 경우에도 게이트 패턴 상부의 캡핑막과 게이트 패턴 측벽을 덮는 스페이서 및 식각 저지막에 의해 게이트 전극과 콘택 플러그는 단락되지 않는다. 동시에, 종래의 기술에서 있던 두꺼운 스페이서가 제거되어 있으므로 더 넓은 영역에서 콘택 플러그는 소오스/드레인 영역과 접촉할 수 있다. 접촉부에는 금속 실리사이드막이 형성되므로 계면 접촉저항은 금속 실리사이드막이 없는 경우에 비해 감소될 수 있다.결과, 동일 위치에 콘택 플러그가 형성되는 경우에도 콘택 저항을 감소시킬 수 있다.
본 발명에 따르면, 엘디디형 소오스/드레인 영역을 형성한 후에, 고농도 이온주입에서 마스크 일부로 사용된 스페이서가 제거된다. 따라서, 게이트 패턴들 사이의 공간의 가로세로비를 줄여 층간 절연막 적층시 보이드를 방지할 수 있다. 또한, 게이트 패턴에 인접한 소오스/드레인 영역의 면적을 늘릴 수 있고, 콘택 플러그와의 접촉 면적을 확장하여 콘택 계면 저항을 줄일 수 있다. 소오스/드레인 영역에 게이트 패턴 측벽의 얇은 스페이서를 마스크로 중간 농도 불순물 이온주입을 할 경우, 금속 살리사이드 형성을 통해 콘택 저항을 줄이는 동시에 금속 실리사이드막이 저농도 불순물 이온주입층을 잠식하여 기판과 바로 접속되는 문제를 막을 수 있다.

Claims (12)

  1. 반도체기판 상에 반도체기판과 게이트 절연막을 통해 절연된 적어도 하나의 게이트 패턴을 형성하는 단계,
    상기 게이트 패턴의 양 옆에 위치하는 반도체기판에 저농도 불순물 이온주입을 실시하여 소오스/드레인 영역을 형성하는 단계,
    상기 소오스/드레인 영역을 갖는 반도체기판 전면에 제2 스페이서막을 콘포말하게 형성하는 단계,
    상기 게이트 패턴의 측벽 상의 상기 제2 스페이서막 상에 제1 스페이서를 형성하는 단계,
    상기 게이트 패턴 및 상기 제1 스페이서를 이온주입 마스크로 사용하여 상기 소오스/드레인 영역에 고농도 소오스/드레인 영역을 형성하는 단계,
    상기 제1 스페이서를 제거하고 상기 게이트 패턴 양 측벽에 상기 제2 스페이서막을 전면 이방성 식각하여 제2 스페이서를 남기고, 상기 제2 스페이서로 커버되지 않는 상기 소오스/드레인 영역에 기판 실리콘을 드러내는 단계 및
    상기 제2 스페이서가 남겨진 기판 전면에 금속막을 적층하고 열처리하여 상기 기판 실리콘이 드러난 상기 소오스/드레인 영역에 금속 실리사이드층을 형성하는 단계를 구비하여 이루어지는 것을 특징으로 하는 엘디디형 소오스/드레인 영역을 가지는 반도체 장치 제조 방법.
  2. 제 1 항에 있어서,
    상기 금속 살리사이드막을 형성하는 단계에 이어 기판 전면에 상기 제1 스페이서의 폭보다 작은 두께로 식각 저지막을 적층하는 단계 및 상기 식각 저지막 위로 상기 식각 저지막과 식각 선택비를 가질 수 있는 층간 절연막을 적층하는 단계가 더 구비되는 것을 특징으로 하는 엘디디형 소오스/드레인 영역을 가지는 반도체 장치 제조 방법.
  3. 제 2 항에 있어서,
    상기 식각 저지막은 실리콘 산화질화막(SiON)으로 형성하는 것을 특징으로 하는 엘디디형 소오스/드레인 영역을 가지는 반도체 장치 제조 방법.
  4. 제 2 항에 있어서,
    상기 제2 스페이서막은 상기 층간 절연막 및 상기 제1 스페이서에 대하여 식각 선택비를 갖는 물질막으로 형성하는 것을 특징으로 하는 엘디디형 소오스/드레인 영역을 가지는 반도체 장치 제조 방법.
  5. 제 1 항에 있어서,
    상기 제2 스페이서를 형성하는 단계와 상기 금속 살리사이드층을 형성하는 단계 사이에 중간 농도로 불순물 이온주입을 실시하는 단계가 더 구비되는 것을 특징으로 하는 엘디디형 소오스/드레인 영역을 가지는 반도체 장치 제조 방법.
  6. 게이트 절연막에 의해 기판과 절연된 게이트 패턴과 상기 게이트 패턴의 측벽에 형성된 스페이서 및 상기 기판에 엘디디형 소오스/드레인 영역을 가지는 MOS 트랜지스터를 적어도 하나 구비하는 반도체 장치에 있어서,
    상기 엘디디형 소오스/드레인은,
    상기 게이트 패턴의 양 측벽을 기준으로 상기 게이트 패턴 외측으로 형성되는 저농도 불순물 이온주입 영역,
    상기 스페이서에서 상기 게이트 패턴 외측으로 일정 거리 이격된 위치로부터 상기 게이트 패턴 외측으로 형성되는 고농도 불순물 이온주입 영역을 포함하며,
    상기 스페이서를 기준으로 상기 게이트 패턴 외측으로 표층에 금속 실리사이드층을 구비하는 것을 특징으로 하는 엘디디형 소오스/드레인 영역을 가지는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 게이트 패턴은 상부가 상기 스페이서 동일한 재질의 캡핑막으로 이루어지는 것을 특징으로 하는 엘디디형 소오스/드레인 영역을 가지는 반도체 장치.
  8. 제 6 항에 있어서,
    상기 게이트 패턴은 폴리실리콘층 상부에 상기 금속 실리사이드층과 동일한 금속 실리사이드층이 적층되어 이루어지는 것을 특징으로 하는 엘디디형 소오스/드레인 영역을 가지는 반도체 장치.
  9. 제 6 항에 있어서,
    상기 엘디디형 소오스/드레인은 상기 스페이서 외측단에서 상기 게이트 패턴 외측으로 형성되는 중간 농도 불순물 이온주입 영역을 더 포함하여 3단계의 불순물 이온주입 구조를 가지는 것을 특징으로 하는 엘디디형 소오스/드레인 영역을 가지는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 금속 실리사이드층은 상기 중간 농도 불순물 이온주입 영역 및 그 외측으로 형성되는 것을 특징으로 하는 엘디디형 소오스/드레인 영역을 가지는 반도체 장치.
  11. 제 6 항에 있어서,
    측벽에 상기 스페이서가 형성된 상기 게이트 패턴 위로 상기 게이트 패턴과 층간 절연막 사이에 상기 층간 절연막과 식각 선택비를 가질 수 있는 식각 저지막이 구비되는 것을 특징으로 하는 엘디디형 소오스/드레인 영역을 가지는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 식각 저지막의 형성 두께는 상기 스페이서 외측단과 상기 고농도 불순물 이온주입 영역 사이의 거리보다 작게 형성되는 것을 특징으로 하는 엘디디형 소오스/드레인 영역을 가지는 반도체 장치.
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