JP4701850B2 - 半導体装置およびその製造方法 - Google Patents
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Transistor)とpMOSFET(p Channel Metal Oxide Field Effect Transistor)が形成されたCMOS(Complementary Metal Oxide Semiconductor)FETが実用化されている。CMOSFETは電力消費が少なく、微細化、高集積化、高速動作が可能であることから、LSIデバイスとして広く実用化されている。
図13は従来から知られているDSL技術を用いた半導体装置の製造プロセス途中における模式的断面図である。半導体基板101にはp型半導体領域102とn型半導体領域103とが形成されている。p型半導体領域102の表面近傍には、n型不純物層105及び導電体層106からなるソース領域又はドレイン領域が形成されている。ソース領域とドレイン領域との間のp型半導体領域102の表面にはチャネル形成領域109が構成されている。チャネル形成領域109の上にはゲート絶縁膜110を介してゲート電極111と導電体膜112が形成されている。このようにして図13の半導体基板101の表面左側にはnFETが構成されている。同様に、n型半導体領域103の表面近傍には、p型不純物層107及び導電体層108からなるソース領域又はドレイン領域、チャネル形成領域113、ゲート絶縁膜114、ゲート電極115、導電体膜116が形成されている。このようにして図13の半導体基板101の表面右側にはpFETが形成されている。
2 p型領域
3 n型領域
4 素子分離領域
5、10 ソース領域
7、13 ドレイン領域
9 第一チャネル形成領域
9’ 第二チャネル形成領域
6、8、11、12、16、19 導電層
14、18 ゲート絶縁膜
15、20 ゲート電極
17、21 ゲートサイドウオール
22 第一の膜
23 第二の膜
24 オーバーハング
25 第一絶縁膜
26 ボイド
26’ボイド開口部
27 コンタクト開口部
28 絶縁物
29 サイドウオール
30 バリアー層
31 導電材料
32 配線層
40 薄い絶縁膜
Claims (3)
- 基板上にnFETである第一トランジスタとpFETである第二トランジスタを形成する工程と、
前記第一トランジスタに応力を発生させる第一の膜を前記第一トランジスタ及び前記第二トランジスタの上に形成する工程と、
前記第一の膜の上に薄い絶縁膜を形成する工程と、
前記第一トランジスタを除く領域における前記第一の膜及び前記薄い絶縁膜を選択的に除去する工程と、
前記第二トランジスタに応力を発生させる第二の膜を前記第二トランジスタの上及び前記第一トランジスタ上に形成された薄い絶縁膜の上に形成し、その後、前記第二トランジスタを除く領域における前記第二の膜を選択的に除去する工程と、
前記薄い絶縁膜及び第二の膜の上に第一絶縁膜を形成する工程と、
前記第一絶縁膜、前記第一の膜、前記薄い絶縁膜及び前記第二の膜を選択的に除去して、前記第一トランジスタ及び前記第二トランジスタ上にコンタクト開口部を形成する工程と、
前記コンタクト開口部の内壁に絶縁物を堆積する工程と、を含む半導体装置の製造方法。 - 前記基板上に第一トランジスタ及び第二トランジスタを形成する工程は、半導体基板の第一表面領域に第一導電領域及び第一チャネル形成領域を形成するとともに、前記第一表面領域とは異なる第二表面領域に第二導電領域及び第二チャネル形成領域を形成する工程を含み、
前記第一の膜は前記第一チャネル形成領域に引っ張り応力を、前記第二の膜は前記第二チャネル形成領域に圧縮応力を発生させることを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記コンタクト開口部の内壁に絶縁物を堆積する工程は、前記コンタクト開口部を形成した基板上に第二絶縁膜を堆積する工程と、前記第二絶縁膜を選択的に除去して前記コンタクト開口部の内壁にサイドウオールを形成する工程と、を含むことを特徴とする請求項1又は2に記載の半導体装置の製造方法。
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