JP2002110791A - 半導体装置及びその製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】配線間の寄生容量を減じるためのボイドを層間
絶縁膜に形成した多層配線構造のフラッシュメモリ型半
導体装置においは、コンタクトがワード線の間に形成さ
れたボイドを通過すると、コンタクト間のボイドに入り
込んだ金属を通して、隣接するビット線を短絡させてし
まうという欠点があった。 【解決手段】コンタクト１２の内壁に側壁絶縁膜１４を
形成することにより、ボイド１１と交差するようにして
層間絶縁膜１０に拡散層７とビット線３２とを接続する
ためのコンタクト１２を形成することを可能とし、ビッ
ト線３２間のコンタクト１２を通じての短絡を無くすと
共に、ワード線間の寄生容量を減じることができる。
絶縁膜に形成した多層配線構造のフラッシュメモリ型半
導体装置においは、コンタクトがワード線の間に形成さ
れたボイドを通過すると、コンタクト間のボイドに入り
込んだ金属を通して、隣接するビット線を短絡させてし
まうという欠点があった。 【解決手段】コンタクト１２の内壁に側壁絶縁膜１４を
形成することにより、ボイド１１と交差するようにして
層間絶縁膜１０に拡散層７とビット線３２とを接続する
ためのコンタクト１２を形成することを可能とし、ビッ
ト線３２間のコンタクト１２を通じての短絡を無くすと
共に、ワード線間の寄生容量を減じることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、多層配線を有する
半導体装置、特に、配線間の容量を減らすために、配線
間を埋める層間絶縁膜中に空洞、或いは、ボイドを有す
る構造の半導体装置及びその製造方法に関する。
半導体装置、特に、配線間の容量を減らすために、配線
間を埋める層間絶縁膜中に空洞、或いは、ボイドを有す
る構造の半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】多層配線を有する半導体装置において、
配線間の容量を減らすために、配線間を埋める層間絶縁
膜中に空洞、或いは、ボイドを形成する構造が提案され
ている。このようなボイドは、その効果を大とするため
に、配線に沿って配線に並走する形状に形成される。
配線間の容量を減らすために、配線間を埋める層間絶縁
膜中に空洞、或いは、ボイドを形成する構造が提案され
ている。このようなボイドは、その効果を大とするため
に、配線に沿って配線に並走する形状に形成される。
【０００３】ボイドを形成する方法は、例えば、特開平
９−１８６２３２号公報に示されているが、ボイドの形
成された層間絶縁膜にスルーホールを形成する場合、ス
ルーホールはボイドを避けて形成されている。従って、
通常、スルーホールがボイドと交差しないようにレイア
ウトされるのが推測される。
９−１８６２３２号公報に示されているが、ボイドの形
成された層間絶縁膜にスルーホールを形成する場合、ス
ルーホールはボイドを避けて形成されている。従って、
通常、スルーホールがボイドと交差しないようにレイア
ウトされるのが推測される。
【０００４】次に、例として、フラッシュメモリ半導体
装置にこの構造を適用したものを図５に示す。図５
（ａ）は、ビット線をその長さ方向にビット線の中央か
ら切断したときの断面図、図５（ｂ）は、ビット線に直
交し、ビット線コンタクトの中心を通る平面で切断した
ときの断面図である。
装置にこの構造を適用したものを図５に示す。図５
（ａ）は、ビット線をその長さ方向にビット線の中央か
ら切断したときの断面図、図５（ｂ）は、ビット線に直
交し、ビット線コンタクトの中心を通る平面で切断した
ときの断面図である。
【０００５】まず、半導体基板２０１の上にウェル（図
示省略）とフィールド酸化膜２０２を形成後、トンネル
酸化膜２０３、浮遊ゲート２０４、ＯＮＯ膜２０５、制
御ゲート２０６を形成し、ソース・ドレイン拡散層２０
７を形成する。
示省略）とフィールド酸化膜２０２を形成後、トンネル
酸化膜２０３、浮遊ゲート２０４、ＯＮＯ膜２０５、制
御ゲート２０６を形成し、ソース・ドレイン拡散層２０
７を形成する。
【０００６】ここで、トンネル酸化膜２０３、浮遊ゲー
ト２０４、ＯＮＯ膜２０５、制御ゲート２０６から構成
される積層膜を含み、一方向に伸びる導電体配線をワー
ド線２３１と呼ぶこととする。
ト２０４、ＯＮＯ膜２０５、制御ゲート２０６から構成
される積層膜を含み、一方向に伸びる導電体配線をワー
ド線２３１と呼ぶこととする。
【０００７】次に、ワード線２３１の間にサイドウォー
ル２０８を形成後、層間絶縁膜としてノンドープのシリ
コン酸化膜２０９をワード線２３１間のスペースが埋め
込まれない程度の膜厚で、かつ、その後堆積するＢＰＳ
Ｇ膜２１０（リンやボロンの不純物を含むシリコン酸化
膜を指し、以降、ＢＰＳＧ膜と略称する）に含まれる不
純物の半導体基板２０１への拡散を防ぐ程度の膜厚に成
長し、続いて、ＢＰＳＧ膜２１０を成長させる。
ル２０８を形成後、層間絶縁膜としてノンドープのシリ
コン酸化膜２０９をワード線２３１間のスペースが埋め
込まれない程度の膜厚で、かつ、その後堆積するＢＰＳ
Ｇ膜２１０（リンやボロンの不純物を含むシリコン酸化
膜を指し、以降、ＢＰＳＧ膜と略称する）に含まれる不
純物の半導体基板２０１への拡散を防ぐ程度の膜厚に成
長し、続いて、ＢＰＳＧ膜２１０を成長させる。
【０００８】次に、熱処理を施し、ＢＰＳＧ膜２１０を
リフローし、ＢＰＳＧ膜２１０にＣＭＰを施し、ＢＰＳ
Ｇ膜２１０の段差を無くしてその表面の平坦化を行う。
リフローし、ＢＰＳＧ膜２１０にＣＭＰを施し、ＢＰＳ
Ｇ膜２１０の段差を無くしてその表面の平坦化を行う。
【０００９】このとき、ワード線２３１間のＢＰＳＧ膜
２１０内に、図５（ａ）、（ｂ）に示すように、ワード
線２３１間に在って、ワード線２３１と並走するボイド
２１１（“巣”）が形成される。このようなボイド２１
１は、ＢＰＳＧ膜２１０の成長時のリンとボロンの濃度
とリフロー温度とリフロー時間を調整することにより形
成することができる。
２１０内に、図５（ａ）、（ｂ）に示すように、ワード
線２３１間に在って、ワード線２３１と並走するボイド
２１１（“巣”）が形成される。このようなボイド２１
１は、ＢＰＳＧ膜２１０の成長時のリンとボロンの濃度
とリフロー温度とリフロー時間を調整することにより形
成することができる。
【００１０】次に、ＢＰＳＧ膜２１０の上に配線するビ
ット線とソース・ドレイン拡散層２０７とを接続するた
めに、ＢＰＳＧ膜２１０を貫通してソース・ドレイン拡
散層２０７に達するコンタクト２１２を開口するが、こ
のとき、通常、コンタクト２１２は、ボイド２１１と交
差しないようにレイアウトされているが、目合わせずれ
等により、図５（ｂ）に示すように、コンタクト２１２
がボイド２１１と交差する場合が生じる。
ット線とソース・ドレイン拡散層２０７とを接続するた
めに、ＢＰＳＧ膜２１０を貫通してソース・ドレイン拡
散層２０７に達するコンタクト２１２を開口するが、こ
のとき、通常、コンタクト２１２は、ボイド２１１と交
差しないようにレイアウトされているが、目合わせずれ
等により、図５（ｂ）に示すように、コンタクト２１２
がボイド２１１と交差する場合が生じる。
【００１１】次に、コンタクト２１２の底部の表面とＢ
ＰＳＧ膜２１０の表面を洗浄し、続いて、チタン／窒化
チタン等の複合の積層金属膜２１５を密着層としてスパ
ッタしたのち、コンタクト２１２内にタングステン２１
６を埋設する。最後に、ビット線２３２を形成すること
によりフラッシュメモリ半導体装置を形成することがで
きる。
ＰＳＧ膜２１０の表面を洗浄し、続いて、チタン／窒化
チタン等の複合の積層金属膜２１５を密着層としてスパ
ッタしたのち、コンタクト２１２内にタングステン２１
６を埋設する。最後に、ビット線２３２を形成すること
によりフラッシュメモリ半導体装置を形成することがで
きる。
【００１２】
【発明が解決しようとする課題】しかしながら、以上の
ようにして形成されたフラッシュメモリにおいて、コン
タクト２１２がコンタクト間隔が狭く形成される、或い
は、ボイド２１１の径が大きく形成された場合、図５
（ｂ）に示すように、コンタクト２１２間のボイド２１
１に積層金属膜２１５、或いは、タングステン２１６か
らなるボイド内金属２１７がボイド内で連続して形成さ
れる不具合が生じ、コンタクト２１２がワード線２３１
の間に位置するボイドを通過すると、ボイド内金属２１
７を通して、隣接するビット線２３２を短絡させてしま
うという欠点があった。
ようにして形成されたフラッシュメモリにおいて、コン
タクト２１２がコンタクト間隔が狭く形成される、或い
は、ボイド２１１の径が大きく形成された場合、図５
（ｂ）に示すように、コンタクト２１２間のボイド２１
１に積層金属膜２１５、或いは、タングステン２１６か
らなるボイド内金属２１７がボイド内で連続して形成さ
れる不具合が生じ、コンタクト２１２がワード線２３１
の間に位置するボイドを通過すると、ボイド内金属２１
７を通して、隣接するビット線２３２を短絡させてしま
うという欠点があった。
【００１３】本発明は、配線間の寄生容量を減じるため
のボイドを層間絶縁膜に形成した多層配線構造の半導体
装置において、ボイドによるコンタクトレイアウト制限
が無く、ボイドを通しての配線間ショートの無い半導体
装置及びその製造方法を提供することにある。
のボイドを層間絶縁膜に形成した多層配線構造の半導体
装置において、ボイドによるコンタクトレイアウト制限
が無く、ボイドを通しての配線間ショートの無い半導体
装置及びその製造方法を提供することにある。
【００１４】
【課題を解決するための手段】本発明の半導体装置は、
下層導電層が形成された下地基板と、前記下地基板を覆
う層間絶縁膜と、前記層間絶縁膜を貫通して前記下層導
電層に達する開口部と、前記層間絶縁膜の上に形成さ
れ、かつ、前記開口部を介して前記下層導電層と接続す
る上層導電層とを有する半導体装置であって、前記層間
絶縁膜には線状空洞が形成されており、前記開口部は、
前記線状空洞を通って開口される空洞交差開口部を含む
構成を基本構造としている。本発明の半導体装置は、以
下のような適用形態を有している。
下層導電層が形成された下地基板と、前記下地基板を覆
う層間絶縁膜と、前記層間絶縁膜を貫通して前記下層導
電層に達する開口部と、前記層間絶縁膜の上に形成さ
れ、かつ、前記開口部を介して前記下層導電層と接続す
る上層導電層とを有する半導体装置であって、前記層間
絶縁膜には線状空洞が形成されており、前記開口部は、
前記線状空洞を通って開口される空洞交差開口部を含む
構成を基本構造としている。本発明の半導体装置は、以
下のような適用形態を有している。
【００１５】即ち、まず、前記層間絶縁膜中には互いに
並走する複数の中間構成体が形成されており、前記線状
空洞は、前記複数の中間構成体のうち所定の隣接する２
つの中間構成体の間に形成される。
並走する複数の中間構成体が形成されており、前記線状
空洞は、前記複数の中間構成体のうち所定の隣接する２
つの中間構成体の間に形成される。
【００１６】また、前記空洞交差開口部は、その開口径
が前記線状空洞の径を含む形に形成される。
が前記線状空洞の径を含む形に形成される。
【００１７】また、前記開口部は、その内壁に絶縁性側
壁膜を有する。
壁膜を有する。
【００１８】次に、本発明の半導体装置の製造方法は、
下地基板の中に下層導電層を形成する工程と、前記下地
基板を層間絶縁膜で覆う工程と、前記層間絶縁膜を貫通
して前記下層導電層に達する開口部を形成する工程と、
前記層間絶縁膜の上に形成され、かつ、前記開口部を介
して前記下層導電層と接続する上層導電層を形成する工
程とを含む半導体装置の製造方法であって、前記下地基
板を前記層間絶縁膜で覆う工程が、前記層間絶縁膜中に
線状空洞を形成する工程を含み、前記層間絶縁膜を貫通
して前記下層導電層に達する開口部を形成する工程が、
前記開口部のうちの一つである空洞交差開口部が、前記
線状空洞を通るべく開口される工程である、という構成
を基本構成とする。本発明の半導体装置の製造方法は、
以下のような適用形態を有している。
下地基板の中に下層導電層を形成する工程と、前記下地
基板を層間絶縁膜で覆う工程と、前記層間絶縁膜を貫通
して前記下層導電層に達する開口部を形成する工程と、
前記層間絶縁膜の上に形成され、かつ、前記開口部を介
して前記下層導電層と接続する上層導電層を形成する工
程とを含む半導体装置の製造方法であって、前記下地基
板を前記層間絶縁膜で覆う工程が、前記層間絶縁膜中に
線状空洞を形成する工程を含み、前記層間絶縁膜を貫通
して前記下層導電層に達する開口部を形成する工程が、
前記開口部のうちの一つである空洞交差開口部が、前記
線状空洞を通るべく開口される工程である、という構成
を基本構成とする。本発明の半導体装置の製造方法は、
以下のような適用形態を有している。
【００１９】即ち、まず、前記線状空洞を形成する工程
は、前記下地基板を前記層間絶縁膜で覆う工程におい
て、前記層間絶縁膜中に複数の中間構成体を互いに並走
する形に形成し、前記複数の中間構成体のうち所定の隣
接する２つの中間構成体に挟まれた層間絶縁膜に線状空
洞を形成することにより行われる。
は、前記下地基板を前記層間絶縁膜で覆う工程におい
て、前記層間絶縁膜中に複数の中間構成体を互いに並走
する形に形成し、前記複数の中間構成体のうち所定の隣
接する２つの中間構成体に挟まれた層間絶縁膜に線状空
洞を形成することにより行われる。
【００２０】また、前記層間絶縁膜を貫通して前記下層
導電層に達する開口部を形成する工程が、前記層間絶縁
膜を貫通して前記下層導電層に達する開口部を形成した
後に、前記開口部の内壁に絶縁性側壁膜を形成すること
により行われる。
導電層に達する開口部を形成する工程が、前記層間絶縁
膜を貫通して前記下層導電層に達する開口部を形成した
後に、前記開口部の内壁に絶縁性側壁膜を形成すること
により行われる。
【００２１】また、前記空洞交差開口部は、その開口径
が前記線状空洞の径を含む形に開口される。
が前記線状空洞の径を含む形に開口される。
【００２２】
【発明の実施の形態】本発明は、３層以上の配線層を持
つ半導体装置において、配線と配線の間を絶縁する層間
絶縁膜内の少なくとも一部にボイド（“巣”）が形成さ
れ、かつ３層の配線のうち上下の１層目と３層目の配線
を接続するコンタクトホールのうち一部のコンタクトホ
ールが、ボイドと交差し、その一部のコンタクトホール
の内壁に露出したボイドを覆うようにコンタクトホール
内壁に絶縁膜を有することを特徴とする半導体装置とそ
の製造方法に関するものである。
つ半導体装置において、配線と配線の間を絶縁する層間
絶縁膜内の少なくとも一部にボイド（“巣”）が形成さ
れ、かつ３層の配線のうち上下の１層目と３層目の配線
を接続するコンタクトホールのうち一部のコンタクトホ
ールが、ボイドと交差し、その一部のコンタクトホール
の内壁に露出したボイドを覆うようにコンタクトホール
内壁に絶縁膜を有することを特徴とする半導体装置とそ
の製造方法に関するものである。
【００２３】次に、本発明の第１の実施形態を、半導体
不揮発性記憶装置であるＦＬＡＳＨメモリを例に挙げ、
図１を参照して説明する。図１（ａ）は、第１の実施形
態の半導体装置であるフラッシュメモリの平面図であ
り、図１（ｂ）は、図１（ａ）の切断線Ａ−Ａ’におけ
る断面図である。また、図２（ａ）、図２（ｂ）は、そ
れぞれ、図１（ａ）の切断線Ｂ−Ｂ’、Ｃ−Ｃ’におけ
る断面図である。さらに、図３は、本発明の製造方法の
主要な工程を説明するために、層間絶縁膜にコンタクト
を形成してからビット線を形成するまでの製造工程を、
図１（ａ）の切断線Ｃ−Ｃ’における断面図で示したも
のである。
不揮発性記憶装置であるＦＬＡＳＨメモリを例に挙げ、
図１を参照して説明する。図１（ａ）は、第１の実施形
態の半導体装置であるフラッシュメモリの平面図であ
り、図１（ｂ）は、図１（ａ）の切断線Ａ−Ａ’におけ
る断面図である。また、図２（ａ）、図２（ｂ）は、そ
れぞれ、図１（ａ）の切断線Ｂ−Ｂ’、Ｃ−Ｃ’におけ
る断面図である。さらに、図３は、本発明の製造方法の
主要な工程を説明するために、層間絶縁膜にコンタクト
を形成してからビット線を形成するまでの製造工程を、
図１（ａ）の切断線Ｃ−Ｃ’における断面図で示したも
のである。
【００２４】まず、フラッシュメモリにおいて半導体基
板１の上にウェル（図示省略）とフィールド酸化膜２を
形成後、トンネル酸化膜３、浮遊ゲート４、ＯＮＯ膜
５、制御ゲート６を形成し、ソース・ドレイン拡散層７
を形成する。
板１の上にウェル（図示省略）とフィールド酸化膜２を
形成後、トンネル酸化膜３、浮遊ゲート４、ＯＮＯ膜
５、制御ゲート６を形成し、ソース・ドレイン拡散層７
を形成する。
【００２５】次に、ワード線３１の間にサイドウォール
８を形成後、層間絶縁膜としてノンドープのシリコン酸
化膜９をワード線３１間のスペースが埋め込まれない程
度の膜厚に成長する。また同時に、シリコン酸化膜９の
膜厚は、シリコン酸化膜９の上に堆積することとなるＢ
ＰＳＧ膜１０（リンやボロンの不純物を含むシリコン酸
化膜を指し、以降、ＢＰＳＧ膜と略称する）が熱処理を
受けて、その中に含む不純物が半導体基板１へ向かって
拡散しようとするが、その拡散を防ぐ程度に設定され
る。その後、ＢＰＳＧ膜１０を成長させる。
８を形成後、層間絶縁膜としてノンドープのシリコン酸
化膜９をワード線３１間のスペースが埋め込まれない程
度の膜厚に成長する。また同時に、シリコン酸化膜９の
膜厚は、シリコン酸化膜９の上に堆積することとなるＢ
ＰＳＧ膜１０（リンやボロンの不純物を含むシリコン酸
化膜を指し、以降、ＢＰＳＧ膜と略称する）が熱処理を
受けて、その中に含む不純物が半導体基板１へ向かって
拡散しようとするが、その拡散を防ぐ程度に設定され
る。その後、ＢＰＳＧ膜１０を成長させる。
【００２６】具体的には、例えば、ワード線３１のＬ／
Ｓ（Ｌｉｎｅ ａｎｄ Ｓｐａｃｅの略称）がいずれも
０．２〜０．４μｍ、ワード線３１の高さが０．４〜
０．５μｍとする。
Ｓ（Ｌｉｎｅ ａｎｄ Ｓｐａｃｅの略称）がいずれも
０．２〜０．４μｍ、ワード線３１の高さが０．４〜
０．５μｍとする。
【００２７】次に、例えば、８００℃、１０分間の熱処
理を施し、ＢＰＳＧ膜１０をリフローし、ＢＰＳＧ膜１
０にＣＭＰを施し、ＢＰＳＧ膜１０の段差を無くしてそ
の表面の平坦化を行う。
理を施し、ＢＰＳＧ膜１０をリフローし、ＢＰＳＧ膜１
０にＣＭＰを施し、ＢＰＳＧ膜１０の段差を無くしてそ
の表面の平坦化を行う。
【００２８】このとき、ワード線３１間のＢＰＳＧ膜１
０内に、図１（ｂ）及び図２（ａ）に示すようなワード
線３１間に在って、ワード線３１と並走するボイド１１
（“巣”）が形成される。このようなボイド１１は、Ｂ
ＰＳＧ膜の成長時のリンとボロンの濃度とリフロー温度
とリフロー時間を調整することにより形成することがで
きる。リフロー条件が８００℃、１０分間で、リン濃度
が４ｍｏｌ％、ボロン濃度が９ｍｏｌ％のＢＰＳＧ膜１
０を堆積すると、０．２μｍ程度の径を有するボイド１
１が形成される（図３（ａ））。
０内に、図１（ｂ）及び図２（ａ）に示すようなワード
線３１間に在って、ワード線３１と並走するボイド１１
（“巣”）が形成される。このようなボイド１１は、Ｂ
ＰＳＧ膜の成長時のリンとボロンの濃度とリフロー温度
とリフロー時間を調整することにより形成することがで
きる。リフロー条件が８００℃、１０分間で、リン濃度
が４ｍｏｌ％、ボロン濃度が９ｍｏｌ％のＢＰＳＧ膜１
０を堆積すると、０．２μｍ程度の径を有するボイド１
１が形成される（図３（ａ））。
【００２９】次に、ＢＰＳＧ膜１０の上に配線するビッ
ト線とソース・ドレイン拡散層７とを接続するために、
ＢＰＳＧ膜１０を貫通してソース・ドレイン拡散層７に
達するコンタクト１２を開口するが、このとき、コンタ
クト１２が、ボイド１１と図１（ａ）に示すように、交
差するように開口する。
ト線とソース・ドレイン拡散層７とを接続するために、
ＢＰＳＧ膜１０を貫通してソース・ドレイン拡散層７に
達するコンタクト１２を開口するが、このとき、コンタ
クト１２が、ボイド１１と図１（ａ）に示すように、交
差するように開口する。
【００３０】次に、コンタクト１２の底部、内壁、ＢＰ
ＳＧ膜１０上の全面に２０〜３０ｎｍ程度の膜厚のシリ
コン窒化膜１３を成長し、その後、シリコン窒化膜１３
にエッチバックを施し、開口したコンタクト１２の内壁
を単層のシリコン窒化膜１３からなる側壁窒化膜１４で
被覆する（図３（ｂ））。
ＳＧ膜１０上の全面に２０〜３０ｎｍ程度の膜厚のシリ
コン窒化膜１３を成長し、その後、シリコン窒化膜１３
にエッチバックを施し、開口したコンタクト１２の内壁
を単層のシリコン窒化膜１３からなる側壁窒化膜１４で
被覆する（図３（ｂ））。
【００３１】次に、コンタクト１２の底部の表面とＢＰ
ＳＧ膜１０の表面を、例えば、希釈したフッ酸で洗浄
し、ひきつづきチタン／窒化チタン等の複合の積層金属
膜１５を密着層としてスパッタしたのち、コンタクト１
２内にタングステン１６を埋設する。最後に、ビット線
３２を形成することによりフラッシュメモリ半導体装置
を形成することができる（図３（ｃ））。
ＳＧ膜１０の表面を、例えば、希釈したフッ酸で洗浄
し、ひきつづきチタン／窒化チタン等の複合の積層金属
膜１５を密着層としてスパッタしたのち、コンタクト１
２内にタングステン１６を埋設する。最後に、ビット線
３２を形成することによりフラッシュメモリ半導体装置
を形成することができる（図３（ｃ））。
【００３２】以上のようにして形成されたフラッシュメ
モリは、コンタクトの内壁に何も無い場合、コンタクト
に金属膜を堆積すると、ＢＰＳＧ膜内のボイドを通して
ビット線コンタクト間のショートが発生するが、コンタ
クト１２の内壁に側壁窒化膜１４を設けることにより、
ビット線コンタクト間のショートを回避することがで
き、かつ、ビット線コンタクトに埋め込まれる金属膜と
制御ゲート、又は、浮遊ゲートとの間の距離を長くする
ことができ、それらの間の耐圧を向上させることができ
るという効果もある。
モリは、コンタクトの内壁に何も無い場合、コンタクト
に金属膜を堆積すると、ＢＰＳＧ膜内のボイドを通して
ビット線コンタクト間のショートが発生するが、コンタ
クト１２の内壁に側壁窒化膜１４を設けることにより、
ビット線コンタクト間のショートを回避することがで
き、かつ、ビット線コンタクトに埋め込まれる金属膜と
制御ゲート、又は、浮遊ゲートとの間の距離を長くする
ことができ、それらの間の耐圧を向上させることができ
るという効果もある。
【００３３】また、メモリセルのワード線３１とワード
線３１間にボイド１１を形成することにより、ワード線
３１間の配線容量がＢＰＳＧ膜で全て埋め込まれている
場合よりも、ボイドの方が誘電率が低いためワード線３
１間の配線容量を減らすことができ、かつ、リフー後の
ＢＰＳＧ膜１０の表面は、ボイド１１がない場合に比
べ、ボイド１１の体積分だけＢＰＳＧ膜の消費量が少な
くなり、ワード線３１間を埋め込むために消費されるＢ
ＰＳＧ膜が少なくて済むこととなり、結果としてＢＰＳ
Ｇ膜表面の平坦性において優れる。また、ＢＰＳＧ膜表
面の平坦化に、ＣＭＰを適用する場合において、単位面
積あたりのＢＰＳＧ膜の消費量が比較的場所によらず均
一であるため、広い領域（例えば１チップ）に渡る絶対
段差が少なく、ＣＭＰ後の層間絶縁膜の残膜厚の均一性
が向上する。
線３１間にボイド１１を形成することにより、ワード線
３１間の配線容量がＢＰＳＧ膜で全て埋め込まれている
場合よりも、ボイドの方が誘電率が低いためワード線３
１間の配線容量を減らすことができ、かつ、リフー後の
ＢＰＳＧ膜１０の表面は、ボイド１１がない場合に比
べ、ボイド１１の体積分だけＢＰＳＧ膜の消費量が少な
くなり、ワード線３１間を埋め込むために消費されるＢ
ＰＳＧ膜が少なくて済むこととなり、結果としてＢＰＳ
Ｇ膜表面の平坦性において優れる。また、ＢＰＳＧ膜表
面の平坦化に、ＣＭＰを適用する場合において、単位面
積あたりのＢＰＳＧ膜の消費量が比較的場所によらず均
一であるため、広い領域（例えば１チップ）に渡る絶対
段差が少なく、ＣＭＰ後の層間絶縁膜の残膜厚の均一性
が向上する。
【００３４】以上の説明では、コンタクトの内壁に絶縁
性の側壁膜を形成する例を用いたが、絶縁性の側壁膜を
用いなくても、コンタクトに堆積する金属膜がボイドに
入り込まない、或いは、入り込んだとしてもコンタクト
間短絡の点からは無視できる程度のものである、という
条件を満たすボイド形状、或いは、金属膜堆積条件を採
用するならば、コンタクトの内壁に導電性の側壁膜を用
いても差し支えないことは勿論である。
性の側壁膜を形成する例を用いたが、絶縁性の側壁膜を
用いなくても、コンタクトに堆積する金属膜がボイドに
入り込まない、或いは、入り込んだとしてもコンタクト
間短絡の点からは無視できる程度のものである、という
条件を満たすボイド形状、或いは、金属膜堆積条件を採
用するならば、コンタクトの内壁に導電性の側壁膜を用
いても差し支えないことは勿論である。
【００３５】さらに、以上の説明では、コンタクトとボ
イドが交差する箇所を中心に説明した。然るに、本実施
形態は、このコンタクトの他にも、ワード線の間隔が、
ボイドが形成されない間隔、この実施形態の場合、シリ
コン酸化膜９の膜厚の２倍以下の間隔、或いは、シリコ
ン酸化膜９の膜厚の２倍よりも十分に広い間隔であると
き、それらのワード線間に形成されるＢＰＳＧ膜にはボ
イドが形成されないが、これらのワード線間にもコンタ
クトが形成されている構成を含んでいることは言うまで
もない。
イドが交差する箇所を中心に説明した。然るに、本実施
形態は、このコンタクトの他にも、ワード線の間隔が、
ボイドが形成されない間隔、この実施形態の場合、シリ
コン酸化膜９の膜厚の２倍以下の間隔、或いは、シリコ
ン酸化膜９の膜厚の２倍よりも十分に広い間隔であると
き、それらのワード線間に形成されるＢＰＳＧ膜にはボ
イドが形成されないが、これらのワード線間にもコンタ
クトが形成されている構成を含んでいることは言うまで
もない。
【００３６】またさらに本実施形態は、ボイドが生じて
いる層間絶縁膜に必ずコンタクトを形成してボイドと交
差させるという必然性を要求するものではなく、ボイド
が生じている層間絶縁膜にコンタクトを形成することが
可能である、ということを示しているに過ぎない。
いる層間絶縁膜に必ずコンタクトを形成してボイドと交
差させるという必然性を要求するものではなく、ボイド
が生じている層間絶縁膜にコンタクトを形成することが
可能である、ということを示しているに過ぎない。
【００３７】次に、本発明の第２の実施形態を、本発明
を一般的な３層配線に適用した例として、図４を参照し
て説明する。図４（ａ）、（ｂ）は、所定の間隔で並走
する第２層配線を、その並走方向に垂直な面で切断した
ときの第１層配線及び第３層配線を含む断面図として示
すものであり、（ａ）は層間絶縁膜にスルーホールを形
成する直前、（ｂ）は層間絶縁膜にスルーホールを形成
した後、第３層配線を形成したときの様子を示してい
る。また、本実施形態の第１層配線は第１の実施形態の
ソース・ドレイン拡散層７に、第２層配線は第１の実施
形態のワード線３１に、第３層配線は第１の実施形態の
ビット線３２に、それぞれ対応するので、本実施形態に
現れる各素子番号は、第１の実施形態に用いられた素子
番号に１００を加えた番号となっている。
を一般的な３層配線に適用した例として、図４を参照し
て説明する。図４（ａ）、（ｂ）は、所定の間隔で並走
する第２層配線を、その並走方向に垂直な面で切断した
ときの第１層配線及び第３層配線を含む断面図として示
すものであり、（ａ）は層間絶縁膜にスルーホールを形
成する直前、（ｂ）は層間絶縁膜にスルーホールを形成
した後、第３層配線を形成したときの様子を示してい
る。また、本実施形態の第１層配線は第１の実施形態の
ソース・ドレイン拡散層７に、第２層配線は第１の実施
形態のワード線３１に、第３層配線は第１の実施形態の
ビット線３２に、それぞれ対応するので、本実施形態に
現れる各素子番号は、第１の実施形態に用いられた素子
番号に１００を加えた番号となっている。
【００３８】まず、下地基板１０１の上に第１層配線１
０７を形成した後、下地基板１０１及び第１層配線１０
７を覆う平坦化された第１層間絶縁膜１２１を形成し、
第１層間絶縁膜１２１の上に第２層配線１３１を形成す
る。このときの第２層配線１３１の形状、間隔等は、第
１の実施形態のワード線３１に準ずるものである。ま
た、第１層間絶縁膜１２１は、その下面が半導体基板に
形成された素子と直接接する構成ではない場合は、ノン
ドープ絶縁膜である必要はなく、不純物がドープされた
絶縁膜でも良い。
０７を形成した後、下地基板１０１及び第１層配線１０
７を覆う平坦化された第１層間絶縁膜１２１を形成し、
第１層間絶縁膜１２１の上に第２層配線１３１を形成す
る。このときの第２層配線１３１の形状、間隔等は、第
１の実施形態のワード線３１に準ずるものである。ま
た、第１層間絶縁膜１２１は、その下面が半導体基板に
形成された素子と直接接する構成ではない場合は、ノン
ドープ絶縁膜である必要はなく、不純物がドープされた
絶縁膜でも良い。
【００３９】次に、第１の実施形態の製造条件と同様の
製造条件の下に、第１層間絶縁膜１２１及び第２層配線
１３１を覆ってＢＰＳＧ膜１１０を成長し、続いて、リ
フロー、平坦化を行う。
製造条件の下に、第１層間絶縁膜１２１及び第２層配線
１３１を覆ってＢＰＳＧ膜１１０を成長し、続いて、リ
フロー、平坦化を行う。
【００４０】このとき、第２層配線１３１間のＢＰＳＧ
膜１１０内に、図４（ａ）に示すように、第２層配線１
３１間に在って、第２層配線１３１と並走するボイド１
１１が形成される。
膜１１０内に、図４（ａ）に示すように、第２層配線１
３１間に在って、第２層配線１３１と並走するボイド１
１１が形成される。
【００４１】次に、ＢＰＳＧ膜１１０の上に配線するビ
ット線と第１層配線１０７とを接続するために、ＢＰＳ
Ｇ膜１１０を貫通して第１層配線１０７に達するスルー
ホール１１２を開口するが、このとき、スルーホール１
１２は、ボイド１１１と図４（ｂ）に示すように、交差
するように形成される。
ット線と第１層配線１０７とを接続するために、ＢＰＳ
Ｇ膜１１０を貫通して第１層配線１０７に達するスルー
ホール１１２を開口するが、このとき、スルーホール１
１２は、ボイド１１１と図４（ｂ）に示すように、交差
するように形成される。
【００４２】次に、スルーホール１１２の底部、内壁、
ＢＰＳＧ膜１１０上の全面に２０〜３０ｎｍ程度の膜厚
のシリコン窒化膜を成長し、その後、シリコン窒化膜に
エッチバックを施し、スルーホール１１２の内壁を単層
のシリコン窒化膜からなる側壁窒化膜１１４で被覆す
る。
ＢＰＳＧ膜１１０上の全面に２０〜３０ｎｍ程度の膜厚
のシリコン窒化膜を成長し、その後、シリコン窒化膜に
エッチバックを施し、スルーホール１１２の内壁を単層
のシリコン窒化膜からなる側壁窒化膜１１４で被覆す
る。
【００４３】次に、スルーホール１１２の底部の表面と
ＢＰＳＧ膜１１０の表面を洗浄し、続いて、チタン／窒
化チタン等の複合の積層金属膜１１５を密着層としてス
パッタしたのち、スルーホール１１２内にタングステン
１１６を埋設する。最後に、第３層配線１３２を形成す
ることにより３層配線を有する半導体装置を形成するこ
とができる（図４（ｂ））。
ＢＰＳＧ膜１１０の表面を洗浄し、続いて、チタン／窒
化チタン等の複合の積層金属膜１１５を密着層としてス
パッタしたのち、スルーホール１１２内にタングステン
１１６を埋設する。最後に、第３層配線１３２を形成す
ることにより３層配線を有する半導体装置を形成するこ
とができる（図４（ｂ））。
【００４４】以上のようにして形成された３層配線を有
する半導体装置は、スルーホール１１２の内壁に何も無
い場合、スルーホール１１２に金属膜を堆積すると、Ｂ
ＰＳＧ膜１１０内のボイド１１１を通して第３層配線１
３２のスルーホール間ショートが発生するが、スルーホ
ール内壁に側壁窒化膜１１４を設けることにより、第３
層配線１３２のスルーホール間ショートを回避すること
ができる。
する半導体装置は、スルーホール１１２の内壁に何も無
い場合、スルーホール１１２に金属膜を堆積すると、Ｂ
ＰＳＧ膜１１０内のボイド１１１を通して第３層配線１
３２のスルーホール間ショートが発生するが、スルーホ
ール内壁に側壁窒化膜１１４を設けることにより、第３
層配線１３２のスルーホール間ショートを回避すること
ができる。
【００４５】また、第２層配線１３１間にボイド１１１
を形成することにより、第２層配線１３１間の配線容量
がＢＰＳＧ膜で全て埋め込まれている場合よりも、ボイ
ドの方が誘電率が低いため第２層配線１３１間の配線容
量を減らすことができ、かつ、リフロー後のＢＰＳＧ膜
１１０の表面は、ボイド１１１がない場合に比べ、ボイ
ド１１１の体積分だけＢＰＳＧ膜の消費量が少なくな
り、第２層配線１３１間を埋め込むために消費されるＢ
ＰＳＧ膜が少なくて済むこととなり、結果としてＢＰＳ
Ｇ膜表面の平坦性において優れる。また、ＢＰＳＧ膜表
面の平坦化に、ＣＭＰを適用する場合において、単位面
積あたりのＢＰＳＧ膜の消費量が比較的場所によらず均
一であるため、広い領域（例えば１チップ）に渡る絶対
段差が少なく、ＣＭＰ後のＢＰＳＧ膜の残膜厚の均一性
が向上する。
を形成することにより、第２層配線１３１間の配線容量
がＢＰＳＧ膜で全て埋め込まれている場合よりも、ボイ
ドの方が誘電率が低いため第２層配線１３１間の配線容
量を減らすことができ、かつ、リフロー後のＢＰＳＧ膜
１１０の表面は、ボイド１１１がない場合に比べ、ボイ
ド１１１の体積分だけＢＰＳＧ膜の消費量が少なくな
り、第２層配線１３１間を埋め込むために消費されるＢ
ＰＳＧ膜が少なくて済むこととなり、結果としてＢＰＳ
Ｇ膜表面の平坦性において優れる。また、ＢＰＳＧ膜表
面の平坦化に、ＣＭＰを適用する場合において、単位面
積あたりのＢＰＳＧ膜の消費量が比較的場所によらず均
一であるため、広い領域（例えば１チップ）に渡る絶対
段差が少なく、ＣＭＰ後のＢＰＳＧ膜の残膜厚の均一性
が向上する。
【００４６】
【発明の効果】以上に説明したように、本発明の半導体
装置及びその製造方法によれば、並走する中間導体配線
を覆う層間絶縁膜の中間導体配線間に挟まれた部分に、
層間絶縁膜の形成されないボイドを中間導体配線に略平
行に形成し、さらに、開口内壁に側壁絶縁膜を形成する
ことにより、ボイドと交差するようにして層間絶縁膜に
下層導体配線及び上層導体配線を接続するための開口を
形成することを可能とするので、上層導体配線間の開口
を通じての短絡を無くすと共に、中間導体配線間の寄生
容量を減じることができる。
装置及びその製造方法によれば、並走する中間導体配線
を覆う層間絶縁膜の中間導体配線間に挟まれた部分に、
層間絶縁膜の形成されないボイドを中間導体配線に略平
行に形成し、さらに、開口内壁に側壁絶縁膜を形成する
ことにより、ボイドと交差するようにして層間絶縁膜に
下層導体配線及び上層導体配線を接続するための開口を
形成することを可能とするので、上層導体配線間の開口
を通じての短絡を無くすと共に、中間導体配線間の寄生
容量を減じることができる。
【図１】本発明の第１の実施形態の半導体装置を示す平
面図及び断面図である。
面図及び断面図である。
【図２】本発明の第１の実施形態の半導体装置を、図１
と異なる断面で切断したときの断面図である。
と異なる断面で切断したときの断面図である。
【図３】本発明の第１の実施形態の半導体装置の製造方
法を製造工程順に示す断面図である。
法を製造工程順に示す断面図である。
【図４】本発明の第２の実施形態の半導体装置を示す断
面図である。
面図である。
【図５】従来の半導体装置を示す断面図である。
１、２０１ 半導体基板 ２、２０２ フィールド酸化膜 ３、２０３ トンネル酸化膜 ４、２０４ 浮遊ゲート ５、２０５ ＯＮＯ膜 ６、２０６ 制御ゲート ７、２０７ ソース・ドレイン拡散層 ８、２０８ サイドウォール ９、２０９ シリコン酸化膜 １０、２１０ ＢＰＳＧ膜 １１、１１１、２１１ ボイド １２、２１２ コンタクト １４、１１４ 側壁窒化膜 １５、１１５、２１５ 積層金属膜 １６、１１６、２１６ タングステン ３１、２３１ ワード線 ３２、２３２ ビット線 １０１ 下地基板 １０７ 第１層配線 １１２ スルーホール １２１ 第１層間絶縁膜 １３１ 第２層配線 １３２ 第３層配線 ２１７ ボイド内金属
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/115 Ｈ０１Ｌ 21/90 Ｄ 29/788 27/10 ４３４ 29/792 29/78 ３７１ Ｆターム(参考） 5F001 AA01 AB08 AD12 AD62 AE08 AF24 AF25 AG03 AG07 AG09 AG10 5F033 HH03 HH07 JJ18 JJ19 JJ33 KK01 KK03 KK07 NN06 NN07 NN40 PP15 QQ09 QQ31 QQ37 QQ48 QQ74 QQ75 QQ94 RR04 RR06 RR15 RR29 TT07 TT08 VV16 XX01 XX24 XX31 5F058 BA20 BC08 BD01 BD04 BD07 BD10 BE01 BF02 BJ02 5F083 EP02 EP23 EP55 EP56 ER22 GA03 JA04 JA39 JA40 JA56 KA05 MA06 MA20 PR10 PR29 PR33 PR38 PR40 5F101 BA01 BB05 BD02 BD37 BE07 BF08 BF09 BH05 BH14 BH19 BH23
Claims (8)
- 【請求項１】 下層導電層が形成された下地基板と、前
記下地基板を覆う層間絶縁膜と、前記層間絶縁膜を貫通
して前記下層導電層に達する開口部と、前記層間絶縁膜
の上に形成され、かつ、前記開口部を介して前記下層導
電層と接続する上層導電層とを有する半導体装置であっ
て、前記層間絶縁膜には線状空洞が形成されており、前
記開口部は、前記線状空洞を通って開口される空洞交差
開口部を含むことを特徴とする半導体装置。 - 【請求項２】 前記層間絶縁膜中には互いに並走する複
数の中間構成体が形成されており、前記線状空洞は、前
記複数の中間構成体のうち所定の隣接する２つの中間構
成体の間に形成される請求項１記載の半導体装置。 - 【請求項３】 前記空洞交差開口部は、その開口径が前
記線状空洞の径を含む形に形成される請求項１又は２記
載の半導体装置。 - 【請求項４】 前記開口部は、その内壁に絶縁性側壁膜
を有する請求項１、２又は３記載の半導体装置。 - 【請求項５】 下地基板の中に下層導電層を形成する工
程と、前記下地基板を層間絶縁膜で覆う工程と、前記層
間絶縁膜を貫通して前記下層導電層に達する開口部を形
成する工程と、前記層間絶縁膜の上に形成され、かつ、
前記開口部を介して前記下層導電層と接続する上層導電
層を形成する工程とを含む半導体装置の製造方法であっ
て、前記下地基板を前記層間絶縁膜で覆う工程が、前記
層間絶縁膜中に線状空洞を形成する工程を含み、前記層
間絶縁膜を貫通して前記下層導電層に達する開口部を形
成する工程が、前記開口部のうちの一つである空洞交差
開口部が、前記線状空洞を通るべく開口される工程であ
ることを特徴とする半導体装置の製造方法。 - 【請求項６】 前記線状空洞を形成する工程は、前記下
地基板を前記層間絶縁膜で覆う工程において、前記層間
絶縁膜中に複数の中間構成体を互いに並走する形に形成
し、前記複数の中間構成体のうち所定の隣接する２つの
中間構成体に挟まれた層間絶縁膜に線状空洞を形成する
ことにより行われる請求項５記載の半導体装置の製造方
法。 - 【請求項７】 前記層間絶縁膜を貫通して前記下層導電
層に達する開口部を形成する工程が、前記層間絶縁膜を
貫通して前記下層導電層に達する開口部を形成した後
に、前記開口部の内壁に絶縁性側壁膜を形成することに
より行われる請求項５又は６記載の半導体装置の製造方
法。 - 【請求項８】 前記空洞交差開口部は、その開口径が前
記線状空洞の径を含む形に開口される請求項５、６又は
７記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000297309A JP2002110791A (ja) | 2000-09-28 | 2000-09-28 | 半導体装置及びその製造方法 |
| US09/964,499 US20020036349A1 (en) | 2000-09-28 | 2001-09-28 | Semiconductor device and manufacturing |
| TW090124325A TW512492B (en) | 2000-09-28 | 2001-09-28 | Semiconductor device and manufacturing method thereof |
| KR10-2001-0060339A KR100420379B1 (ko) | 2000-09-28 | 2001-09-28 | 반도체 장치와 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000297309A JP2002110791A (ja) | 2000-09-28 | 2000-09-28 | 半導体装置及びその製造方法 |
Publications (1)
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