KR100266762B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 장치에서 고 애스펙트비의 컨택트 홀을 확실하게 형성하기 위한 것이다.
반도체 기판 상에, 기판에 인접하는 부분에서는 불순물 농도가 높아서 에칭 레이트가 높고, 기판으로부터 떨어진 부분에서는 불순물 농도가 낮아서 에칭 레이트가 낮은 층간 절연막을 형성하고, 층간 절연막을 관통하는 컨택트 홀을 이방성 에칭으로 개공하며, 이어서 등방성 에칭으로 컨택트 홀의 하부를 확대하여 컨택트를 형성한다.

Description

반도체 장치 및 그 제조 방법
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 개선된 층간 컨택트를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
도 20은 반도체 DRAM 메모리 셀의 구조를 도시한 평면도이다. 도면에 도시된 바와 같이, DRAM의 메모리 셀은 먼저 반도체 기판(101) 상에 워드선(트랜스퍼 게이트)(106a)을 배치하고, 그 위쪽에 비트선(106b)을 배치하고 있다. 따라서, 비트선 컨택트(112)는 워드선(106a)의 틈 사이에 설계되어 위쪽으로부터 워드선(106a)의 옆을 통해 기판(101)에 닿게 된다.
한편, 스택형 셀(적층형)의 캐패시터부는 비트선(106b)의 위쪽에 있고, 캐패시터 즉 축적(storage) 노드(113)의 컨택트(114)를 활성영역(115)에 대해 워드선(106a)과 비트선(106b)의 격자의 틈 사이에 설계하여, 위에서부터 비트선과 워드선의 옆을 통해 기판(101)까지 닿게 된다.
도 21은 DRAM의 컨택트 구조를 도시한 도면으로, (a), (b), (c)는 각각 도 20의 평면도의 A-A', B-B', C-C'선에 따른 단면을 도시하고 있다. 도 21에서, 기판(101) 상에 워드선(106a)이 배치되고, 또한 하부 층간 산화막(103a)과 상부 층간 산화막(103b) 사이에 비트선(106b)이 배치되어 있다.
반도체에서의 미세격자 기술이 진행 중이어서, 중첩이나 치수의 불균일을 제어하기가 매우 어려워지고 있다. 중첩이 어긋나면, 예를 들면 도 21의 파선으로 둘러싼 타원부분에 비트선 컨택트(112) 또는 축적 노드 컨택트(113)가 워드선(106a)이나 비트선(106b)을 단락해 버리게 된다. 이 때문에, 컨택트의 구멍 직경을 작게 하거나, 또는 컨택트가 배선 위에 걸쳐도 배선과는 단락하지 않는 셀프 얼라인(self-align) 컨택트 기술이 필요하게 되었다.
도 22는 질화막을 사용한 셀프 얼라인 콘택트 기술의 예를 도시한 것이다. 질화막을 사용한 셀프 얼라인 컨택트 기술에는 도 22의 (a)에 도시된 바와 같이 층간 산화막(107과 103) 사이에 1개의 실리콘 질화막(SiN막)(108)을 삽입하는 블랭킷 (blanket) SiN 방식, 도 22의 (b)에 도시된 바와 같이 워드선(106a)의 측벽을 실리콘 질화막(108)으로 덮는 SiN 사이드월(sidewall) 방식, 도 22의 (c)에 도시된 바와 같이 워드선(106a)의 상부 및 측벽을 실리콘 질화막(108)으로 덮는 SiN 커버 배선 방식이 있다. 이들 모두는 하지 배선인 워드선(트랜스퍼 게이트)(106a)을 에칭 정지막인 SiN막(108)으로 피복하는 것이다. 블랭킷 SiN 방식에서는 실리콘 산화막의 컨택트 에칭을 일단 SiN 막(108)에서 그친 후, SiN 막(108)과 밑바탕 산화막을 에칭하여 기판(101)과의 컨택트를 취하는 것이다. SiN 사이드월 방식이나 SiN 커버 배선 방식에서는 측벽의 SiN막(108)을 깍지 않도록 산화막 에칭을 행하여 기판(101)과의 컨택트를 취하는 것이다.
이상과 같은 DRAM의 컨택트에서는 횡방향의 미세화는 진행되어 컨택트 구멍의 설계 직경은 점점 작아지는 경향에 있지만, 종방향의 박막은 배선간의 기생용량을 증가시키지 않도록 거의 박막화되지 않는다. 이 결과, 컨택트 구멍 직경에 대한 컨택트 깊이의 비인 애스펙트비의 값이 커진다. 애스펙트비가 큰 미세 컨택트에서는 홀의 저부에서 에칭 속도가 떨어지는 RIE-Lag가 일어난다(예를 들면, J.Vac.Sci.Tech.B10(5), 1994 참조).
도 23은 고 애스펙트비의 컨택트 홀 형성의 문제를 설명하기 위한 컨택트 홀의 단면을 도시한 도면이다. 도 23의 (a)는 레지스트(110)의 개공으로부터 층간 산화막(103)을 개공할 때, 고 애스펙트비의 컨택트 홀의 저부에서 에칭 스톱(etching stop)이 일어난 예를 도시하고 있다. 이 에칭 스톱을 회피하기 위해, 에칭 시에 등방성 에칭의 성분을 강하게 하는 방법이 있지만, 이와 같이하면 도 23의 (b)에 도시한 바와 같이 횡방향의 에칭이 진행되어 층간 산화막(103) 중의 비트선 등의 배선(106b)과 단락해 버릴 우려가 있다.
도 24는 도 22의 (a)에 도시한 블랭킷 SiN 방식의 배선 사이에 셀프 얼라인 방식의 컨택트를 취하는 경우의 문제를 설명하기 위한 단면을 도시한 도면이다. 도 24의 (a)는 SiN막(108)의 간극에 형성한 개공이 에칭 스톱을 일으킨 상태를 도시하고 있다. 또한, 도 24의 (b)는 개공 형성의 중첩이 어긋났을 때의, 개공 저부에서의 고 애스펙트비의 출현 상태를 도시하고 있다.
특히 실리콘 질화막을 스톱퍼(stopper)로 하는 셀프 얼라인 방식은 RIE-Lag가 일어나기 쉬운 깊은 컨택트 홀의 밑바닥에 에칭되기 어려운 질화막을 더 배치하는 구조로 되고, 특히 질화막으로 좁아진 밑바닥 부분은 국소적으로 애스펙트비가 커져서 에칭 스톱하기 쉽다. 또한, 중첩이 어긋났을 때, 구멍 저부는 점점 아래로 가늘어지기 때문에, 에칭 스톱에 의해 층간막이 에칭되지 않은 부분이 나오기 쉽다. 따라서, 컨택트 개공 불량에 의해, 비컨택트에 의한 불량 또는 컨택트 저항 증대 등의 폐단이 생기고 있었다.
또, 컨택트 홀에 차단부가 생기지 않도록 층간의 실리콘 산화막을 형성하는 방법에 대해서는, 예를 들면 공개특허공보 평1-274419호 등에 개시되어 있지만, 고 애스펙트비의 컨택트 홀의 형성으로서는 충분하지 않았다.
본 발명은 이와 같은 종래의 컨택트 개공 불량이라고 하는 문제점을 해소하기 위해 이루어진 것으로, 고 애스펙트비의 컨택트를 확실하게 개공하고, 컨택트 저면의 접촉 면적을 넓게 한, 개선된 컨택트를 갖는 반도체 장치와 그 제조 방법을 제공하고자 하는 것이다.
본 발명의 반도체 장치는 반도체 하지층, 이 반도체 하지층 상에 형성되어 에칭 레이트가 다른 복수의 층으로 구성된 층간 절연막, 및 이 층간 절연막에 설치된 개공에 형성되어 상기 반도체 하지층에 이르는 컨택트를 구비하고, 상기 컨택트가 상기 층간 절연막 중의 상기 반도체 하지층에 인접한 부분에서 직경 방향으로 확대되어 있는 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치는 상기 층간 절연막의 안에서 상기 반도체 하지층으로부터 소정 거리 떨어져서 상대적으로 에칭 레이트가 낮은 층의 안에 상기 반도체 하지층과 병행하여 도전부를 구비하고, 상기 컨택트가 상기 도전부에 근접하여 형성되어 있는 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치는 상기 도전부가 복수 형성되어 상기 컨택트가 서로 이웃하는 도전부 사이에 형성되어 있는 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치는 상기 컨택트가 상기 층간 절연막 중 상기 반도체 하지층에 인접한 상기 부분에서 상기 반도체 하지층에 가까워질수록 직경 방향으로 확대되어 있는 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치는 상기 컨택트가 상기 층간 절연막 중 상기 반도체 하지층에 인접한 상기 부분에서, 상기 반도체 하지층에 가까워질수록 계단 형상으로 직경 방향으로 확대되어 있는 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치는 상기 컨택트가 상기 층간 절연막 중 상기 반도체 장치의 하지층에 인접한 상기 부분에서 상기 반도체 하지층에 가까워질수록 연속적으로 직경 방향으로 확대되어 있는 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치는 상기 층간 절연막 중 상기 반도체 하지층에 인접한 상기 부분이 다른 부분보다도 상대적으로 에칭 레이트가 높게 형성되어 있는 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치는 반도체 하지층, 이 반도체 하지층에 인접하여 형성된 하부 도전부, 상기 하부 도전부를 덮도록 상기 반도체 하지층 상에 형성된 층간 절연막, 상기 층간 절연막 안에 상기 반도체 하지층으로부터 소정 거리 떨어져서 형성된 상부 도전부, 및 상기 상부 도전부 및 하부 도전부에 근접한 상기 절연막의 개공에 형성되어 상기 반도체 하지층에 이르는 컨택트를 구비하고, 상기 컨택트가 상기 층간 절연막 중의 상기 상부 도전부 또는 하부 도전부를 포함하는 각각의 부분 사이에서 직경 방향으로 확대되어 있는 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치는 반도체 하지층, 이 반도체 하지층 상에 적어도 측면이 에칭 정지막으로 덮여 상기 반도체 하지층에 접하여 형성된 복수의 도전부, 상기 복수의 도전부의 상기 에칭 정지막을 덮도록 상기 반도체 하지층 상에 형성되어 에칭 레이트가 다른 복수의 층으로 구성된 층간 절연막, 및 상기 복수의 도전부의 서로 이웃하는 에칭 정지막의 간극에서 상기 절연막에 설치된 개공에 형성되어 서로 이웃하는 에칭 정지막의 간극을 통해 상기 반도체 하지층에 이르는 컨택트를 구비하고, 상기 층간 절연막 중의 상기 반도체 하지층 및 상기 에칭 정지막에 인접한 부분이 다른 부분보다도 상대적으로 에칭 레이트가 높게 형성되어 있는 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치는 상기 복수의 도전부가 실리콘 산화막으로 덮여진 위에 또한 상기 에칭 정지막으로 덮여져 있는 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치는 상기 반도체 하지층 및 상기 복수의 도전부가 실리콘 산화막으로 덮여진 위에 또한 상기 에칭 정지막으로 덮여져 있는 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치는 상기 컨택트가 상기 서로 이웃하는 도전부의 간극에서 상기 도전부를 덮는 상기 에칭 정지막까지 직경 방향으로 확대되어 있는 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치는 상기 컨택트가 상기 상이한 도전부의 간극에서 상기 도전부를 덮는 상기 실리콘 산화막까지 직경 방향으로 확대되어 있는 것을 특징으로 하는 것이다.
다음에, 본 발명의 반도체 장치의 제조 방법은 반도체 하지층 상에, 상기 반도체 하지층에 인접하는 부분에서는 에칭 레이트가 상대적으로 높고, 상기 반도체 하지층으로부터 떨어진 부분에서는 에칭 레이트가 상대적으로 낮은 층간 절연막을 형성하는 공정, 상기 층간 절연막을 관통하여 상기 층간 절연막의 상기 반도체 하지층에 인접한 부분에서 상대적으로 내경이 확대된 개공을 형성하는 공정, 및 상기 개공에 상기 반도체 하지층에 이르는 컨택트를 형성하는 공정을 포함하는 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치의 제조 방법은 상기 층간 절연막의 상기 반도체 하지층으로부터 떨어진 부분 안에 상기 반도체 하지층에 평행하게 도전부를 형성하고, 상기 도전부에 인접하여 상기 개공을 형성하는 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치의 제조 방법은 상기 도전부를 복수 형성하고, 서로 이웃하는 상기 도전부 사이에 상기 개공을 형성하는 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치의 제조 방법은 상기 층간 절연막의 상기 반도체 하지층에 인접하는 상기 부분을 에칭 레이트가 다른 복수의 얇은 층으로 형성하는 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치의 제조 방법은 상기 반도체 하지층에 인접하는 상기 부분의 복수의 얇은 층을, 상기 반도체 하지층에 인접하여 상대적으로 에칭 레이트가 가장 높고, 상기 반도체 하지층으로부터 멀어짐에 따라 순차 단계적으로 에칭 레이트가 낮아지도록 형성하는 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치의 제조 방법은 상기 반도체 하지층에 인접하는 상기 부분을, 상기 반도체 하지층에 인접하여 상대적으로 에칭 레이트가 가장 높고 상기 반도체 하지층으로부터 멀어짐에 따라 에칭 레이트가 상대적으로 연속적으로 낮아지도록 형성하는 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치의 제조 방법은 반도체 하지층에 인접하여 하부의 도전부를 형성하는 공정, 상기 하부의 도전부를 덮도록 상기 반도체 하지층 상에 층간 절연막을 형성하는 공정, 상기 층간 절연막 중에 상기 반도체 하지층으로부터 소정 거리 떨어져서 상부의 도전부를 형성하는 공정, 상기 층간 절연막 중에서 상기 상부 도전부 및 하부 도전부에 근접함과 동시에 상기 상부 도전부와 하부 도전부 사이에서 직경 방향으로 확대되어 상기 반도체 하지층에 이르는 개공을 형성하는 공정, 및 상기 개공에 컨택트를 형성하는 공정을 포함하는 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치의 제조 방법은 상기 층간 절연막을 상기 상부 도전부 또는 하부 도전부를 포함하는 각각의 부분에서 상대적으로 에칭 레이트가 낮고, 상기 상부 도전부와 하부 도전부 사이에서 상대적으로 에칭 레이트가 높아지도록 형성하는 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치의 제조 방법은 상기 층간 절연막에 개공을 형성하는 상기 공정으로서, 개공을 갖는 레지스트를 상기 층간 절연막에 행하여 상기 레지스트의 개공으로부터 이방성 에칭에 의해 상기 층간 절연막을 개공하고, 또한 등방성 에칭에 의해 에칭 레이트가 높은 부분에서 내경을 확대하는 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치의 제조 방법은 반도체 하지층 상에 적어도 측면이 에칭 정지막으로 덮여진 복수의 도전부를 형성하는 공정, 상기 반도체 하지층 상에 상기 에칭 정지막을 덮도록, 상기 반도체 하지층 및 상기 에칭 정지막에 인접하는 부분에서는 에칭 레이트가 상대적으로 높고 상기 반도체 하지층 및 상기 에칭 정지막으로부터 떨어진 부분에서는 에칭 레이트가 상대적으로 낮은 층간 절연막을 형성하는 공정, 상기 복수의 도전부의 서로 이웃하는 에칭 정지막의 간극에 있어서 상기 절연막에 개공을 형성하는 공정, 및 상기 개공에 상기 반도체 하지층에 이르는 컨택트를 형성하는 공정을 포함하는 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치의 제조 방법은 상기 복수의 도전부를 실리콘 산화막으로 덮은 후에 상기 에칭 정지막으로 덮도록 하는 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치의 제조 방법은 상기 반도체 하지층 및 상기 복수의 도전부를 실리콘 산화막으로 덮은 후에 상기 에칭 정지막으로 덮도록 하는 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치의 제조 방법은 상기 개공에 있어서 상기 개공에 노출된 상기 층간 절연막의 상기 반도체 하지층에 인접한 상기 부분을 등방성 에칭에 의해 제거하는 공정을 포함하는 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치의 제조 방법은 상기 개공에 있어서 상기 개공에 노출된 상기 에칭 정지막을 등방성 에칭에 의해 제거하는 공정을 포함하는 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치의 제조 방법은 상기 개공에 있어서 상기 개공에 노출된 상기 에칭 정지막을 등방성 에칭으로 제거하고, 또한 이 개공에 노출된 상기 실리콘 산화막을 이방성 에칭에 의해 제거하는 공정을 포함하는 것을 특징으로 하는 것이다.
도 1은 본 발명의 실시형태 1의 반도체 장치를 도시한 단면도.
도 2는 본 발명의 실시형태 2의 반도체 장치를 도시한 단면도.
도 3은 본 발명의 실시형태 3의 반도체 장치를 도시한 단면도.
도 4는 본 발명의 실시형태 4의 반도체 장치를 도시한 단면도.
도 5는 본 발명의 실시형태 5의 반도체 장치를 도시한 단면도.
도 6은 본 발명의 실시형태 6의 반도체 장치를 도시한 단면도.
도 7은 본 발명의 실시형태 7의 반도체 장치를 도시한 단면도.
도 8은 본 발명의 실시형태 8의 반도체 장치를 도시한 단면도.
도 9는 본 발명의 실시형태 9의 반도체 장치를 도시한 단면도.
도 10은 본 발명의 실시형태 10의 반도체 장치를 도시한 단면도.
도 11은 본 발명의 실시형태 11의 반도체 장치를 도시한 단면도.
도 12는 본 발명의 실시형태 12의 반도체 장치를 도시한 단면도.
도 13은 본 발명의 실시형태 13의 반도체 장치를 도시한 단면도.
도 14는 본 발명의 실시형태 14의 반도체 장치를 도시한 단면도.
도 15는 본 발명의 실시형태 15의 반도체 장치의 제조 방법을 도시한 단면도.
도 16은 본 발명의 실시형태 16의 반도체 장치의 제조 방법을 도시한 단면도.
도 17은 본 발명의 실시형태 17의 반도체 장치의 제조 방법을 도시한 단면도.
도 18은 본 발명의 실시형태 18의 반도체 장치의 제조 방법을 도시한 단면도.
도 19는 본 발명의 실시형태 19의 반도체 장치의 제조 방법을 도시한 단면도.
도 20은 DRAM 메모리 셀의 평면도.
도 21은 종래의 DRAM 메모리 셀의 단면 구조도.
도 22는 종래의 셀프 얼라인 컨택트의 예를 도시한 단면도.
도 23은 종래의 고 애스펙트비의 컨택트의 문제점을 도시한 단면도.
도 24는 종래의 셀프 얼라인 컨택트의 문제점을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 하지층(실리콘 반도체 기판)
2, 2a, 2b, 2c : 층간 절연막(실리콘 산화막)
3, 3a, 3b : 층간 절연막(실리콘 산화막)
4 : 개공(컨택트 홀)
5 : 개공 하부
6a : 상부 도전부(배선)
6b : 하부 도전부(배선)
6c : 도전부(배선)
7 : 실리콘 산화막
8 : 에칭 정지막(SiN막)
9 : 실리콘 산화막
10 : 레지스트
이하에, 도면을 참조하여 본 발명의 실시형태에 대해 설명한다. 또, 도면 중 동일 부호는 동일 또는 그에 상당하는 부분을 나타낸다.
<실시형태 1>
도 1은 본 발명의 실시형태 1의 반도체 장치 구조를 도시한 단면도이다. 도 1에 있어서, 참조번호(1)은 반도체 하지층으로서의 실리콘 반도체 기판, 참조번호(2)는 붕소(B, 이하 B로 표시함)나 인(P, 이하 P로 표시함) 등의 불순물 농도가 상대적으로 높은 소정의 농도로 도프된 실리콘 산화막, 참조번호(3)은 B나 P의 불순물 농도가 상대적으로 낮은 다른 소정의 농도로 도프된 실리콘 산화막이다. 산화막(3)의 농도는 산화막(2)의 농도보다 낮게 하거나, 또는 전혀 불순물이 도프되어 있지 않다. 산화막(2 및 3)에 의해 층간 절연막을 구성하고 있다. 다시 말하면, 산화막(2 또는 3)은 층간 절연막의 부분층을 구성하고 있다.
참조번호(4)는 산화막(2, 3)에 형성된 개공(컨택트 홀), 참조번호(5)는 개공(4)의 하부이고, 산화막(2) 부분의 개공이다. 개공(5)은 개공(4)의 산화막(3)에 형성된 부분보다 직경 방향 또는 수평 방향으로 확대되어 형성되어 있다. 이 개공(4)에 도전 부재를 메워 컨택트가 형성된다.
또, 이하에서는 간략하게 하기 위해 도면 중에 컨택트(도전부재)를 도시하지 않지만, 개공(컨택트 홀)(4)에 컨택트가 형성되거나, 또는 형성되어 있는 것을 전제로 한다.
불순물 농도가 상대적으로 높은 하층의 산화막(2)은 에칭 레이트가 높으므로, 하층에서도 개공(4)이 아래로 차츰 좁아지지 않고, 충분하게 에칭되어 형성되는 데다, 또한 추가 에칭에 의해 개공(5)이 횡방향으로 넓어져서 역T자형의 개공 형상으로 형성되어 있다.
즉, 이 실시형태에서는 홀을 개공하는 층간막의 저부에 에칭 레이트가 빠른 막을 배치하는 구조를 취하고, 고 애스펙트비의 컨택트를 확실하게 개공한 데다, 또한 개공의 저부를 확대하는 구조로 하고 있다. 따라서, 컨택트 저면의 접촉면적을 넓게 하여 컨택트의 저항을 저감할 수 있으므로, 컨택트의 전기특성이 향상한다.
또, 이 실시형태에서 설명한 바와 같은, 오버행(overhang)을 한 형상의 개공(컨택트 홀)(4), 즉 하부(5)가 확대된 개공(4)에도 단절되지 않고 컨택트를 형성할 수 있다. 그 방법에 대해서는 후에 설명한다.
<실시형태 2>
도 2는 본 발명의 실시형태 2의 반도체 장치 구조를 도시한 단면도이다. 도 2에 있어서, 참조번호(1)은 실리콘 반도체 기판, 참조번호(2a)는 B나 P의 불순물 농도가 상대적으로 가장 높은 소정의 농도로 도프된 실리콘 산화막, 참조번호(2b)는 B나 P의 불순물 농도가 상대적으로 높은 다른 소정의 농도로 도프된 실리콘 산화막, 참조번호(2c)는 B나 P의 불순물 농도가 상대적으로 다음으로 높은 소정의 농도로 도프된 실리콘 산화막이다. 즉, 산화막(2a, 2b, 2c)의 농도는 산화막(2a)이 가장 높고, 산화막(2b)이 2번째로 높고, 산화막(2c)이 3번째로 높게 설정되어 있다. 또, 이와 같은 두께의 얇은 산화막(2a, 2b 및 2c)의 다층 구조로 하층의 산화막(2)을 구성하고 있다.
다음에, 참조번호(3)은 B나 P의 불순물 농도가 상대적으로 낮은 다른 소정의 농도로 도프된 실리콘 산화막이다. 산화막(3)의 농도는 산화막(2c)의 농도보다 낮게 하거나, 또는 전혀 불순물이 도프되어 있지 않다. 산화막(2 및 3)에 의해 층간 절연막을 구성하고 있다. 참조번호(4)는 산화막(2, 3)에 형성된 개공, 참조번호(5)는 개공(4)의 하부를 나타내고, 산화막(2)의 부분에 형성된 개공이다. 개공(5)은 산화막(3)에 형성된 개공부분보다 직경 방향 또는 수평 방향으로 확대되어 형성되어 있다. 또한, 개공(5)은 기판(1)에 가까워질수록 직경 방향으로 계단 형상으로 확대되어 八자 형상으로 형성되어 있다.
불순물 농도가 상대적으로 높은 다층 구조의 하층 산화막(2)은 에칭 레이트가 높으므로, 하층에서도 개공(4)이 아래로 차츰 좁아지지 않고 충분하게 에칭되는 데다, 또한 추가 에칭에 의해 하층 산화막(2)의 다층 구조 중 기판(1)에 가까운 얇은 층일수록 개공(5)이 횡방향으로 넓어져서 八자형의 개공 형상으로 되어 있다.
즉, 이 실시형태에서는 홀을 개공하는 층간막의 저부에 배치하는 산화막(2)으로서 B나 P의 농도가 높은 막에서 낮은 막으로 순차 적층하는 다층 구조로 하고, 위쪽의 두꺼운 산화막(3)으로서는 하부의 산화막(2)보다 더욱 농도가 낮은 막이나, 또는 비도프의 실리콘 산화막을 적층하는 구조로 하고 있다.
이와 같이함으로써, 고 애스펙트비의 컨택트를 확실하게 개공하고, 또 개공의 저부를 확대한 구조로 하고 있다. 이 때문에, 컨택트 저면의 접촉 면적을 넓게 하고, 컨택트 저항을 저감할 수 있으므로, 컨택트의 전기특성이 향상된다.
<실시형태 3>
도 3은 본 발명의 실시형태 3의 반도체 장치 구조를 도시한 단면도이다. 도 3에 있어서, 참조번호(1)은 실리콘 반도체 기판, 참조번호(2)는 B나 P 등의 불순물 농도가 상대적으로 높은 산화막이고, 그 농도 분포는 기판(1)에 접한 쪽이 가장 높고, 기판(1)에서 멀어짐에 따라 연속적으로 낮게 되어 있다.
다음에, 참조번호(3)은 B나 P의 불순물 농도가 상대적으로 낮은 실리콘 산화막이다. 산화막(3)의 농도는 산화막(2)의 농도가 낮은 부분보다 더욱 농도를 낮게 하거나, 또는 전혀 불순물이 도프되어 있지 않다. 산화막(2 및 3)에 의해 층간 절연막을 구성하고 있다. 참조번호(4)는 산화막(2, 3)에 형성된 개공, 참조번호(5)는 개공(4)의 하부를 나타내고, 산화막(2)의 부분에 형성된 개공이다. 개공(5)은 산화막(3)에 형성된 개공부분보다 직경 방향 또는 수평 방향으로 확대되어 형성되어 있다. 또한, 개공(5)은 기판(1)에 가까워질수록 직경 방향으로 연속적으로 확대되어 매끄러운 八자 형상으로 형성되어 있다.
불순물 농도가 상대적으로 높은 다층 구조의 하층 산화막(2)은 에칭 레이트가 높으므로, 하층이라도 개공(4)이 아래로 차츰 좁아지지 않고 충분하게 에칭되는 데다, 또한 추가 에칭에 의해 하층 산화막(2)이 기판(1)에 가까운 쪽일수록 개공(5)이 횡방향으로 넓어져서 八자형의 개공 형상으로 되어 있다.
즉, 이 실시형태에서는 홀을 개공하는 층간막의 저부에 배치하는 산화막(2)으로서 높은 불순물 농도로부터 연속적으로 농도가 낮아지도록 형성하고, 위쪽의 두꺼운 산화막(3)으로서는 하부의 산화막(2)보다 더욱 농도가 낮은 막이나, 또는 비도프된 실리콘 산화막을 적층하는 구조로 하고 있다.
이와 같이함으로써, 고 애스펙트비의 컨택트를 확실하게 개공하고, 또 개공의 저부를 확대한 구조로 하고 있다. 이 때문에, 컨택트 저면의 접촉 면적을 넓게 하여 컨택트 저항을 저감할 수 있으므로, 컨택트의 전기특성이 향상된다.
<실시형태 4>
도 4는 본 발명의 실시형태 4의 반도체 장치 구조를 도시한 단면도이다. 도 4에 있어서, 참조번호(6a)는 상부의 산화막(3) 안에 형성되어 저면이 하부의 산화막(2)에 인접하고 있는 도전부 또는 배선이다. 이와 같이 배선(6a)은 층간 절연막 안에 위치하고 있다. 그 이외의 구성 부분은 도 1과 동일하므로 설명은 생략한다.
이 실시형태에서는 층간 절연막 안에 배선(6a)이 배치되고, 이 배선 사이에 홀을 개공하며, 홀을 개공하는 층간 절연막의 저부에 에칭 레이트가 빠른 산화막(2)을 배치하는 구조를 취하여, 고 애스펙트비의 컨택트를 확실하게 개공하고, 또 개공의 저부를 확대하는 구조로 하고 있다. 따라서, 컨택트 저면의 접촉 면적을 넓게 하여 컨택트 저항을 저감할 수 있으므로, 컨택트의 전기특성이 향상된다.
또한, 층간의 도중에 위치하는 배선(6a)을 에칭 레이트가 적은 상층의 산화막(3) 안에 위치시키고 있으므로, 배선(6a)과 컨택트가 접촉할 가능성을 줄일 수 있다.
<실시형태 5>
도 5는 본 발명의 실시형태 5의 반도체 장치 구조를 도시한 단면도이다. 도 5에 있어서, 참조번호(3a)는 하층의 실리콘 산화막(2) 상에 형성된 실리콘 산화막, 참조번호(6a)는 산화막(3a) 상에 형성된 도전부 또는 배선, 참조번호(3b)는 산화막(3a) 상에 배선(6a)을 덮도록 형성된 실리콘 산화막이다. 산화막(3a와 3b)은 통상 동일한 불순물 농도의 막으로 한다. 산화막(3a와 3b)으로 산화막(3)을 구성하고 있다. 배선(6a)은 산화막(3) 중에 매립된 형태로 된다. 그 이외의 구성 부분은 도 4와 동일하므로 설명은 생략한다.
이 실시형태에서는 층간 도중에 위치하는 배선(6a)을 에칭 레이트가 작은 상층의 산화막(3) 안에 포함하고 있으므로, 배선(6a)과 컨택트와의 단락을 방지할 수 있다. 그 이외의 효과는 실시형태 4(도 4)와 동일하므로 중복을 피하기 위해 설명을 생략한다.
<실시형태 6>
도 6은 본 발명의 실시형태 6의 반도체 장치 구조를 도시한 단면도이다. 도 6에 있어서, 참조번호(2)는 다층의 산화막(2a, 2b, 2c)으로 이루어지는 하층의 산화막이고, 이 부분은 실시형태 2(도 2)와 동일하므로 설명을 생략한다. 그 이외의 구성 부분은 실시형태 5(도 5)와 동일하므로 설명은 생략한다.
이와 같은 구조에 있어서, 층간의 도중에 위치하는 배선(6a)을 에칭 레이트가 작은 상층의 산화막(3) 안에 포함하고 있으므로, 실시형태 5와 마찬가지로 배선(6a)과 컨택트와의 단락을 방지할 수 있다.
또한, 개공의 저부를 단면이 계단 형상으로 八자 형상으로 되도록 확대한 구조로 함으로써, 실시형태 2와 마찬가지로 컨택트의 저항을 저감할 수 있다. 중복을 피하기 위해 상세한 설명은 생략한다.
<실시형태 7>
도 7은 본 발명의 실시형태 7의 반도체 장치 구조를 도시한 단면도이다. 도 7에 있어서, 참조번호(6b)는 반도체 기판(1) 상에 형성된 하부의 도전부 또는 배선이다. 참조번호(2)는 다층의 산화막(2a, 2b, 2c)으로 이루어지는 하층의 산화막이고, 반도체 기판(1) 상에 배선(6b)을 덮도록 형성되어 있다. 산화막(2)을 구성하는 다층막 중, 산화막(2c)은 B나 P의 불순물 농도가 상대적으로 가장 높게 도프되고, 산화막(2b)은 그 다음에 높은 농도로 도프되며, 산화막(2a)은 더 낮은 농도로 도프되어 있다. 즉, 산화막(2a, 2b, 2c)의 농도는 산화막(2c)이 가장 높고, 산화막(2b)이 2번째로 높고, 산화막(2a)이 3번째로 높게 설정되어 있다. 참조번호(4)는 개공, 참조번호(5)는 개공(4)의 하부이고, 하부의 산화막(2) 부분에서의 개공이다. 이 개공 하부(5)는 하부 배선(6b)을 포함하는 부분의 층에서는 직경 방향으로 실질적으로 확대되어 있지 않고, 상부 배선(6a)과 하부 배선(6b) 사이의 부분에서 직경 방향으로 확대되어 있다. 그 이외의 구성 부분은 실시형태 6(도 6)과 동일하므로 설명은 생략한다.
이 실시형태에서는 상부의 산화막(3)보다 하부의 산화막(2)을 에칭 레이트가 빠른 막으로 하는 구조로 한 데다, 또한 하부의 산화막(2)을 에칭 레이트가 다른 다층막으로 하여, 하부 배선(6b)이 있는 기판(1) 측으로 가까워질수록 에칭 레이트가 작은 막으로 하는 구조로, 다층의 산화막(2)을 횡방향으로 에칭하고 컨택트의 형상을 상부 배선(6a)의 하부에서 확대한 역八자형의 개공 형상으로 하고 있다. 기판(1) 바로 위의 하부 배선(6b)에 대해 산화막(2)의 하부는 그다지 횡방향으로 에칭되지 않기 때문에, 산화막(6b)과 컨택트는 단락하지 않는다. 또한, 컨택트의 단면적이 상부 배선(6a)과 하부 배선(6b) 사이에서 커지는 것만큼 컨택트의 저항은 낮아진다.
<실시형태 8>
도 8은 본 발명의 실시형태 8의 반도체 장치 구조를 도시한 단면도이다. 도 8에 있어서, 참조번호(1)은 실리콘 반도체 기판, 참조번호(6c)는 반도체 기판(1) 상에 형성된 하지의 도전부 또는 배선, 참조번호(7)은 배선(6c)을 덮는 실리콘 산화막, 참조번호(8)은 산화막(7)을 덮는 실리콘 질화막(SiN막)으로 이루어지는 에칭 정지막(에칭 스톱퍼막), 참조번호(2)는 정지막(8) 상에 형성된 실리콘 산화막, 참조번호(3)은 하부의 산화막(2) 상에 형성된 상부의 실리콘 산화막이다. 실리콘 산화막(2와 3)으로 층간 절연막을 구성한다. 참조번호(4)는 컨택트 홀, 참조번호(5)는 컨택트 홀(4)의 하부이다.
이 구조는 배선(6c)의 위쪽에 SiN 에칭 정지막(8)을 놓은 블랭킷형의 셀프 얼라인 컨택트 방식의 구조이다. SiN 에칭 정지막(8) 위에 실리콘 산화막(2, 3)을 두고, 또 에칭 정지막(SiN막)(8)과 접하는 부분의 산화막(2)을 에칭 레이트가 빠른 막으로 하여 서로 이웃하는 배선(6c)의 에칭 정지막(8)의 간극에 컨택트 홀을 개공한 구조이다.
에칭 정지막(SiN막)(8)으로 좁혀진 개공(컨택트 홀)(4)의 밑 부분에 에칭 레이트가 높은 산화막(2)이 있기 때문에, 국소적으로 애스펙트비가 커져도 에칭 스톱은 일어나지 않고, 용이하게 에칭 정지막(SiN막)(8)의 위까지 에칭이 진행된다. 그 후, 에칭 정지막(SiN막)(8)을 이방성 에칭에 의해 개공하지만, 이때 배선(6c)을 덮는 산화막(7)까지는 에칭하지 않은 에칭 조건으로 설정하여 배선(6c)과는 단락하지 않는 컨택트를 형성하고 있다.
이와 같은 구조로 하면, 에칭 정지막(8) 사이의 좁은 간극에 컨택트 홀을 형성하는 경우라도 그 간극을 에칭 레이트가 높은 산화막(2)으로 메우고 있으므로, 좁은 간극에서도 에칭 스톱은 일어나지 않고 컨택트 홀을 형성할 수 있다. 즉, 고 애스펙트비의 컨택트를 확실하게 개공하고 있다.
이 실시형태의 구조는 복수의 하지 배선(6c)의 주위 또는 위쪽에 각각 에칭 정지막(SiN막)(8)을 형성하고, 에칭 정지막(SiN막)(8)의 간극 또는 오목부에 컨택트를 형성할 때에 특히 효과가 있다.
<실시형태 9>
도 9는 본 발명의 실시형태 9의 반도체 장치 구조를 도시한 단면도이다. 이 실시형태에 있어서는 도 9에 도시된 바와 같이 개공(컨택트 홀)(4)의 하부(5)에 있어서 등방성 에칭에 의해 에칭 정지막(SiN막)(8)이 제거되고, 개공 하부(5)가 확대되어 있다. 그 이외의 구성 부분은 실시형태 8(도 8)과 동일하므로 설명은 생략한다.
이 구조는 실시형태 8의 구조로부터 또한 에칭 정지막(SiN막)(8)을 등방적으로 에칭하고, 하부의 컨택트 홀(5)을 횡방향으로 넓게 한 구조이다. 에칭 정지막(SiN막)(8)이 제거된 것만큼 개공 하부(5)의 면적이 넓어지고 컨택트 저항이 낮아져, 전기 특성이 향상된다.
이 실시형태의 구조는 복수의 하지 배선(6c)의 주위 또는 위쪽에 각각 에칭 정지막(SiN막)(8)을 형성하고, 에칭 정지막(SiN막(8)의 간극 또는 오목부에 컨택트를 형성할 때에 특히 효과를 발휘한다.
<실시형태 10>
도 10은 본 발명의 실시형태 10의 반도체 장치 구조를 도시한 단면도이다. 도 10에 있어서, 참조번호(9)는 하지의 배선(6c) 상의 실리콘 산화막(7)을 덮음과 동시에 서로 이웃하는 배선(6c) 사이에서 반도체 기판(1)의 표면을 덮도록 형성된 얇은 실리콘 산화막, 참조번호(8)은 산화막(9)을 덮도록 형성된 에칭 정지막(SiN막)이다. 그 이외의 구성 부분은 실시형태 8(도 8)과 동일하므로 설명을 생략한다.
이 실시형태에서는 에칭 정지막(8) 아래에 얇은 산화막(9)을 배치하고 있는 점이 실시형태 8과 다르다.
이 실시형태에서는 개공(컨택트 홀)(4)의 형성으로 에칭 정지막(SiN막)(8)을 이방성 에칭에 의해 제거할 때에 산화막(9)은 깎지 않는 에칭 조건으로 한다. 이로 인해, 에칭 정지막(SiN막)(8)의 에칭으로 기판(1) 상에 얇은 산화막(9)이 남고, 또한 그 얇은 산화막(9)을 선택비가 높은 에칭으로 제거하기 때문에 기판(1)을 깎는 일없이 안정한 컨택트 특성을 얻을 수 있다.
그 이외의 효과는 실시형태 8(도 8)과 동일하므로 설명을 생략한다.
<실시형태 11>
도 11은 본 발명의 실시형태 11의 반도체 장치 구조를 도시한 단면도이다. 이 실시형태에 있어서는 도 11에 도시된 바와 같이 개공(컨택트 홀)(4)의 하부(5)에 있어서 에칭 정지막(SiN막)(8)이 제거되고, 개공 하부(5)가 직경 방향으로 확대되어 있다. 그 이외의 구성 부분은 실시형태 10(도 10)과 동일하므로 설명은 생략한다.
이 구조는 실시형태 10의 구조로부터 또한 에칭 정지막(8)을 등방적으로 에칭하고, 개공 하부(5)를 횡방향으로 넓게 한 구조이다.
또한, 다른 보는 방법에 따르면, 이 구조는 실시형태 9(도 9)에서 에칭 정지막(8) 아래에 얇은 산화막(9)을 배치한 것이다.
이와 같은 구조로 하면, 실시형태 10과 마찬가지로 기판(1)을 깎는 일없이 안정한 컨택트 특성을 얻을 수 있다.
또한, 실시형태 9와 마찬가지로 에칭 정지막(8)이 제거된 것만큼 컨택트의 면적이 넓어지고 저항이 낮아져서, 전기특성이 향상된다.
그 이외의 효과는 실시형태 9, 10과 동일하므로 설명을 생략한다.
<실시형태 12>
도 12는 본 발명의 실시형태 12의 반도체 장치 구조를 도시한 단면도이다. 도 12에 있어서, 참조번호(8)은 실리콘 산화막(7)의 측벽만을 덮는 SiN막에 의한 에칭 정지막이다. 실시형태 9(도 9)에서는 실리콘 산화막(7)의 전체면을 에칭 정지막(8)이 덮고 있는 것에 대해, 이 점이 상이하다. 즉, 이 실시형태는 하지의 배선(6c)의 측벽만을 에칭 정지막(SiN막)으로 덮는 형의 셀프 얼라인 컨택트 방식의 구조에 관한 것이다.
이 실시형태에서는 개공(컨택트 홀)(4)의 하부(5) 주위의 에칭 정지막(8)이 제거되어 개공 하부(5)가 직경 방향으로 확대된 구조로 되어 있다. 그 이외의 구성 부분은 실시형태 9(도 9)와 동일하므로 설명을 생략한다.
이와 같이하면, 개공 하부(5)의 위치에서 에칭 정지막(8)이 제거된 것만큼 컨택트 면적이 넓어지고 저항이 낮아져서, 전기특성이 향상된다. 그 이외의 효과는 실시형태 9(도 9)와 동일하므로 설명을 생략한다.
<실시형태 13>
도 13은 본 발명의 실시형태 13의 반도체 장치 구조를 도시한 단면도이다. 이 실시형태에서는 도 13에 도시된 바와 같이, 하지의 배선(6c) 상에 직접 SiN에 의한 에칭 정지막(8)이 행해져 있다. 실시형태 8(도 8)에서는 하지의 배선(6c)을 실리콘 산화막(7)으로 덮은 위에, 에칭 정지막(8)이 행해져 있는 것에 대해, 이 점이 상이하다. 즉, 이 실시형태는 하지의 배선(6c)의 주위를 에칭 정지막(SiN막)(8)으로 직접 덮는 형의 셀프 얼라인 컨택트 방식에 관한 것이다.
이 실시형태에 있어서는 도 13에 도시된 바와 같이 개공(4)의 하부(5)에 있어서 하부의 실리콘 산화막(2)이 에칭 제거되어 있다. 그러나, 에칭 정지막(8)은 에칭되어 있지 않다. 그 이외의 구성 부분은 실시형태 8(도 8)과 동일하므로 설명은 생략한다.
이와 같은 구조로 하면, 에칭 정지막(8) 사이의 좁은 간극에 컨택트 홀을 형성하는 경우라도 그 간극을 에칭 레이트가 큰 산화막(2)으로 메우고 있으므로, 좁은 간극에서도 에칭 스톱은 일어나지 않고 컨택트 홀을 형성할 수 있다. 즉, 고 애스펙트비의 컨택트를 확실하게 개공하고 있다.
또한, 에칭 정지막(8)에 의해 하지의 배선(6c)과 컨택트의 단락을 방지할 수 있다. 그 이외의 효과에 대해서는 실시형태 8과 동일하므로 설명을 생략한다.
<실시형태 14>
도 14는 본 발명의 실시형태 14의 반도체 장치 구조를 도시한 단면도이다. 이 실시형태는 실시형태 13과 마찬가지로 하지의 배선 주위를 에칭 정지막(SiN막)으로 직접 덮는 형의 셀프 얼라인 컨택트 방식에 관한 것이다.
이 실시형태에 있어서는 도 14에 도시된 바와 같이 개공(컨택트 홀)(4)의 하부(5)에 있어서 실리콘 산화막(2)이 제거되고, 개공 하부(5)가 직경 방향으로 확대되어 있다. 그 이외의 구성 부분은 실시형태 13(도 13)과 동일하므로 설명은 생략한다.
이 구조는 실시형태 13의 구조에서, 또한 개공(4)의 하부(5)에 있어서 산화막(2)을 등방적으로 에칭하고, 개공하부(5)를 횡방향으로 넓게 한 구조이다. 하부의 산화막(2)이 제거된 것만큼 컨택트의 면적이 넓어지고 저항이 낮아져서, 전기특성이 향상된다.
그 이외의 효과는 실시형태 13과 동일하므로 설명을 생략한다.
<실시형태 15>
도 15는 본 발명의 실시형태 15의 반도체 장치의 제조 방법을 도시한 각 공정의 단면도이다. 이하, 도 15를 참조하여 이 실시형태의 반도체 장치의 제조 방법을 설명한다.
먼저, 도 15의 (a)에 도시된 바와 같이, 실리콘 반도체 기판(1)에 B나 P의 불순물 농도가 상대적으로 높은 소정의 농도로 도프된 실리콘 산화막(2)을 형성한다. 다음에, 도 15의 (b)에 도시된 바와 같이, 산화막(2) 상에 B나 P의 불순물 농도가 상대적으로 낮은 다른 농도로 도프된 실리콘 산화막(3)을 형성한다. 산화막(3)의 농도는 산화막(2)의 농도보다 낮게 설정하고, 또는 전혀 불순물 농도가 도프되지 않도록 한다. 산화막(2와 3)으로 층간 절연막을 구성한다.
다음에, 도 15의 (c)에 도시된 바와 같이, 산화막(3) 상에 레지스트(10)를 도포하고, 이 레지스트(10)의 개공(10a)을 설치하며, 이 개공(10a)으로부터 산화막(3 및 2)을 이방성 에칭하여 개공(4)을 형성한다. 참조번호(5)는 개공(4)의 하부이다.
이와 같이 형성하면, 불순물 농도가 상대적으로 높은 하층의 산화막(2)은 에칭 레이트가 높으므로 하층이라도 충분히 에칭되어 개공(4)이 형성된다.
다음에, 도 15의 (d)에 도시된 바와 같이, B나 P의 불순물 농도에 따라 실리콘 산화막의 에칭 레이트의 차가 나는 처리약액, 예를 들면 불산과 같은 처리약액에 의해 등방성 에칭을 행하여 개공(4)을 에칭한다. 이 경우, 하층의 산화막(2)의 에칭레이트가 높기 때문에 특히 개공 하부(5)가 수평방향으로 넓어진다.
그 다음, 이와 같이 형성한 개공(4)에 컨택트를 형성한다.
다음에, 이와 같은 오버행을 한 형상의 개공(컨택트 홀)(4)에 단절을 하는 일없이 컨택트를 형성하는 방법에 대해 설명한다.
먼저, 한 방법은 IEDMI 1988(International Electron Device Meeting) (pp.592-595)에 개시되어 있는 방법이다. 이 방법에서는 개공(4)에 CVD법으로 폴리실리콘 또는 Ti, W 등의 금속을 퇴적한다. CVD법에 의한 막의 형성은 피복성이 뛰어나고, 작은 간극, 예를 들면 폭이 약 0.05 μm의 미소한 간극에도 막이 형성된다. 이 CVD법에 의해, 이 실시형태의 개공(4)에 컨택트를 형성한 경우, 개공(4)이 확대한 하부(5)에서 공극(void)이 생길 가능성도 있지만, 절단을 일으키는 일없이 컨택트를 형성할 수 있다.
다음에, 다른 방법은 IEDM 1996(pp.665-668)에 개시되어 있는 방법이다. 이것은 비등방적인 선택적 에피택셜 성장에 의한 Si 막의 형성이다. 이 방법에서는 anisotropical sellective epitaxial silicon growth법을 이용한다. 이것은 실리콘 기판 표면의 노출부-즉 컨택트부-에만 실리콘막을 생성하여 컨택트를 형성하는 방법이다. 이 방법을 이용하면 개공(4) 안에 공극(void)이 없는 매립막을 생성하여 컨택트를 형성할 수 있다.
이상과 같은 제조 방법에 의해, 실시형태 1(도 1)에서 설명한 구조의 반도체 장치가 얻어진다.
이와 같은 제조 방법에 따르면, 홀을 개공하는 층간 절연막의 저부에 에칭 레이트가 빠른 산화막(2)을 배치하므로, RIE-Lag가 일어나기 쉬운 컨택트 홀 저부에 거기까지의 층간 절연막보다도 에칭 레이트가 빠른 산화막(2)이 있기 때문에 에칭이 진행되어 에칭 스톱이 일어나기 쉽다.
따라서, 고 애스펙트비의 컨택트 홀을 확실하게 개공하고, 이 개공 수율을 향상시킬 수 있다. 또한, 컨택트 저면의 접촉면적을 넓게 하고, 컨택트 저항을 저감할 수 있으므로, 컨택트 전기특성이 향상된다.
<실시형태 16>
도 16은 본 발명의 실시형태 16의 반도체 장치의 제조 방법을 도시한 각 공정의 단면도이다. 이하, 도 16을 참조하여 이 실시형태의 반도체 장치의 제조 방법을 설명한다.
먼저, 도 16의 (a)에 도시된 바와 같이, 실리콘 반도체 기판(1)에 B나 P의 불순물 농도가 상대적으로 가장 높은 농도로 도프된 두께가 얇은 실리콘 산화막(2a)을 형성한다. 다음에, 도 16의 (b)에 도시된 바와 같이, 산화막(2a) 상에 B나 P의 불순물 농도가 상대적으로 그 다음으로 높은 농도로 도프된 얇은 실리콘 산화막(2b)을 형성한다.
다음에, 도 16의 (c)에 도시된 바와 같이, 산화막(2b) 상에 B나 P의 불순물 농도가 상대적으로 더욱 그 다음으로 높은 농도로 도프된 얇은 실리콘 산화막(2c)을 형성한다. 즉, 산화막(2a, 2b, 2c)의 농도는 산화막(2a)이 가장 높고, 산화막(2b)이 2번째로 높고, 산화막(2c)이 3번째로 높아지도록 설정한다. 또, 다층 구조의 산화막(2a, 2b, 2c)으로 하층의 산화막(2)을 구성하고 있다.
다음에, 도 16의 (d)에 도시된 바와 같이, 산화막(2c) 상에 B나 P의 불순물 농도가 상대적으로 낮은 농도로 도프된 두꺼운 실리콘 산화막(3)을 형성한다. 산화막(3)의 농도는 산화막(2c)의 농도보다 낮게 설정하고, 또는 전혀 불순물 농도가 도프되지 않도록 한다. 산화막(2와 3)으로 층간 절연막을 구성한다.
다음에, 도 16의 (e)에 도시된 바와 같이, 산화막(3) 상에 레지스트(10)를 도포하고, 이 레지스트(10)에 개공(10a)을 설치하며, 이 개공(10a)으로부터 산화막(3 및 2)을 이방성 에칭하여 개공(4)을 형성한다. 참조번호(5)는 개공(4)의 하부이다.
이와 같이 형성하면, 불순물 농도가 상대적으로 높은 하층의 산화막(2)은 에칭 레이트가 크므로 하층이라도 충분히 에칭된 하부(5)를 포함하는 개공(4)이 형성된다.
다음에, 도 16의 (f)에 도시된 바와 같이, B나 P의 불순물 농도에 따라 실리콘 산화막의 에칭 레이트의 차가 나는 처리약액, 예를 들면 불산과 같은 처리약액에 의해 등방성 에칭을 행하여 개공(4)을 에칭한다. 이 경우, 하층의 산화막(2)의 에칭레이트가 크기 때문에 특히 개공 하부(5)가 수평방향으로 넓어진다. 또한, 하층의 산화막(2)이 에칭 레이트가 다른 다층으로 구성되고, 기판(1)에 가까울 수록 불순물 농도가 높고, 에칭 레이트가 높으므로, 확대된 개공(4)의 하부(5)는 단면이 계단형상으로 八자형으로 하측이 크게 형성된다.
그 다음, 이와 같이 형성한 개공(4)에 컨택트를 형성한다.
이상과 같은 제조 방법에 의해 실시형태 2(도 2)에서 설명한 구조의 반도체 장치가 얻어진다.
이와 같은 제조 방법에 따르면, 홀을 개공하는 층간 절연막의 저부에 배치하는 산화막(2)으로서, B나 P의 농도가 높은 막에서 낮은 막으로 순차 적층하고, 위쪽의 두꺼운 층간막(3)으로서는 하부의 산화막(2)보다 더욱 농도가 낮은 산화막이나, 또는 비도프된 산화막을 적층한다. 이와 같이, 홀을 개공하는 층간 절연막의 저부로 갈수록 에칭 레이트가 빠른 막을 배치하므로, RIE-Lag가 일어나기 쉬운 컨택트 홀 저부에, 거기까지의 층간막보다도 에칭 레이트가 빠른 산화막(2)이 있기 때문에 에칭이 진행되어 에칭 스톱이 일어나지 않는다.
따라서, 고 애스펙트비의 컨택트를 확실하게 개공하고, 이 개공 수율을 향상시킬 수 있다. 또한, 컨택트 저면의 접촉면적을 넓게 하고, 컨택트 저항을 저감할 수 있으므로, 컨택트 전기특성이 향상된다.
<실시형태 17>
도 17은 본 발명의 실시형태 17의 반도체 장치의 제조 방법을 도시한 각 공정의 단면도이다. 이하, 도 17을 참조하여 이 실시형태의 반도체 장치의 제조 방법을 설명한다.
먼저, 도 17의 (a)에 도시된 바와 같이, 실리콘 반도체 기판(1)에 B나 P의 불순물 농도가 기판(1)에 가까운 쪽부터 기판(1)에서 멀어짐에 따라 연속적으로 낮아지도록 도프된 실리콘 산화막(2)을 형성한다.
다음에, 도 17의 (b)에 도시된 바와 같이, 산화막(2a) 상에 B나 P의 불순물 농도가 상대적으로 낮은 농도로 도프된 두꺼운 실리콘 산화막(3)을 형성한다. 산화막(3)의 농도는 산화막(2)의 농도보다 낮게 설정하고, 또는 전혀 불순물 농도가 도프되지 않도록 한다. 산화막(2와 3)으로 층간 절연막을 구성한다.
다음에, 도 17의 (c)에 도시된 바와 같이, 산화막(3) 상에 레지스트(10)를 도포하고, 이 레지스트(10)에 개공(10a)을 설치하며, 이 개공(10a)으로부터 산화막(3 및 2)을 이방성 에칭하여 개공(4)을 형성한다. 참조번호(5)는 개공(4)의 하부이다.
이와 같이 형성하면, 불순물 농도가 상대적으로 높은 하층의 산화막(2)은 에칭 레이트가 크므로 하층이라도 충분히 에칭된 하부(5)를 포함하는 개공(4)이 형성된다.
다음에, 도 17의 (d)에 도시된 바와 같이, B나 P의 불순물 농도에 따라 산화막의 에칭 레이트의 차가 나는 처리약액, 예를 들면 불산과 같은 처리약액에 의해 등방성 에칭을 행하여 개공(4)을 에칭한다. 이 경우, 하층의 산화막(2)의 에칭레이트가 크기 때문에 개공(4)이 특히 하부(5)에서 수평방향으로 넓어진다. 또한, 하층의 산화막(2)은 그 상부에서 하부로 갈수록 불순물 농도가 연속적으로 높아지도록 형성되어 있으므로, 기판(1)에 가까운 하부일수록 횡으로 넓어지는 정도가 크고, 확대된 개공 하부(5)는 단면이 매끄러운 八자형의 형상으로 된다.
그 다음, 이와 같이 형성한 개공(4)에 컨택트를 형성한다.
이상과 같은 제조 방법에 의해 실시형태 3(도 3)에서 설명한 구조의 반도체 장치가 얻어진다.
이와 같은 제조 방법에 따르면, 홀을 개공하는 층간 절연막의 저부에 배치하는 산화막(2)으로서, 산화막(2)을 적층할 때의 불순물의 농도를 변화시키면서 적층하고, 막 안의 농도가 하부가 가장 높고 위로 갈수록 순차 농도가 낮아지도록 연속적으로 분포하게 형성한다. 이와 같이, 홀을 개공하는 층간 절연막의 저부로 갈수록 에칭 레이트가 빨라지므로, RIE-Lag가 일어나기 쉬운 컨택트 홀 저부에, 거기까지의 층간막보다도 에칭 레이트가 빠른 산화막(2)이 있기 때문에 에칭이 진행되어 에칭 스톱이 일어나지 않는다.
따라서, 고 애스펙트비의 컨택트 홀을 확실하게 개공하여, 이 개공 수율을 향상시킬 수 있다. 또한, 컨택트 저면의 접촉면적을 넓게 하고, 컨택트 저항을 저감할 수 있으므로, 컨택트 전기특성이 향상된다.
<실시형태 18>
도 18은 본 발명의 실시형태 18의 반도체 장치의 제조 방법을 도시한 각 공정의 단면도이다. 이하, 도 18을 참조하여 이 실시형태의 반도체 장치의 제조 방법을 설명한다.
먼저, 도 18의 (a)∼도 18의 (d)의 공정은 실시형태 16의 도 16의 (a)∼도 16의 (d)에서 설명한 공정과 동일하기 때문에 설명을 생략한다. 단, 도 16의 (d)에 도시한 두꺼운 산화막(3)에는, 도 18에서는 얇은 산화막(3a)이 대응하고 있다.
다음에, 도 18의 (e)에 도시된 바와 같이, 산화막(3a) 상에 복수의 도전부 또는 배선(6a)을 형성한다.
다음에, 도 18의 (f)에 도시된 바와 같이, 산화막(3a) 및 배선(6a) 상에 두꺼운 실리콘 산화막(3b)을 형성한다. 산화막(3a와 3b)은 통상 동일한 불순물 농도의 막으로 한다. 산화막(3a와 3b)으로 산화막(3)을 형성하고 있다. 배선(6a)은 산화막(3) 안에 매립된 형으로 된다.
다음에, 도 18의 (g)에 도시된 바와 같이, 산화막(3) 상에 레지스트(10)를 도포하고, 이 레지스트(10)에 개공(10a)을 설치하며, 이 개공(10a)으로부터 산화막(3 및 2)을 이방성 에칭하여 배선(6a)의 사이를 통하는 개공(4)을 형성한다. 참조번호(5)는 개공(4)의 하부이다.
다음에, 도 18의 (h)의 공정은 실시형태 16의 도 16의 (f)의 공정과 동일하므로 설명을 생략한다.
그 다음, 이와 같이 형성한 개공(4)에 컨택트를 형성한다.
이상과 같은 제조 방법에 의해 실시형태 6(도 6)에서 설명한 구조의 반도체 장치가 얻어진다.
이와 같은 제조 방법에 따르면, 층간 절연막 안에 배치된 복수의 배선은 상대적으로 에칭 레이트가 낮은 산화막 안에 형성되어 있으므로, 이들 배선의 간극이 좁아도 그 사이를 꿰뚫어 이들 배선에 접촉하지 않고 개공(4)을 형성하여 저부에 컨택트를 형성할 수 있다.
그 이외에, 이 실시형태에 있어서, 고 애스펙트비의 개공(컨택트 홀)을 확실하게 개공할 수 있는 효과에 대해서는 실시형태 16(도 16)에서 서술한 것과 동일하기 때문에 설명을 생략한다.
또, 이 실시형태는 층간 절연막 중의 배선(6a)을 비트선으로 한 DRAM의 제조 방법에 적용하면 효과가 크다.
또, 이상의 공정 중, 도 18의 (a)∼도 18의 (c)에서 도시한 다층 구조의 산화막(2)의 형성 공정을 실시형태 15의 도 15의 (a)에 도시한 바와 같은 단층의 산화막(2)의 형성 공정으로 치환하면, 실시형태 5(도 5)에서 설명한 구조의 반도체 장치가 얻어진다.
또한, 이상의 공정 중, 도 18의 (d)에 도시한 얇은 산화막(3a)의 형성 공정을 스킵하면, 실시형태 4(도 4)에서 설명한 구조의 반도체 장치가 얻어진다.
<실시형태 19>
도 19는 본 발명의 실시형태 19의 반도체 장치의 제조 방법을 도시한 각 공정의 단면도이다. 이하, 도 19를 참조하여 이 실시형태의 반도체 장치의 제조 방법을 설명한다.
먼저, 도 19의 (a)에 도시된 바와 같이, 실리콘 반도체 기판(1)에 하지의 배선(6c)을 형성하고, 이것을 비도프된 실리콘 산화막(7)으로 덮는다. 다음에, 도 19의 (b)에 도시된 바와 같이, 산화막(7)을 덮도록 반도체 기판(1) 상에 얇은 비도프된 실리콘 산화막(9)을 형성한다.
다음에, 도 19의 (c)에 도시된 바와 같이, 산화막(9) 상에 SiN에 의한 에칭 정지막(8)을 형성한다.
다음에, 도 19의 (d)에 도시된 바와 같이, 에칭 정지막(8) 상에 B 또는 P 등의 불순물 농도가 상대적으로 높은 실리콘 산화막(2)을 형성한다.
다음에, 도 19의 (e)에 도시된 바와 같이, 산화막(2) 상에 B 또는 P 등의 불순물 농도가 상대적으로 낮거나, 또는 전혀 불순물을 도프하지 않은 실리콘 산화막(3)을 형성한다. 산화막(2와 3)으로 층간 절연막을 구성한다.
다음에, 도 19의 (f)에 도시된 바와 같이, 산화막(3) 상에 레지스트(10)를 도포하고, 이 레지스트(10)에 개공(10a)을 설치하며, 이 개공(10a)으로부터 이방성 드라이 에칭에 의해 산화막(3 및 2)에 개공(4)을 형성한다. 이 개공(4)은 서로 이웃하는 하지 배선(6c)의 에칭 정지막(8)의 간극에 형성한다.
다음에, 도 19의 (g)에 도시된 바와 같이, 질화막의 이방성 드라이 에칭에 의해, 개공(4) 저부의 에칭 정지막(SiN막)(8)을 에칭 제거한다.
다음에, 도 19의 (h)에 도시된 바와 같이, 산화막의 이방성 드라이 에칭에 의해 개공(4)의 저부의 얇은 산화막(9)을 에칭 제거한다.
다음에, 도 19의 (i)에 도시된 바와 같이, 질화막의 등방성 에칭에 의해 개공(4)의 하부(5) 주변의 에칭 정지막(SiN막)(8)을 에칭 제거하여 개공하부(5)를 수평방향으로 확대한다.
다음에, 도 19의 (i)에 도시된 바와 같이 레지스트(10)를 제거한다.
또, 이상의 공정 중, 도 19의 (h)와 도 19의 (i)의 공정 순서를 반대로 해도 좋다. 즉, 도 19의 (g)의 공정에서 질화막의 이방성 드라이 에칭으로 개공(4)의 저부의 질화막을 제거한 후, 질화막의 등방성 에칭에 의해 개공(4)을 횡으로 넓게 한다. 이때, 얇은 산화막(9)을 깎지 않는 에칭 조건으로 해 둔다. 그 다음, 산화막의 이방성 드라이 에칭에 의해 개공(4)의 저부의 얇은 산화막(9)을 제거한다. 이와 같이하면, SiN막(8)의 에칭으로 기판(1) 상에 산화막(9)이 남게 되고, 또한 그 얇은 산화막(9)을 선택비가 높은 에칭으로 제거하기 때문에, 기판(1)을 깎는 일없이 안정한 컨택트 특성을 얻을 수 있다.
이상과 같은 제조 방법에 의해, 실시형태 10(도 10) 및 실시형태 11(도 11)에서 설명한 구조의 반도체 장치가 얻어진다.
또한, 이상과 같은 제조 방법에서, 도 19의 (b)에 도시한 얇은 산화막(9)을 형성하는 공정을 생략하면, 실시형태 8( 도 8) 및 실시형태 9(도 9)에서 설명한 구조의 반도체 장치가 얻어진다.
또한, 이상과 같은 제조 방법에서, 얇은 산화막(9)을 형성하는 공정을 생략하고, 또한 도 19의 (c)에서 도시한 바와 같은 에칭 정지막(8)을 산화막(7) 상의 전체면에 형성하는 대신에, 에칭 정지막(8)을 산화막(7)의 측면에만 형성하도록 하면 실시형태 12(도 12)에서 설명한 구조의 반도체 장치가 얻어진다.
또한, 이상과 같은 제조 방법에서, 도 19의 (a)∼도 19의 (b)에 도시한 산화막(7)과 얇은 산화막(9)을 형성하는 공정을 생략하면 실시형태 13(도 13) 및 실시형태 14(도 14)에서 설명한 구조의 반도체 장치가 얻어진다.
이와 같은 제조 방법에 따르면, 서로 이웃하는 하지 배선(6c)의 에칭 정지막(8)의 간극에서 홀을 개공하는 층간 절연막의 저부에 에칭 레이트가 빠른 산화막(2)을 배치하므로, RIE-Lag가 일어나기 쉬운 컨택트 홀 저부에, 거기까지 에칭 스톱이 일어나지 않는다.
따라서, 하지 배선의 간극에 고 애스펙트비의 컨택트 홀을 확실하게 개공하고, 이 개공 수율을 향상시킬 수 있다. 또한, 컨택트 저면의 접촉면적을 넓게 하고, 컨택트 저항을 저감할 수 있으므로, 컨택트 전기특성이 향상된다.
또한, 하지의 배선(6c)은 하부의 산화막(2)과는 상이한 다른 층으로 덮여 있으므로, 하지의 배선(6c)과 컨택트와의 단락을 방지할 수 있다.
이상 설명한 바와 같이, 이 실시형태의 제조 방법은 복수의 하지 배선(6c)의 주위 또는 위쪽에 각각 에칭 정지막(SiN막)(8)을 형성하고, 에칭 정지막(SiN막)(8)의 간극 또는 오목부에 컨택트를 형성할 때에 특히 효과가 있다.
또, 이 실시형태는 하지의 배선(6c)을 워드선으로 한 DRAM의 제조 방법에 적용하면 효과가 크다.
이상 설명한 각각의 실시형태는 실리콘 반도체 기판(1)에 컨택트를 취하는 경우에 대해 설명했지만, 반도체 기판(1)은 실리콘에 한하지 않고 다른 재료라도 그 위에 형성되는 층간 절연막을 적당하게 선택하여 마찬가지로 적용할 수 있다.
또한, 이상의 각각의 실시형태에서는 반도체 기판(1)에 컨택트를 취하는 구조에 대해 설명했지만, 이것은 반도체 기판에 한하지 않고 반도체 장치 중의 도전층 등에 대한 컨택트이어도 마찬가지로 적용할 수 있다. 이들 컨택트가 취해져야 할 층을 총칭해서 본 명세서에서는 반도체 하지층이라 칭한다.
또한, 이상 각각의 실시형태에 있어서, 반도체 하지층의 근방에서 직경 방향으로 확대한 개공(컨택트 홀)에 컨택트를 형성하고 있지만, 이와 같은 오버행을 한 형상의 개공에 단절을 하는 일없이 컨택트를 형성하는 방법에 대해서는 실시형태 15에서 설명한 내용이 다른 실시형태에도 적용할 수 있는 것이다.
이상 설명한 바와 같이, 본 발명에 따르면, 층간의 컨택트를 갖는 반도체 장치에 있어서, 고 애스펙트비의 컨택트 홀을 확실하게 개공하고, 컨택트 저면의 접촉 면적을 넓게 한 반도체 장치가 얻어진다. 또한, 이로 인해 컨택트의 저항을 저감하여 전기특성을 향상시킬 수 있다.
또한, 층간의 절연막 안에 배선을 형성한 것에 있어서, 배선과 단락하는 일없이 상기와 같은 컨택트를 형성한 반도체 장치가 얻어진다.
또한, 반도체 하지층에 배선을 형성한 것에 있어서, 배선 사이의 간극에 고 애스펙트비의 컨택트 홀을 확실하게 개공하여 컨택트를 형성한 반도체 장치가 얻어진다.
또한, 이와 같은 반도체 장치를 제조하는 제조 방법이 얻어지고, 고 애스펙트비의 컨택트를 확실하게 개공하여 이 개공 수율을 향상시킬 수 있다.

Claims (3)

  1. 반도체 하지층(下地層), 이 반도체 하지층 상에 형성되면서 에칭 레이트(etching rate)가 다른 복수의 층으로 구성된 층간 절연막 및 이 층간 절연막에 설치된 개공(開孔)에 형성되면서 상기 반도체 하지층에 이르는 컨택트(contact)를 구비하고, 상기 컨택트가 상기 층간 절연막 중 상기 반도체 하지층에 인접한 부분에서 직경 방향으로 확대되어 있는 것을 특징으로 하는 반도체 장치.
  2. 반도체 하지층, 이 반도체 하지층 상에 적어도 측면이 에칭 정지막으로 덮여 상기 반도체 하지층에 접하여 형성된 복수의 도전부, 상기 복수의 도전부의 상기 에칭 정지막을 덮도록 상기 반도체 하지층 상에 형성되면서 에칭 레이트가 다른 복수의 층으로 구성된 층간 절연막 및 상기 복수의 도전부의 서로 이웃하는 에칭 정지막의 간극(間隙)에서 상기 층간 절연막에 설치된 개공에 형성되면서 서로 이웃하는 에칭 정지막의 간극을 통해 상기 반도체 하지층에 이르는 컨택트를 구비하고, 상기 층간 절연막 중 상기 반도체 하지층 및 상기 에칭 정지막에 인접한 부분이 다른 부분보다도 상대적으로 에칭 레이트가 높게 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제 2항에 있어서, 상기 컨택트가 상기 서로 이웃하는 도전부의 간극에서 상기 도전부를 덮는 상기 에칭 정지막까지 직경 방향으로 확대되어 있는 것을 특징으로 하는 반도체 장치.
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