TW554474B - Semiconductor device and its manufacturing method - Google Patents
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- TW554474B TW554474B TW086116134A TW86116134A TW554474B TW 554474 B TW554474 B TW 554474B TW 086116134 A TW086116134 A TW 086116134A TW 86116134 A TW86116134 A TW 86116134A TW 554474 B TW554474 B TW 554474B
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 114
- 238000004519 manufacturing process Methods 0.000 title abstract description 38
- 238000005530 etching Methods 0.000 claims abstract description 126
- 239000011229 interlayer Substances 0.000 claims abstract description 60
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 239000010410 layer Substances 0.000 claims description 126
- 238000000034 method Methods 0.000 claims description 63
- 238000011049 filling Methods 0.000 claims description 33
- 229910052710 silicon Inorganic materials 0.000 claims description 27
- 239000010703 silicon Substances 0.000 claims description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 26
- 239000012528 membrane Substances 0.000 claims description 21
- 229910052760 oxygen Inorganic materials 0.000 claims description 15
- 239000001301 oxygen Substances 0.000 claims description 15
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 14
- 230000002079 cooperative effect Effects 0.000 claims description 14
- 238000009434 installation Methods 0.000 claims description 13
- 238000009413 insulation Methods 0.000 claims description 13
- 230000003628 erosive effect Effects 0.000 claims description 7
- 238000006213 oxygenation reaction Methods 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 3
- 230000002265 prevention Effects 0.000 claims description 3
- PCTMTFRHKVHKIS-BMFZQQSSSA-N (1s,3r,4e,6e,8e,10e,12e,14e,16e,18s,19r,20r,21s,25r,27r,30r,31r,33s,35r,37s,38r)-3-[(2r,3s,4s,5s,6r)-4-amino-3,5-dihydroxy-6-methyloxan-2-yl]oxy-19,25,27,30,31,33,35,37-octahydroxy-18,20,21-trimethyl-23-oxo-22,39-dioxabicyclo[33.3.1]nonatriaconta-4,6,8,10 Chemical compound C1C=C2C[C@@H](OS(O)(=O)=O)CC[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@H]([C@H](C)CCCC(C)C)[C@@]1(C)CC2.O[C@H]1[C@@H](N)[C@H](O)[C@@H](C)O[C@H]1O[C@H]1/C=C/C=C/C=C/C=C/C=C/C=C/C=C/[C@H](C)[C@@H](O)[C@@H](C)[C@H](C)OC(=O)C[C@H](O)C[C@H](O)CC[C@@H](O)[C@H](O)C[C@H](O)C[C@](O)(C[C@H](O)[C@H]2C(O)=O)O[C@H]2C1 PCTMTFRHKVHKIS-BMFZQQSSSA-N 0.000 claims 2
- 238000002679 ablation Methods 0.000 claims 1
- 230000000903 blocking effect Effects 0.000 claims 1
- 230000001427 coherent effect Effects 0.000 claims 1
- 238000010616 electrical installation Methods 0.000 claims 1
- 239000012535 impurity Substances 0.000 abstract description 45
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 40
- 229910052814 silicon oxide Inorganic materials 0.000 description 40
- 229910052698 phosphorus Inorganic materials 0.000 description 25
- 229920002120 photoresistant polymer Polymers 0.000 description 14
- 230000000694 effects Effects 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 7
- 150000004767 nitrides Chemical class 0.000 description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 239000007788 liquid Substances 0.000 description 4
- 230000001151 other effect Effects 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- 229910052768 actinide Inorganic materials 0.000 description 3
- 150000001255 actinides Chemical class 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 230000005611 electricity Effects 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 210000001624 hip Anatomy 0.000 description 2
- 229960002050 hydrofluoric acid Drugs 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012856 packing Methods 0.000 description 2
- 239000011148 porous material Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 208000001613 Gambling Diseases 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000008033 biological extinction Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 230000001815 facial effect Effects 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 210000004394 hip joint Anatomy 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 230000016507 interphase Effects 0.000 description 1
- 238000011068 loading method Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005191 phase separation Methods 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000010248 power generation Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 210000003625 skull Anatomy 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
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A7 B7 / 經濟部中央標準局員工消費合作社印製 五、發明説明(1 ) 掰明所_夕坊術镅城 (請先閱讀背面之注意事項再填寫本頁) 本發明係闞於半導體裝置及其製造方法。更詳言之, 係鼷於具有改善的層間接觭點之半導體裝置及其製造方法 者0 先前夕抟術 第20圖係顯示半導體DRAM之記憶體格(cell)之構造之 平面圖。如在圈中所示* DRAM之記憶體格為•首先在半導 傾基板101之上面放置字線(word line, transfer gate轉 移閘)106a »其上面放置位元線106b。因此,位元線接觸 點112係設計在字線106a之間隙•從上方通過字線106a之 横方而落在基板101。 另一方面,層叠型格(stack cell)(堆積型)之電容器 部為*位於位元線106b之上方,將電容器即存餘節( storage node)113之接觭點114,對活性領域11 5設計在字 線106a與位元線106b之格子之間隙,從上面通過位元線與 字線之横方而落在基板101之上面。 第21圖係顯示DRAM之接觭點構造之圖。其中,(a) ,(b),(c)係分別顯示第20圖之平面圖之A-A·,B-B1, C-C1線之剖面圖。在第21圖中,在基板101之上面配置字 線106a,在下部層間氧化膜103a與上部層間氧化膜103b之 間配置位元線106b。 半導體中之微细格子技術為不斷地進步,而在其中, 重叠及尺寸不均勻之控制愈來愈困難。重叠有偏倚時,例 如在第21圖中用虛線所圍繞之橢圓部分,位元線接觸點 3 9 2 90 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) 554474 A7 B7 五、發明説明(2 ) 112或存儲節接觸點113會與字線106^及位元線106b發生短 路。因此,需要縮小接觭點之孔徑,或霈要一種雖然接觸 點放置在配線上也不會與配線發生短路之自動調整接觭點 (self-aligned contact)技術。 第22圖係顯示使用氮化膜之自動調整接觭點技術。使 用氮化膜之自動調整接觭點技術有:如第22圖U)所示之 在層間氧化膜107與103之間夾住一枚氮化矽之膜(SiH膜) 108之SiN覆蓋層(blanket)方式,如第2圖(b)所示之用氮 化矽之膜108覆蓋字線106a之側壁之SiN俩壁方式•如第 22圖(c)所示之用氮化矽膜108覆蓋字線106a之上部及倒壁 之SiN覆蓋配線方式。上逑各技術均為用蝕刻阻止膜即SiN 膜108來覆蓋作為底層配線之字線(轉移閘)106a者。在SiN 覆蓋層方式中,將氧化矽膜之接觸蝕刻一旦在SiH膜停止 之後·再蝕刻SiH膜108與底曆氧化膜來取得與基板接觭者 。在SiN側壁方式及SiN覆蓋配線方式中,Μ遴免削除倒壁 之SiN膜108之狀態下實行氧化膜蝕刻來取得與基板101之 接觸。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 醏明所欲解決之誤頴 在上述DRAM之接觭點中,横方向之微细化為愈來愈進 步,而接觸孔之設計徑為愈來愈小的傾向,但縱向之膜厚 係尚未到達被薄膜化成為不增加配線間寄生容量之地步。 其结果,接觸點深度對接觸孔徑之長寬(aspect(孔深度與 孔直徑之比值,此比值愈大,表示孔徑小而深度大•本文 中稱為長寬比))比之值變大。長寬比之值大的微细接觸點 本紙張尺度適用中國國家標準(CNS ) Λ4規格(210X 297公釐) 2 3 9 29 0
參考 hVa<^Sci.Tech.B10(5),1994)。 第23圖係顯示用K說明長寬比值高之接觸孔形成之問 題之接觸孔剖面之圖。第23圖(a)係顯示由光阻110膜之開 孔來開孔層間氧化膜103時,在長寬比值高之接觸孔之底 部發生蝕刻#止之例。為避免該蝕刻受阻之發生•有在独 刻時加強各向同性蝕刻之成分的方法,然而使用該方法時 ,即如第23圖(b)所示,横方向之蝕刻進行•有會與層間 氧化膜103中之位元線等之配線發生短路之可能性。 第24圖係顯示在第22圖(a)所示SiN覆蓋方式之配線之 間,佈置自動調整方式之接觭點時之問題予以說明用之剖 面之圖。第24圖U)係顯示形成在SiH膜108間隙之開孔發 生蝕刻停止之吠態。又•第24圖(b)係顯示在開孔底部出 (請先閱讀背面之注意事項再填寫本頁) \?- 〕裝· 、\吕 經濟部中央標隼局員工消費合作社印製 , 蝕部 叠 蝕.'良 報之寬 為易底 重於不 公差長 式容的 當由孔 開段成 方不窄,生開 公生形 整置弄 又發孔 利發就 調放被。易觸。專不 , 動 再膜刻容接點 本内而 自,化蝕,於缺 日孔然 之 部氮止 係由之,觸, 刻底由阻關,等報接法 蝕 之是於的此加 公於方 止孔其易细因增利關之 阻觸尤而變。抗專有膜 來接;大愈留阻開示之 膜深造變為殘觭公揭矽 ο 之 之構性 分之接 本有化 者矽 g 的部部膜或 日等氧 態化La果局 底間良 在號之 狀氮E-结值孔層不如19間 之MRI之比,之觸例44層 比 是起膜寬時致接 ,27成 寬其引 化長倚 所生者1-形 長尤 易氮其 偏阻發 再平下 高 容之為分受會 開形 現在刻分部刻, 特情 本紙張尺度適用中國國家標準(CNS ) Λ4規格(21〇X:297公釐) 3 3 92 90 554 η Α7 Β7 五、發明説明(4 ) 比值高之接觸孔而言*不能說是完全。 本發明係為解決上述先前之接觸孔開孔不良的問題點 所成;其目的在於提供一種可確實地開孔長寬比值高之接 觸點,具有擴開接觭點底面接觸面積之接觸點之半導體裝 置及其製造方法者。 用Μ解決誤顙之丰段 本發明之半導髏装置係具備有: 半導體底層, 形成在該半導體底層上之,由其蝕刻率(etching rate)不同之複數俚層所構成之層間絕緣膜,及 形成於設在該層間絕緣膜之開孔*到達上逑半導髏底 (請先閱讀背面之注意事項再填寫本頁) •裝_ 經濟部中央標隼局員工消費合作社印製 逑 開與上 , 絕上 絕 上 離 ·近 部 間近 間 接 ,內接 電 。層靠 層 鄰 内層係 導徵述愈 述 於。膜的點 逑特上, 上 , 者 緣低觭 上 其在分 在 中徵 絕地接 個為 係部。係 當特間對述 數間點述激點 膜其 層相上 複之觸 上特觸 緣為逑率, 有部接 之其接 絕大上刻部 成電述層為述 間擴在蝕電 形導上 底大上 層向,其導 ,之,體擴 , 逑方 為而有 ο 為位為 導向為 上徑置 離設徼 置而置 半方置 在向裝距地特裝近裝述徑裝 , ,體定行其體鄰體上向體 為分導預平為導在導於愈導 點部半層 層成半 成半接,半 , 觭之之 底底形 之形之 鄰層之 點 接層明體體 而明點 明 於底明 觸述底發導導部發觸發中體發 接 上體本 半半電 本接本 當導本 之 導 述述導 述 膜半 層半 上上述 上 緣述
、1T 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) 4 39 290 554474 A7 B7 五、發明説明(5 ) 絕膜當中於鄰接於上述半導體底層之上述部分•愈靠近上 述半導體底層•愈向徑方向擴大成為階段狀為其特激。 本發明之半導體裝置為·上述接觸點係在上述層間絕 絕膜當中於鄰接於上述半導體底層之上述部分,愈靠近上 述半導體底層,愈向徑方向連續地擴大為其特徵。 本發明之半導體裝置為*在上述層間絕緣膜當中•於 鄰接上述半導體底層之上述部分,形成為其蝕刻率相對地 高於其他部分為其特徵。 < 本發明之半導體裝置係具備有: 半導體底層* 鄰接於該半導體底層而形成之下部導電部, Μ覆蓋上述下部導電部之狀態*形成在上逑半導體底 層上之層間絕緣膜· 在上述層間絕緣膜内•離開上述半導體底層預定距離 而形成之上部導電部•及 在接近上述上部導電部及下部導電部之上述絕緣膜之 開孔内所形成,到達上逑半導體底層之接觸點, 經濟部中央標準局員工消f合作社印製 (請先閱讀背面之注意事項再填寫本頁) 上述接觸點係在上逑層間絕緣膜當中,包含上述上部 導電部或下部導電部之各部分之間,向徑方向擴大為其特 徵。 、 本發明之半導體裝置係具備有: 半導體底層· 在該半導體底層上,至少其側面為由蝕刻阻止膜所覆 蓋,緊接於上述半導體底層而形成之複數導電部, 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X 297公釐) 5 3 9 290 5544|74
A7 B7 /五、發明説明(6 ) Μ覆蓋上述複數個導電部之上述蝕刻阻止膜之狀態形 成於上述半導髖底層上*由其蝕刻率相異之複數層所構成 之層間絕緣膜* 在上述複數個導電部之相鄰近蝕刻阻止膜之間隙內, 形成在上述絕緣膜所設之開孔内•通過相郯近之蝕刻阻止 膜之間隙而到達上逑半導體底層之接觸點; 在上述曆間絕緣膜當中,鄰接於上述半導《底層及上 逑蝕刻阻止膜之部分係形成為其蝕刻率相對地高於其他部 經濟部中央標隼局員工消費合作社印製 矽。之所 近上 之述.‘ 間率相 化 徵數膜 鄰之 近上 層刻率 氧特複止 相部 鄰之 :該蝕刻 由其逑阻 述電 相部 含 而其蝕 為 為上刻 上導 逑電 包 ,即其 部蓋及蝕 在逑 上導 ,驟,即 電 覆層逑 ,上 在述 為步分 , 導所底上 為蓋 點上 '法的部分 之膜體由 點覆 觸蓋 方膜之部 數止導 再 觭至 接覆 造 緣層之 複阻半, 接大 述至 製絕底曆 逑刻逑外 述擴 上大 之間體底 上蝕上之 上向 將擴 置 層導體 係述係蓋 係方 係向 裝 成半導 置 上置覆 置徑。置方 體 形述半 裝由裝所 裝向徵裝徑 導,上逑 體再體 膜 髖, 特體向 。半 上於上 導,導矽 導內其導,徵明層接開 半外半化。半隙為半內特發底鄰離 。 之之之氧徵之間膜之隙其本體在而 激明蓋 明由特明之止 明間為,導, , 特發覆發為其發部阻發之膜次半為高 其本所本部為本電刻本部矽其在膜地 為膜 電蓋 導蝕 電化 緣對 分之 導覆 之述 導氧 絕相 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) β 3 9 2 9 0 554A^4
A7 B7 五、發明説明(7 ) 對地低者; 形成貫穿上述層間絕緣膜,在鄰接於上述層間絕緣膜 經濟部中央標準局員工消費合作社印製 揉之 膜行徵 導徵 的層 導導導,, 導分蝕 步點 緣平特 逑特 異底 半半半 半部其 之觸 絕層其 上其 相體 逑述述 述的, 孔接 間底為 涸為 率導 上上上 上層層 開之 1® 體孔 數孔 刻半 於於開。於底底 之層 逑導開 複開 蝕逑 接接離徵接體體 徑底 上半述 成逑 其上 鄰鄰著特鄰導導 內H在述上 形上 用於 將:隨其將半半 大導 ,上成 ,成 ,接 ,為,為,述述 擴半 為與形 為形 為鄰 為成高低為上上。 地述 法,而 法間 法之 法形最變法於開徵 對 上 方內部 方之 方膜 方,地性方接 離特 相 達 造分電 造部 造緣 造層對段造鄰著其 , 到 製部導 製電 製絕 製薄相階製:隨為 分 成 之之逑 之導 之間 之數為 次之為,低 部 形 置層上 置逑 置層。置複 率依置 成高變 之 , 裝底近 裝上 装逑 徵裝之 刻為裝 形最地 層 內 髖 通接 體之 體上 特賭分 蝕率體 分地績 底 孔。導導, 導近 導成其導部的刻導部對連 0 開徵半半部 半鄰 半形為半述分蝕半 述相地 導 逑特明述電 明相 明來分明上 部其明 上為對 半 上其發上導 發在 發層部發之的,發 之率相 述 在為本開成 本, 本薄逑本層層層本層刻為 上 髁 離形 部 數上 底底底 底蝕率 之, 步 之地。 電。 複之 體體體 體的刻 J ^------1T----- - j (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標率(CNS ) A4規格(210X 297公釐) 7 3929 0
經濟部中央標準局員工消費合作社印製 之 離 下向 膜分部 絕在刻 徑.‘ 覆 態 層 距 及間及 緣部電 間成蝕 內 膜 狀 底 定 部之, 絕各導 層形性 ί 大 :止 之 , 體 預 電部驟 間之部 述膜異法擴 有阻 膜 驟導 層 導電步。層 部下 上阻 向刻, 含刻 止 步半 底 部導之徵逑電及 對光各蝕分 包蝕 阻 之逑 體 上 部孔特上導部 ·之用性部 ,由 刻 部上 導 述下開其將部電 中孔,同的 、為為 蝕 電在 半 上 及之為,下導。法開孔向高 法面 述 導, 述 近部層驟為或部徵方有開各較 方側 上 之態 上 接電底步法部上 特造設之用率 造其 蓋 部狀 開 成導體之方電述其製將膜再刻 製少 覆 下之,離 形部導點造導上為之,阻,蝕 之至 以 成部驟, , ,上半觸製部在高置為光孔其 置成, , 形電步内驟内述述接之上而地裝驟逑開在 裝形驟上 而導 之膜步膜上上 成置述 •對體步上膜, 髖,步層 層部膜緣之緣在達形裝上低相導逑從緣g)導上之底 底下緣絕部絕,到內體有地為半上,絕in半層部體 體逑絕間電間時而孔導含對率明之膜間ch明底電導 導上間層導層同,開半包 相刻發孔緣層et發體導半 半蓋層逑部述之大述明在為蝕本開絕述 C 。 本導個逑 接覆成上上上部擴上發:率其,成間上P1徼,半數上 鄰M形在成在電向在本為刻即又形層在Γ0特又在複在 面 形 導方 成蝕間 膜述 ,ot其 之 上 而 部徑 形的之 緣上法is為 蓋 J. 、裝------訂-----Αν - 1 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) 8 3 9 2 9 0 554454
A7 B7 五、發明説明(9 ) ,形成層間絕緣膜之步驟,而該層間絕緣膜之蝕刻率係設 定為:在鄰接於上述半導體底層及上述蝕刻阻止膜之部分 經濟部中央標準局員工消費合作社印製 之內 步 之蓋 體上 鄰予 。, ,除 膜隙 之數覆 導用 膜法 膜 膜法 止間 點 複膜 半再 :緣刻 :止 :止刻 阻之 觭 逑止 逑, 有絕蝕 有阻 有阻蝕 刻膜 接 上阻 上後 含間性 含刻 含刻性 触止 之 將刻 將之 包層同 包蝕。包蝕異 述阻 層 ,蝕 ,蓋 ,述向 ,述徼,述向 上刻 底 為述 為覆 為上各 為丨特為上各 及蝕 體 法上 法膜 法之用 法之其 法之用 曆 之及導 方用 方之 方孔, 方孔為方孔再 底近,半 造再 造矽 造開分 造開驟造開, 體鄰驟述 製, 製化 製述部 製述步製述後 導 栢步上 之後 之氧。之上述 之上之 之上之 半 之之達 置之 置用徵 置於上 置於去 置於去 述 部孔到 裝蓋 裝部特 裝出之。裝 出除 裝出除 上 電開成 體覆 體電其體露層激體露以體露以 開;導成形 導膜 導導為導,底特導,予導,予 離者個形內 半之 半 之蓋半內體其 半內法 半內法 而低數膜孔 明矽 明數覆明孔導為明孔刻明孔刻 , 地複緣開。發化 發複膜發開半揉發開蝕 發開蝕 高對逑絕述徵本氧。本逑止本逑述步本述性本述性 地相上 述上特,用徵,上阻,上上之,上同,上同 對即在上在其又部特又及刻又在之去又在向又在向 相分 對 為 電其 層蝕 於除 各 各 即部 ,驟導為底述 接M用 用 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) 9 3 9 290 554474 A7 B7 五、發明説明(1〇) 去露出於該開孔之上述氧化矽之膜之步驟為其特徵。 g淪發明夕形雜 玆參考圖示*將本發明之實施形態說明如下。團中同 樣的圖號係表示同樣或相當的部分。 g觖夕形態1 第1圖係顯示本發明實施形態1之半導體裝置構造之 剖面圖。在第1圈中,1係作為半導體底層之矽半導體基板 *2係摻雜有下簡稱為B)或磷(M下簡稱為P)等之不 純物濃度為相對地髙之預定濃度之氧化矽之膜•而3係接 雜有Β及Ρ等之不純物濃度為相對地低的其他預定濃度之氧 化矽之膜。氧化膜3之濃度係低於氧化膜2之濃度*或者* 完全未摻雜有不鈍物。由氧化膜2及3來構成層間絕緣膜。 換言之*氧化膜2或3係構成層間絕緣膜之部分層者。 4係形成在氧化祺2» 3之開孔(接觭孔)· 5為開孔4之 下部,係氧化膜2之部分開孔。開孔5係比形成在開孔4之 氧化膜3之部分,向徑方向或水平方向擴大而形成之。對 該開孔4埋設導電構件來形成接觸點。 經濟部中央標隼局員工消f合作社印製 (請先閱讀背面之注意事項再填寫本頁) Μ下*為了簡略的關係,在圖式中未圖示接觸點(導 電構件)*但在開孔(接觸孔)4要形成,或已形成有接觸點 為前提。 、 其不純物濃度為相對地高之下層氧化膜2係因其蝕刻 率較高,雖然在下層,但開孔4之下方不會變小徑,可被 充分蝕刻成形,加Μ,經追加蝕刻之後,將開孔5向横方 向擴開,形成為倒Τ字形狀之開孔形狀。 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X 297公釐) 1 〇 39 29 0 經濟部中央標準局員工消費合作社印製 554474 A7 B7 五、發明説明(11 ) 即,本實施形態係採取在開接觸孔之層間膜之底部舖 敷蝕刻率較快的膜的構造,確實開了長寬比值高之接觸孔 之後,再行擴大開孔之底部的構造。因此,擴大接觸點底 面之接觸面積,可減少接觸點之電阻的關係,可提高接觭 點之電特性。 又*在該實施形態中所說明過之,呈懸吊狀( overhung)之開孔(接觴孔)4,即對下部被擴大的開孔4也 可形成無中斷的接觴點。闞於其方法即容後說明之。 管_之形態2 第2圖係顯示本發明實施形態2之半導體裝置構造之 剖面圖。在第2圖中,1為矽半導體基板,2a係B及P等之 不純物濃度被摻雜成為相對地最高之預定濃度之氧化矽模 ,2b係B及P等之不纯物濃度被摻雜成為相對地高之其他預 定濃度之氧化矽膜· 2c係B及P等之不純物濃度被摻雜成為 相對地次高之其他預定濃度之氧化矽膜。換言之·氧化膜 2a,2b,2c之濃度係設定成為氧化膜2a最高,氧化模2b次 高,氧化膜2c為第3高。由該等厚度較薄之氧化膜2a,2b »及2c之多層構造來構成下曆之氧化膜2者。 其次,3係B及P等之不純物濃度被摻雜成為相對地低 之其他預定濃度之氧化矽膜。氧化膜3之濃度係低於氧化 膜2c之濃度,或完全未摻雜有不純物。由氧化物2及3來構 成層間絕緣膜。4係形成在氧化膜2,3之開孔,5係開孔 4之下部,係形成在氧化膜2之部分之開孔。開孔5為,相 較於形成在氧化膜3之開孔部,形成為向徑方向或水平方 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 1 1 3 9 2 9 0 (請先閲讀背面之注意事項再填寫本頁) -裝· 、11 554474 A7 B7 五、發明説明(12) 向擴大之形狀。再者•開孔5係愈靠近基板1愈向徑方向擴 大成為階段狀,而大致形成為八字形狀。 不纯物濃度相對地高之多層構造之下層之氧化膜2為 ,由於其蝕刻率高的顢係,雖在下層但其開孔4不會成為 下面圼縮徑狀•可充分地蝕刻,加Μ,經追加蝕刻之後, 下層之氧化膜2之多層構造當中,愈靠近基板1之薄層之開 孔5愈向横方向擴開•而呈八字形之開孔形狀。 即在該實施形態中,舖在開有接觸孔之層間膜底部之 氧化膜2為,從Β或Ρ之濃度較高之膜,向濃度較低之膜依 次堆積之多層構造,而上方之較厚之氧化膜3為,堆積其 濃度較下部之氧化膜2更低之膜,或堆積未摻雜之氧化膜 矽之構造。 如此構成時可確實地開長寬比值高之接觸孔,而且開 孔底部予以擴大的構造。因此,可擴開接觸點底面之接觸 面積,可減低接觸點之電阻,因此可提高接觸點之電特性 〇 g _夕形態3 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 第3圖係顯示本發明實施形態3之半導體裝置之構造 之剖面圖。在第3圖中,1係不夕半導體基板,2係B或P等 之不純物濃度相對地高之氧化矽膜,其潭度分布係與基板 1相接之一側最高,隨著離開基板1連績地變低。 其次,3係B或P等之不純物濃度相對地低的氧化矽膜 。氧化膜3之濃度為更低於氧化膜2之濃度最低之部分,或 者完全未摻有不純物。由氧化膜2及3來構成層間絕緣膜。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 12 3 9 2 9 0 554474 A7 B7 五、發明説明(13 ) 4係形成在氧化膜2*3之開孔,5為開孔4之下部•係形成 在氧化膜2之部分之開孔。開孔5之形狀為,相較於形成在 氧化膜3之開孔部分,向徑方向或水平方向擴大而形成。 再者,開孔5係愈接近基板1愈向徑方向連績地擴大》形成 為八字形狀。 不纯物濃度相對地高之多層構造之下層之氧化膜2為 因其蝕刻率較高的《係,雖然在下層但其開孔4不會向下 縮徑•可充分蝕刻之外,再經追加蝕刻之後,將下層之氧 化膜2形成為•其開孔5愈靠近基板1之一側為愈向横方向 擴開而呈八字形之開孔形狀。 換言之,在本實施形態中•舖在開有接觸孔之層間膜 底部之氧化膜2係形成為從不純物濃度較高之膜,連續地 降低其濃度之多層構造,而上方之較厚之氧化膜3為,堆 積其濃度較下部之氧化膜2更低之膜•或未摻雜之氧化矽 膜之構造者。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 如此構成時,可確實地開長寬比值高之接觸孔,而且 開孔底部予K擴大的構造。因此,可擴開接觸點底面之接 觭面積,可減低接觸點之電阻,因此可提高接觸點之電特 性。 管_夕形耱4 ' 第4圖係顯示本發明實施形態4之半導體裝置之構造 之剖面圖。在第4圖中,6a係形成在上部氧化膜3內,底面 鄰接於下部之氧化膜2之導電部或配線。如圖示,配線6a 係位於層間絕緣膜內。其他的構造為如同第1圖,因此省 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) 13 3 9 2 9 0 554474 A7 B7 五、發明説明(14 ).略其說明。在本實施形態中,配線6a配置在層間絕緣膜内•在該 蝕接 其之 有高 舖值 , 比 部寬 底長 之開 膜地 緣實 絕確 間 , 層造 之構 孔的 開 2 有膜 在化 , 氧 孔的 間較 之率 線速 配刻 面性 底特 點電 觸之 接點 SS9 觸 擴接 可高 , 提 此而 因阻 〇 電 造之 構點 之觭 部接 底低 孔減 開 可 大, 擴積 且面 , 觸 孔接 觸之 之之 小觸 較接 率點 刻觸 蝕接 在與 置6a 配線 , 配 6a低 線減 配可 之 , 中係 途》 間的 層 内 於 3 位膜 將化 , 氧 又之 層 上 態 。 形 性之 能施 可管 5 態 形 施 實 明 發 本 示 顯第 係在 圖 。 5 圖 第面 剖 之 中 圖 (請先閱讀背面之注意事項再填寫本頁) 造 構 之 置 裝 體 導 半 之 之係 上3b 2 膜, 矽 化 氧 之 層 下 在 成 形 係 線膜 配矽 或化 部氧 電之 tra 導 6 之線 上配 3a蓋 膜覆 化為 氧成 在面 成上 形之 係3a 6a膜 , 化 膜氧 矽在 化成 氧形 化 氧 膜 之 度 濃 物 純 不 樣 同 有 具 ο 常 3 通膜 係化 3b氧 及成 a I 3 構 膜3b 膜 化 氧 在 設 in 埋 係 a 6 線 配 及 8 3 膜 化 氧 由 他 其 ο 形 情 之 内 經濟部中央標準局員工消費合作社印製 第中 同態 如形 為施 分實 部本 成在 構 的 明 說 略 省 此 因 匾 蝕 其 在 包 a 6 線 配 之 中 途 間 層 於 位 將 接 與 d 6 線4( 配態 止形 防施 可實 , 同 係如 關為 的果 内效 3 的 膜他 化其 氧。 層 路 上短 之生 小發 較間 率之 速點 轫觸 圖 4 第 複 重 免 避% 明 說 略 省 此 因
60 形 之 m S 造 構 之 置 裝 體 導 半 之 6 態 形 施 實 明 發 本 示 顯 係 圖 6 第 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 3 92 90 554474 A7 B7 五、發明説明(15 ) 之剖面圖。在第6圖中,2係由多層之氧化膜2a,2b,2c所 成之下層之氧化膜*而該部分係如同實施形態2(第2圖), 因此省略說明。其他的構成部分係如同實施形態5(第5圖) ,因此省略其說明。 在本實施形態之構造中•將位於層間途中之配線6a包 在其蝕刻率較小之上層氧化膜3內的闞係,如同實施形態 5 *可防止配線6a與接觸點之間發生短路。 又,使開孔之底部擴大成為其剖面呈八字形狀的構造 *因此·如同實施形態2 ,可減低接觸點之電阻。為遴免 重複*省略詳细的說明。 管_之形態7 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 第7圖係顗示本發明實施形態7之半導體裝置之構造 之剖面圖。在第7圖中,6a係形成在半導體基板1上之下部 之導電部或配線。2係由多層之氧化膜2a,2b,2c所成之 下層之氧化膜*係形成在半導體基板1上面成為覆蓋配線 6b。構成氧化膜2之多層膜當中•氧化膜2c係摻雜B或P等 之不純物濃度為相對地最高,氧化膜2b係摻雜成為次高的 濃度•而氧化膜2a係摻雜成為更低的濃度。換言之,氧化 膜2a,2b,2c之不纯物濃度係設定成為以氧化膜2c最高, 氧化膜2b次之,而氧化膜2a係第三高。4為開孔,5為開孔 4之下部,係在下部之氧化膜2之部分之開孔。該開孔下部 5為,在包含下部配線6b部分之層中,實質上未向徑方向 擴大,而在上部配線6a與下部配線6b之間之部分,向徑方 向擴大。其他的構成部分為如同實施之形態6(第6圖),因 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) 1 5 39290 554474 A7 B7 五、發明説明(16 ) 此省略其說明。 本實施形態中,使下部之氧化膜2之蝕刻率比上部之 氧化膜3較快的構造之外,再將下部之氧化膜2構成為蝕 刻率各不同之多層膜,成為愈接近設有下部配線6b之基板 1其蝕刻率愈小之膜的構造下•將多層之氧化膜2向横方向 蝕刻·使接觸點之形狀形成為在上部配線6a之下部擴大的 倒八字形之開孔形狀。對基板1正上方之下部配線6b,氧 化膜2之下部為不太向横方向蝕刻的關係•配線6b與接觸 點之間不會發生短路。又•接觸點之剖面面積為在上部配 線6a與下部配線6b之間變大,因而降低接觸點之電阻。 管撫夕形館8 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 第8圖係顯示本發明實施形態8之半導體裝置之構造 之剖面圖。在第8匾中,1為矽半導體基板* 6c係形成在半 導體基板1上之底層之導電部或配線,7係覆蓋配線6c之氧 化矽膜,8係覆蓋氧化膜7之由氮化矽膜(Si Η膜)所成之蝕 刻阻止膜,2係形成在蝕刻阻止膜8上之氧化矽膜· 3為形 成在下部之氧化膜2上之上部之氧化矽膜。矽氧化膜2及 3來構成層間絕緣膜。4為接觭孔,5為接觸孔4之下部。 該構造係在配線6c之上方配置SiH之蝕刻阻止膜之覆 蓋磨型之自動調整接觸點方式之構造。在SiH之蝕刻阻止 膜8之上面配置氧化矽膜2,3,而且與蝕刻阻止膜(SiN膜) 8接觸之部分之氧化膜2為其蝕刻率較快之膜•在相鄰近之 配線6c之蝕刻阻止膜8之間隙,開接觸孔之構造者。 由蝕刻阻止膜(SiN膜)8弄窄之開孔(接觸孔)4之底部 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) 16 3 92 9 0 經濟部中央標隼局員工消費合作社印製 554474 A7 B7 五、發明説明(17 ) 有蝕刻率較高之氧化膜2存在的瓯係*局部地長寬比值變· 大也不會發生阻止蝕刻,可容易地使蝕刻進行至蝕刻阻止 膜(SiN膜)8之上面為止。之後,用各向異性蝕刻來在蝕刻 阻止膜(SiN膜)8上開孔,但該時將蝕刻之條件設定成為不 蝕刻到覆蓋配線6c之氧化膜7來形成不會與配線6c發生短 路之接觸點。 構成為上述之構造•即在蝕刻阻止膜(SiN膜)8之間之 狹窄間隙形成接觴孔時,因為用蝕刻率較高之氧化膜2填 充該間隙的藺係•在狭窄的間隙內也不會發生阻止蝕刻之 狀態下可形成接觭孔。換言之*可確實地開長寬比值高之 接觸孔者。 本實施形態之構造為•在複數涸底層之配線6c之周圍 或上方分別形成蝕刻阻止膜(SiN膜)8,而在蝕刻阻止膜( SiN膜)8之間隙或凹部形成接觭點時特別有效果。 啻_夕形耱9 第9圖係顯示本發明實施形態9之半導體裝置之構造之 剖面圖。在本實施形態中,如第9圖所示,在開孔(接觸孔 )4之下部5,用各向同性蝕刻除去蝕刻阻止膜(SiN膜)8來 擴大開孔下部5。其他的構成部分為如同實施之形態8(第 8圖),因此省略說明。 、 本構造係從實施形態8之構造,再將蝕刻阻止膜(SiH 膜)8各向同地蝕刻,而將下部之接觸孔5向横方向擴開的 構造。開孔下部5的面積為增加相當於所除去之蝕刻阻止 膜(SiN膜)8之量,降低接觸點之電阻,可提高其電特性。 本纸張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 1 7 3 9 2 9 0 、裝-------訂----—Aw - - (請先閱讀背面之注意事項再填寫本頁) 554474 A7 B7 五、發明説明(18 ) 本實施形態之構造為》在複數個底層之配線6c周圍或 上方分別形成蝕刻阻止膜(Si N膜)8而在蝕刻阻止膜(Si H膜 )8之間隙或凹部形成接觸點時特別可發揮其效果。 啻淪夕形鮪1 0 第10圖係顯示本發明實施形態10之半導體裝置之構造 之剖面圖。在第10圖中* 9為薄的氧化矽膜,係形成為覆 蓋底層之配線6c上之氧化矽膜7之同時,在相鄰近之配線 6c之間覆蓋半等體基板1之表面者;8係形成為覆蓋氧化膜 9之蝕刻阻止膜(SiH膜)8 。其他的構成部分為如同實施之 形態8 (第8圖),因此省略說明。 在本實施之形態中*與實施形態8不同之處為,在蝕 刻阻止膜(SiN膜)8之下面配置薄的氧化膜9之點。 經濟部中央標隼局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 在本實施形態中,於形成開孔(接觭孔)4中用各向異 性蝕刻來除去蝕刻姐止膜(SiH膜)8時,不削除氧化膜9為 其蝕刻條件。因此,在蝕刻蝕刻阻止膜(SiH膜)8時在基板 1上面留下薄的氧化膜9,再用選擇比較高的蝕刻來除去該 薄的氧化膜9的覲係,以不削除基板1之狀態下可得到毽定 的接觸點特性。其他的效果為如同實施之形態8(第8圖), 因此省略說明。 g _夕形鮪1 1 ' 第11圖係顯示本發明實施形態11之半導體裝置之構造 之剖面圖。在本實施形態中*如第11圖所示,在開孔(接 觸孔)4之下部5*除去蝕刻阻止膜(SiN膜)8來向徑方向擴 大開孔下部5。其他的構成部分為如同實施之形態1〇(第1〇 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐) 18 3 9 290
(請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 裝 訂 19 3929 0 經濟部中央標準局員工消費合作社印製 554474 A7 B7 五、發明説明(20 ) 說明。 如此構成時•在開孔下部5之位置,接觸點的面積為 增加相當於所除去之蝕刻阻止膜(SiN膜)8之量•降低接觸 點之電阻,可提高其電特性。其、他的效果為如同實施之形 態9,因此省略其說明。 啻life夕形態1 3 第13圖係顯示本發明實施形態13之半導體裝置之構造 之剖面圖。在本實施形態中》如第13圖所示,在底層之配 線6c上面直接配置蝕刻阻止膜(SiH膜)8。在實施形態8 (第 8圖)中•用氧化矽膜7覆蓋底層之配線6c之後配置蝕刻阻 止膜(SiK膜)8。因此•本實施例為這一點為與其不同。換 言之,本實施形態係《於用蝕刻阻止膜(SiN膜)8直接覆蓋 底層之配線6c之周圍之自動調整接觸點方式者。 在才實施形態中,如第13圖所示,在開孔4之下部5, 以蝕刻法除去下部之氧化矽膜2 。但蝕刻阻止膜(SiH膜) 8未被蝕刻。其他的構成部分為如同實施之形態8(第8圖) ,因此省略說明。 構成為上逑之構造,即在蝕刻阻止膜(SiN膜)8之間之 狹窄間隙形成接觸孔時,因為用蝕刻率較大的氧化膜2填 充該間隙的鼷係,在狹窄的間隙内也不會發生蝕刻受阻之 狀態下可形成接觸孔。換言之,可確實地形成長寬比值高 之接觸點者。 又*由於蝕刻阻止膜(SiH膜)8之存在而可防止底層之 配線6c與接觸點間之短路。其他的效果為如同實施形態8 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) 2 0 39 2 90 I 裝------訂----- - - (請先閱讀背面之注意事項再填寫本頁) 554474 A7 B7 五、發明説明(21 ) ,因此省略其說明。 啻_夕形雜1 4 第14圖係顯示本發明實施形態14之半導體裝置之構造 之剖面圖。本實施形態為*如同實施形態13,係有關將底 層之配線6c周圍直接用蝕刻阻止膜(SiH膜)8覆蓋之自動調 整接觸點方式者。 在本實施形態中,如第14圖所示,在開孔4之下部5, Μ蝕刻法除去下部之氧化矽膜2,開孔下部5為向徑方向擴 大。其他的構成部分為如同實施形態13(第13圖)·因此省 略其說明。 該構造係由實施形態13之構造,再在開孔4下部5中, Κ各向同性蝕刻來除去氧化膜2,使開孔下部5向横方向擴 大的構造。接觭點之面積擴大相當於所除去的下部氧化膜 2的量,可減低電阻*提高其電特性。其他的效果為如同 實施形態13,因此省略其說明。 啻胞^形態1 5 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 第15圖係顯示本發明實施形態15之半導體裝置之製造 方法之各步驟之剖面圖。玆參考第15圖*將本實施形態之 半導體裝置之製造方法說明如下。 首先*如第15圖U)所示,在矽半導、體基板1上,形成 摻雜Β或Ρ等之不純物濃度相對地高之預定濃度之氧化矽膜 2。其次,如第15圖(b)所示,在氧化膜2上面,形成摻雜 B或P等之不純物濃度相對地低之預定濃度之氧化矽膜3 。 氧化膜3之濃度係設定成為低於氧化膜2之濃度,或者,完 本紙張尺度適用中國國家標準(CNS ) A4·規格(210X 297公釐) 2 1 3 9 2 9 0
ψ Α7 Β7 五、發明説明(22 ) 全未摻雜不純物。由氧化膜2及3來構成層間絕緣膜。 其次,如第15圖(c)所示,在氧化膜3上面形成光阻膜 10*對該光阻膜10設開孔10a,從該開孔10a用各向異性蝕 刻法來蝕刻氧化膜3及2而形成開孔4。5係開孔4之下部。 如此構成時,不純物濃度相對地高的下層之氧化膜2 為因其蝕刻率較高的闞係,雖然在下層,但可充分地被蝕 刻而形成開孔4。 接著,如第15圖(d)所示,使用由於B或P等之不纯物 濃度而會發生對氧化矽膜之蝕刻率之差的處理藥液》例如 氣酸等之處理液來實行各向同性蝕刻法,來蝕刻開孔4 。 該時〃因為下層氧化膜2之蝕刻率較高的闞係,特別地使 開孔下部5向水平方向擴大。 然後,在如此形成之開孔4內形成接觸點。 其次*對上述具有懸吊狀之開孔(接觸孔)4 »形成無 段狀斷開之接觸點之方法說明如下。 第一的方法是在1988年之國際電子裝置會議( International Electron Device Meeting , Μ 後簡稱為 IEDM1988)第592-595段所揭示之方法。該方法為,對開孔 4 ,用CVD法堆積聚矽或鈦,鎢等之金屬。用CVD法來形 成_時,其被覆性優良,在微小的間隙、,例如寬度為0.05 /im之微小間隙内也可形成膜。用該CVD法對本實施形態之 開孔4內形成接觸點時,在開孔4擴大的下部5有會發生空 隙(void)的可能性,但可Μ形成無中斷之接觸點。 另一方法是在IEDM1996第665-668段所揭示之方法。 (請先閱讀背面之注意事項再填寫本頁) 裝. 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) 22 39 290 554474 A7 B7 五、發明説明(23 ) 該方法係由非各向同的選擇性外延生長來形成Si膜。該方 法中,使用各向異性選擇性外延(磊晶)矽生長方法( anisotropical sellective epitaxial silicon growth) 。該方法為•只在矽基板表面之露出部分,即接觸點部分 •成成矽瞑來形成接觸點的方法。使用該方法時·在開孔 4內可形成無空隙(void)之埋設膜•而可形成接觸點。 以上逑之製造方法,可製造實施形態1(第1圖)說明之 構造之半導體裝置。 根據上逑之製造方法,在開孔之層間絕緣膜之底部舖 其蝕刻速率較快的氧化膜2,在易於發生RIE-lag之接觸孔 底部,配置有其蝕刻率比其上部之層間絕緣瞑之蝕刻率較 快的氧化膜2的闞係•快速地進行蝕刻而不會發生蝕刻受 阻的情形。 因此,可確實地開高長寬比的接觸孔,可提髙該開孔 之生產率。又,可擴大接觸點底面之接觸面積,減低接觸 點之電阻,可提高接觸點之電特性。 g嫵夕形耱1 6 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 第16圖係顯示本發明實施形態16之半導體装置之製造 方法之各步驟之剖面圖。玆參考第16圖,將本實施形態之 半導體裝置之製造方法說明如下。 、 首先,如第16圖(a)所示*在矽半導體基板1上,形成 摻雜B或P等之不纯物濃度為相對地最高濃度之薄氧化矽膜 2a。其次*如第16圖(b)所示,在氧化膜2a上面,形成摻 雜B或P等之不純物濃度為相對地次高濃度之薄氧化矽膜 本紙張尺度適用中國國家標隼(CNS ) A4規格(210X297公釐) 23 39 2 9 0 554474 A7 __B7 _ 五、發明説明(24 ) 2b 〇 其次•如第16圖(c)所示,在氧化膜2b之上面,形成 摻雜B或P等之不純物濃度為相對地再次高濃度之薄矽氧化 膜2c。換言之,將氧化膜2a,2b,2c之濃度設定成為,氧 化膜2a最高,氧化膜2b為第二高,而氧化瞑2c為第三高。 再者·由多層構造之氧化膜2a,2b,2c來構成下層之氧化 膜2 〇 其次,如第16圖(d)所示,在氧化膜2c上面,形成摻 雜B或P等之不純物濃度為相對地低之厚矽氧化膜3 。氧化 膜3之濃度係設定成為低於氧化膜2c之濃度,或完全未摻 雜不純物。由氧化膜2及3來構成層間絕緣膜。 其次,如在第16圓(e)所示,在氧化膜3之上面塗敷光 阻10,對該光阻10設開孔l〇a,從該開孔10a用各向異性蝕 刻法來蝕刻氧化膜3及2而形成開孔4。5係開孔4之下部。 如此構成時,不鈍物濃度相對地高的下層之氧化膜2 為因其蝕刻率較高的W係,雖然在下層,但可形成包括充 分地被蝕刻之下部5之開孔4。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 接著,如第16圖(f)所示,使用由於B或P等之不純物 濃度而會發生對氧化矽膜之蝕刻率之差的處理藥液,例如 * 氟酸等之處理液來實行各向同性蝕刻法、,來蝕刻開孔4 。 該時,因為下層氧化膜2之蝕刻率較高的關係,特別地使 開孔下部5向水平方向擴大。又,下層之氧化膜2係由蝕刻 率不同的多層所構成,愈靠近基板1的氧化膜之不純物濃 度愈高,蝕刻率愈高,被擴大的開孔4之下部5為,其剖面 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐) 2 4 3 9 2 9 0
r A7 B7 五、發明説明(25 ) 圼階段狀之八字形狀*下方形成為較大。 然後,在如此形成之開孔4内形成接觭點。 Μ上述之製造方法•可製造實施形態2(第2圖)所說明 之構造之半専體裝置。 根據上述之製造方法,要舖在開孔之層間絕緣膜之底 部之氧化膜2為,由Β或Ρ之濃度高的膜開始,依次堆積湄 度較低的膜•而上方之厚層間膜3為,堆積其濃度更低於 下部之氧化膜2之濃度之氧化膜,或者*完全未摻雜不純 物之氧化膜。如上述*愈靠近開孔之層間絕緣膜之底部, 舖其蝕刻率愈快的氧化膜的關係,在易於發生RIE-lag之 接觸孔底部•配置有其蝕刻率比其上部之層間絕緣膜之蝕 刻率較快的氧化膜•快速地進行蝕刻而不會發生蝕刻受阻 的情形。 因此,可確實地開長寬比值高的接觭孔,可提高該開 孔之生產率。又,可擴大接觭點底面之接觸面積,減低接 觭點之電阻而可提高接觸點之電特性。 啻餱夕形態1 7 第17圖係顯示本發明實施形態17之半導體裝置之製造 方法之各步驟之剖面圈。玆參考第17圖,將本實施形態之 半導體裝置之製造方法說明如下。 ( 首先,如第17圖(a)所示,在矽半導體基板1上,形成 摻雜B或P等之不純物濃度為,從基板1起,愈離開基板1愈 連饋變低之氧化矽膜2。 其次,如第17圖(b)所示,在氧化膜2上面,形成摻雜 (請先閱讀背面之注意事項再填寫本頁) 裝------訂----- 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) 25 39 29 0 554474 A 7 B7 五、發明説明(26 ) B或P等之不純物濃度為相對地低之濃度之厚氧化矽膜3 。 氧化膜3之濃度係設定成為低於氧化膜2之濃度,或者,完 全未摻雜不純物。由氧化膜2及3來構成層間絕緣膜。 其次,如第17圖(c)所示,在氧化膜3上面形成光阻膜 10,對該光阻膜10設開孔10a,從該開孔10a用各向異性蝕 刻法來蝕刻氧化膜3及2而形成開孔4。5係開孔4之下部。 如此構成時,不纯物濃度為相對地高之下層之氧化膜 2係因其蝕刻速率大,雖在下層,但可形成含有充分被蝕 刻之下部5之開孔4。 其次•如第17團(d)所示,使用由於B或P等之不純物 濃度而會發生對氧化矽膜之蝕刻率之差的處理藥液*例如 氟酸等之處理液來實行各向同性蝕刻法,來蝕刻開孔4 。 該時,因為下層氧化膜2之蝕刻率較高,特別地使開孔下 部5向水平方向擴大。又,下層之氧化膜2係形成為,從其 上部愈往下部,其不純物濃度為連績地變高,因此,愈靠 近基板1的下部,其向横方向擴大的程度愈大,被擴大的 開孔4之下部5為,其剖面圼光滑的八字形狀。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 然後,在如此形成之開孔4內形成接觭點。 以上述之製造方法,可製造實施形態3(第3圖)所說明 之構造之半導體裝置。 < 根據上述之製造方法,要舖在開孔之層間絕緣膜之底 部之氧化膜2係形成為,堆積氧化膜2時,使其不純物之濃 度予以變化而堆積;使膜中之不純物濃度為下部最高,而 隨著往上其濃度依次下降之狀態連續地分布。如上述,愈 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) 26 3 9 290 A7 B7 五、發明説明(27 ) 靠近開孔之層間絕緣膜之底部,其蝕刻率愈快的翮係,在 易於發生RIE-lag之接觸孔底部*配置有其蝕刻率比其上 部之層間絕緣膜之蝕刻率較快的氧化膜,因而快速地進行 蝕刻而不會發生蝕刻受阻的情形。 因此,可確實地開高長寬比的接觸孔·可提高該開孔 之生產率。又,可擴大接觸點底面之接觸面積,減低接觸 點之電阻故可提高接觭點之電特性。 啻_ ^形態18 第18圈係顯示本發明實施形態18之半導體裝置之製造 方法之各步驟之剖面圖。玆參考第18圖,將本實施形態之 半導體裝置之製造方法說明如下。 首先》第18圖(a)〜第18圖(d)所示之步驟係如同在實 施形態16之第16圖U)〜第16圖(d)所說明之步驟,因此省 略說明。但,在第16圖中所示之厚的氧化膜3為,在第18 圖中薄的氧化膜3a對應於該厚的氧化膜3。 其次*如在第18圖(e)中所示,在氧化膜3a上形成複 數之導電部或配線6a。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 其次,如在第18圖(f)所示在氧化膜3a及配線6a上面 形成厚的矽氧化膜3b。氧化膜3a及3b係通常Μ相同不純物 濃度之膜。由氧化膜3a及3b來形成氧化Ρ3 。配線6a係埋 設於氧化膜3內之形狀。 其次,如第18圖(g)所示,在氧化膜3上面形成光阻膜 10,對該光阻膜10設開孔10a,從該開孔10a用各向異性蝕 刻法來蝕刻氧化膜3及2而形成通過配線6a中間之開孔4 。 本紙張尺度適用中國國家標準(CNS ) Μ規格(210X 297公釐) 27 3 929 0
經濟部中央標準局員工消費合作社印製 r A7 B7五、發明説明(28 ) 5係開孔4之下部。 第18圖(h)之步驟係如同實施形態16之第16圖(f)之過 程,因此省略說明。 然後,在如此形成之開孔4內形成接觸點。 以上述的製造方法可製造實施之形態6(第6匾)說明之 構造之半導體裝置。 根據該製造方法·配置在層間絕緣膜内之複數之配線 為*形成在其蝕刻率相對地低的氧化膜內的闞係,雖然該 等配線間之間隔狹窄,但通同其間隙而不與該等配線接觭 之狀態下可形成開孔4,在該處可形成接觸點。 其他,在本實施形態中,可確實地髙長寬比值高之開 孔(接觭孔)之效果等係如同實施形態16(第16圖),因此省 略說明。 本實施形態為*適用於層間絕緣膜內之配線6a作為位 線之DRAM之製造方法時,其效果很大。 再者,在上述之步驟中,將第18圖(a)〜第18圖(c)所 示之多層構造之氧化膜2之形成步驟,換成為如在實施形 態15之第15圖(a)所示之單層之氧化膜2之形成步揉時,可 製造在實施形態5(第5圖)說明之構造之半導體裝置。 再者,在上述步驟當中,省略在第}8圖(d)所示之薄 氧化膜3a之形成步驟時,即可製造實施形態4(第4圖)說明 之構造之半導體裝置。 啻_ ^形態19 第19圖係顯示本發明實施形態19之半導體裝置之製造 (請先閲讀背面之注意事項再填寫本頁) 裝---- 訂----- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) 28 3 9 2 9 0
經濟部中央標準局員工消費合作社印裝 1 A7 B7五、發明説明(29 ) 方法之各步驟之剖面圖。玆參考第19圖,將本實施形態之 半導體裝置之製造方法說明如下。 首先,如第19圖(a)所示,在矽半導體基板1上,形成 底層之配線6c,並用未摻雜之氧化矽膜7覆蓋該配線6c。 其次,如第19圖(b)所示,在半導體基板1上面,Μ覆蓋氧 化膜7之狀態形成薄的未摻雜之氧化矽膜9。 然後,如第19圖U)所示,在氧化膜9上形成SiN之蝕 刻阻止膜8。 其次,如第19匾(d)所示,在蝕刻阻止膜8上,形成 B或P等不純物濃度為相對地高的矽氧化膜2。 接著,如第19匾(e)所示•在氧化膜2上面,形成B或 P等不純物濃度為相對地低*或完全未摻雜B或P等不鈍物 的矽氧化膜3。用氧化膜2及3來構成層.間絕緣膜。 其次,如第19匾(f)所示,在氧化膜3上面形成光阻膜 10,對該光阻膜10設開孔10a,從該開孔10a用各向異性乾 蝕刻法來蝕刻氧化膜3及2而形成開孔4。該開孔4係形成在 相鄰近之底層配線6c之蝕刻阻止膜8之間隙内。 其次,如第19圖(g)所示,用氮化膜之各向異性乾蝕 刻法,來蝕刻開孔4之底部之蝕刻阻止膜8(SiN膜)而除去 0 接著,如第19圖(h)所示,用氧化膜之各向異性乾蝕 刻法,來蝕刻開孔4之底部之薄氧化膜9而除去。 其次,如第19圖(丨)所示*用氮化膜之各向同性乾蝕 刻法,來蝕刻開孔4之下部5周圍之蝕刻阻止膜(SiN膜)8而 (請先閲讀背面之注意事項再填寫本頁) 裝·
、1T 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ 297公釐) 29 3 9 2 9 0 554474 ' A 7 B7 五、發明説明(3G ) - 除去,將開孔下部5向水平方向擴大之。 其次,如第19圖(j)所示,除去光阻10。 在上述之步驟中·可將第19圖(h)與第19圖U)之步驟 順序予Μ倒過來。換言之*在第19圖(g)之步驟中用氮化 膜之各向異性乾蝕刻法,來蝕刻開孔4之底部之氮化膜而 除去之後》用氮化膜之各向同性蝕刻法,來向横方向擴大 開孔4。該時,蝕刻條件設定為不削除薄的氧化膜9。然後 ,用氧化膜之各向異性乾蝕刻法,來蝕刻開孔4之底部之 薄氧化膜9而除去。如此處理,即在SiH膜8之蝕刻時在基 板1上可留下氧化膜9,再用選擇比較高之蝕刻法除去該薄 氧化膜的闢係,不必削基板1之條件下可得到毽定的接觭 點特性。 Μ上述的製造方法可製造實施之形態10(第10圖)及實 施之形態11(第11圖)說明之構造之半導體裝置。 又,Κ上述的製造方法,省略如第19圖(b)所示之形 成薄氧化膜9之步驟時,即可製造實施之形態8(第8圖)及 實施之形態9(第9圖)說明之構造之半導體裝置。 經濟部中央標隼局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 又*以上述的製造方法,省略形成薄氧化膜9之步驟 ,再者,將如在第19圖(c)所示之蝕刻阻止膜8只形成在氧 化膜7之側面而非形成在氧化膜7上面之#部,即可製造實 施之形態12(第12圖)說明之構造之半導體裝置。 再者,Μ上逑的製造方法,省略如第19圖U)〜第19 圖(b)所示之形成薄氧化膜7及薄氧化膜9之步驟時,即可 製造實施之形態13(第13圖)及實施之形態14(第14圖)說明 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐) 30 39 2 9 0 554474 A7 B7 五、發明説明(31 ) 之構造之半導體裝置。 根據上述之製造方法•在互相鄰近之底層之配線6c之 蝕刻阻止膜8之間隙内》於開孔之層間絕緣膜之底部,舖 敷蝕刻率較快的氧化膜2的關係,在容易發生RIE-Lag之接 觸孔底部不會發生蝕刻受阻的情形。 因此》在座層之配線之間隙內,可確實地開長寬比值 高之接觸孔,可提高該開孔之生產率。又,可擴大接觭點 底面之接觭面積,減低接觸點電阻,故可提高接觸點之電 特性。 又,底層之配線6c係以不同於下部之氧化膜2之其他 層所覆蓋,故可防止底層之配線6c與接觭點間之短路。 如上述*本實施形態之製造方法為,在複數個底層配 線6c之周圍或上方分別形成蝕刻阻止膜(SiN膜在蝕刻 阻止膜(Si Η瞑)8之間隙或凹部形成接觭點時特別有效果。 又*本實施形態為,適用於製造Μ底層之配線6c為字 線之DRAM製造方法時,有很大的效果。 經濟部中央標準局員工消費合作社印裂 (請先閱讀背面之注意事項再填寫本頁) 以上說明之各實施形態為*就對矽半導體基板1設置 接觸點的情形來說明,但半導體基板1並非限定之矽,而 是使用其他的材料時,也適當地選擇形成在其上面之層間 絕緣膜而可同樣地適用。 、 又,K上說明之各實施形態為,就對矽半導體基板1 製成接觸點的情形來說明,但其不限定於半導體基板,對 半導體裝置内之導電層等之接觸點也可同樣地適用。在本 說明書中,將設置該等接觸點之層總稱為半導體底層。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) 31 3 9 2 9 0 554474 A7 B7 五、發明説明(32 ) 又,在K上說明之各實施形態中,在半導體底層之附 近向徑方向擴大的開孔(接觸孔)內形成接觸點*但閭於對 該種呈吊懸(overhung)形狀之開孔内形成無中斷接觸點的 方法而言,在實施形態15說明之內容為•同樣可適用於其 他實施形態。 發明夕放果 如上述,根據本發明,在具有層間接觭點之半導體裝 置中,可製造確實地開長寬比值高之接觭孔,擴大接觸點 底面之接觭面積之半導體裝置。又*因此而可減低接觸點 之電阻及提高其電特性。 又,在層間之絕緣_中形成配線時•不會與配線發生 短路之情形下形成有上述接觸點之半導體裝置。 又,在半導體底層形成配線時*可製造在配線之間之 間隙內可確實地開長寬比值高之接觸孔而形成有接觸點之 半導體裝置。 再者*可得到製造上述半導體之製造方法,確實地開 高長寬比之接觸孔,可提高該開孔之生產率。 經濟部中央標隼局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 圓忒夕簡屋說明 第1圖係顯示本發明之實施形態1之半導體裝置之剖 面_ 〇 、 第2圖係顯示本發明之實施形態2之半導體裝置之剖 面圖。 第3圖係顯示本發明之實施形態3之半導體裝置之剖 面圖。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) 3 2 3 9 2 9 0 554474 A7 B7 五、發明説明(33 ) 第4圖係顯示本發明之實施形態4之半導體裝置之剖 圖 面 剖 之 置 裝 體 導 半 之 5 態 形 施 實 之 明 發 本 示 顯 係 圖 5 第 圖 面 剖 之 置 裝 體 導 半 之 6 態 形 施 實 之 明 發 本 示 顯 係 圖 6 第 圖 面 剖 之 置 裝 體 導 半 之 7 態 形 施 實 之 明 發 本 示 顯 係 圖 7 第 圖 面 剖 之 置 裝 體 導 半 之 8 態 形 施 實 之 明 發 本 示 頁 係 圖 8 第 (請先閲讀背面之注意事項再填寫本頁) 圖 面 剖 之 置 裝 體 導 半 之 9 態 形 施 實 之 明 發 本 示 顯 係 nuB 圖 9 第 圖 面 剖 之 置 裝 體 導 半 之 ο 11 態 形 施 實 之 明 發 本 示 顯 係 圖 ο 11 第 圖 面 剖 之 置 裝 體 導 半 之 11 11 態 形 施 實 之 明 發 本 示 顯 係 匾 11 11 第 圖 面 剖 之 置 裝 體 導 半 之 2 11 態 形 施 實 之 明 發 本 示 顯 係 圖 2 1X 第 經濟部中央標準局員工消費合作社印製 圖 面 ,圖 面 圖 面 剖 之 置 裝 體 導 半 之 3 11 態 形 施 實 之 明 發 本 示 顯 係 圖 3 1* 第 剖 之 置 裝 體 導 半 之 4 1 態 形 施 實 之 明 發 本 示 顯 係 圖 4 11 第 製 之 置 裝 體 導 半 之 5 1 態 形 施 實 之 明 發 本 示 顯 係 圖 5 11 第 圖 面 剖 之 法 方 造 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) 33 3 9 29 0 554474 A7 B7 五、發明説明(34 ) 第16圖係顯示本發明之實施形態16之半導體裝置之製 製 之 置 裝 體 導 半 之 7 1X 態 形 施 實 之 明 發 本 。 示 圖顯 面係 剖圖 之17 法第 方 造 製 之 置 裝 體 導 半 之 8 11 態 形 施 實 之 明 發 本 。 示 圖顯 面係 剖圖 之18 法第 方 造 製 之 置 裝 體 導 半 之 9 1X 態 形 施 實 之 明 發 本 。 示 圖顯 面係 剖圖 之19 法第 方 造 圖 〇 面em m 平 ί 之體 胞憶 细記 —I Η 體 A R 憶 D 記之 A 前 DR先 。 示示 圖顯顯 面係係 剖圖圖 之202 法第第 方 造 剖 之 〇 之 圖點 面題 剖問 之之 例點 之觸 點接 觸之 接高 整 值 調比 動寬 自 長 之之 1刖前 先先 示示 顯顯 係係 。圖圖 Ϊ 2 3 圖 2 2 造第第 構 面 圖 面 剖 面 剖 之 點 題 問 之 點 觭 接 整 動 自 之 前 先 示 顯 係 圖 4 2 第
ο ^ 圖II (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標隼局員工消費合作社印製 層 底 , b b 體 2 3導 , , a a 半 2 3 膜 化 } 氧膜 } 矽化 基纟矽 體 導 半 矽 膜 緣 絕膜 間緣 層絕 間 層
C 孔 觸 接 /V 孔 開 4 部 下 孔 5 部 電 導 之 部 上 部 電 導 之 SP- 下 線線 配配 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) 34 39 29 0 554474 A7 B7 五、發明説明(35 ) 6c 導電部(配線) 經濟部中央標準局員工消費合作社印製 7 氧 化 矽 膜 8 蝕 刻 阻 止 膜 9 氧 化 矽 膜 10 光阻膜 101 半 導 體 基 板 103 層 間 氧 化 膜 106a 字線 106b 位元線 107 層 間 氧 化 膜 108 氮 化 矽 膜 110 光 阻 膜 112 位 元 線 接 觸點 113 存 儲 節 114 接 觸 點 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標率(CNS ) A4規格(210X 297公釐) 35 3 9 290
Claims (1)
- 554474 ABCD 六、申請專利範圍 1. 一種半導體裝置*其特徵為: 有 備 具 數 複 之 同 不 率 刻 蝕 由 之 上 層 底 體 , 導 層半 底該 體在 導成 半形 半 逑 上 達 到 內 孔 開 之 及膜 , 緣 膜絕 緣間 絕層 間該 層在 之設 成於 構成 所形 層 個 接 鄰 於 中 當 膜 緣 絕 .間 層 述 上 在 , f 點為 觭點 接觸 之接 層述 底上 體 導 層 述 上 在 〇 中 者其 大, 擴置 向裝 方體 徑導 向半 , 之 分項 部 1 之第 層圍 底範 體利 導專 半請 述申 上如 2 刻有 蝕設 其地 而行 離平 距 層 定底 預體 層導 底半 體述 導上 半與 迓 » 上內 開層 離的 , 低 内地 膜對 緣相 絕為 間率 在 〇 成 者 形 成 點 形中觭 而其接 部,述 電置上 導裝而 述體, 上導部 近半電 接之導 係項述 點 2 上 觸第個 接圍數 述範複 上利有 , 專 成 部請形 電申 導如 3 項 1 何 任 中 項 3 第 或 項 2 〇 第 者或 間項 之 1 部第 SB 導範 之利 位專 而請 近申 鄰如 (請先閱讀背面之注意事項再填寫本頁) C· 1T 經濟部中央標準局員工消費合作社印製 上 接 鄰 於 中 當 膜 緣 絕 間 層 述 上 中在 其係 , 點 置觸 裝接 體述 導上 半 之 層 底 體 導 半 述 上 近 靠 愈 分 部 述。 上者 之大 層擴 底 向 體方 導徑 半向 述愈 上 , 接層 鄰底 於體 中,導 其中半 , 當 述 置膜上 裝緣近 體絕靠 導間愈 半層 丨 之述分 項上部 4 在述 第係上 圍點之 範觸層 利接底 專述體 請上導 申 半 如 述 5 本紙張尺度適用中國國家標隼(CNS ) A4規格(210X297公釐) 36 39 290 經濟部智慧財產局員工消費合作社印製 554474 B8 C8 D8 六、申請專利範圍 愈向徑方向擴大成爲階段狀者。 6·如申請專利範圍第4項之半導體裝置,其中 上述接觸點係在上述層間絕緣膜當中,於鄰接上 述半導體底層之上述部分,愈靠近上述半導體底層, 愈連續地向徑方向擴大者。 7·如申請專利範圍第1項至第3項中任何一項之半導體 裝置,其中 在上述層間絕緣膜當中,在鄰接上述半導體底層 之上述部分,形成爲其蝕刻率相對地高於其他部分 者。 8. —種半導體裝置,其特徵爲: 具備有: 半導體底層, 鄰接於該半導體底層而形成之下部導電部, 以覆蓋上述下部導電部之狀態,形成在上述半導 體底層上之層間絕緣膜, 在上述層間絕緣膜內,離開上述半導體底層預定 距離而形成之上部導電部,及 在接近上述上部導電部及下部導電部之上述絕 緣膜之開孔內所形成,而到達上述半導體底層之接觸 點, 上述接觸點係在上述層間絕緣膜當中,包含上述 上部導電部或下部導電部之各部分之間,向徑方向擴 大者。 -----I-----裝 — II 訂·! I----線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 37 39290 554474 A8 B8 C8 D8 、申請專利範圍 9. 一種半導體裝置,其特徵為 具備有: 膜部 丄 5J5T 阻導 刻數 蝕複 由之 為成 面形 側而 其層 少底 至 體 , 導 上半 層述 , 底 上 層體於 底導接 體半緊 導該, 半在蓋 覆 所 經濟部中央標準局員工消費合作社印製 狀層 隙之 ·, 層於 再 之數 間近點 底高 , 瞑複 之郯S體地 外 止之 _相接導對 之 阻異 止過 之半相 中蓋 中 刻相 阻通層述率 其覆 其 蝕率 刻,底上刻 ,所 , 述刻 蝕內 體於蝕 置膜 置 上蝕 近孔導接為 裝矽 裝 之由 鄰開半鄰成 體化 體 部, 相之述,形 導氧。導 電上 之設 上中係 半 由者半 導層 部所達當分 之為蓋之 個底,電膜到膜部 項部覆項 數體膜導緣 而緣之 9 電所 9 複導緣涸絕隙絕 _ 第導膜第 述半 絕數逑 間間止 圍 之止圍 上述 間複上 之層阻。範 數阻範 蓋 上層述在膜述刻者利複刻利 覆於之上 成止上 蝕分專述蝕專 Μ 成成在形阻在述部請上述請 形構 ,刻 上他申 上申 態所 內蝕 及其如 由如 矽 項 化 一 氧。何 由者任 為蓋中 部覆項 電所11 導膜第 之止或 數阻項 複刻10 述蝕第 上述或 及上項 層由 9 底再第 -體 , 圍 導外範 半之利 述蓋專 上覆請 所申 膜如 内 隙 間 之 部 電 導 之 近 鄰 相 述 上 在 中 , 其為 ’ 點 置觸 裝接 體述 導上 半 之 本紙張尺度適用中國國家標隼(CNS ) Α4規格(210Χ297公釐) 38 3 9 29 0 (請先閱讀背面之注意事項再填寫本頁) 554474 A8 B8 C8 D8 六、申請專利範圍 •向徑方向擴大至覆蓋上述導電部之上述蝕刻阻止膜 經濟部中央標率局員工消費合作社印製) 中內為 該即即 絕開 觸 止 之蝕刻 其隙膜 而 ,, 間之 接 阻 膜之蝕 , 間矽 ,分分 層徑 之 刻 止膜述 置之化 揉部部 逑内 層 蝕 阻緣上 裝部氧 步之之 上大 底 由 刻絕及 體電述 ·· 的層層 於擴 體 : 為. 蝕間層 導導上 為 膜底底 接地 導 為 面 述層底 半之之 徵 緣體體 鄰對 半 徵 側 上該體 之近部 特 絕導導 在相 述 特 其 蓋而導 項鄰電 其 間半半 ,, 上 其 少,覆,半 11相導 , 層述述 膜分 達 , 至驟 Μ 驟述 第述述 法 成上上 緣部 到 法 成步,步上 或上上 方 形於開 絕之 成 方 形之 上之於 項在蓋 造 ,接離;間層 形 造 ,部 層膜接 10, 覆 製 上鄰而 者層底 , 製 上電 底緣鄰 第為至 之 層在,低述體 内 之 層導體 絕在 圍點大 置 底,高地上導 孔 置 底個導間: 範觸擴 裝:體為地對穿半 開 。·裝:體數半層為 利接向 體有導膜對相 貫述,述者體有導複 述成定 。 專述方 導含半緣相率成上驟上驟導含半之 上形設 者請上徑。半包在絕率刻形 之步在 步半包 在蓋在,係 止申 向者種 間刻蝕 膜之 之種 覆 態率 為如 .,止一 層蝕其 緣孔 點一 膜 狀刻 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) 39 3 9 2 9 0 554474 ABCD 經濟部中央標準局員工消費合作社印製 六、+請專利範圍 阻止膜之部分即相對地高,而離開上述半導體底層及 上述蝕刻阻止膜之部分即相對地低者; 在上述複數個導電部之相鄰近之蝕刻阻止膜之間 隙內*對上述絕緣膜形成開孔之步驟,及 在上述開孔內,形成到達上述半導體底層之接觭 點之步驟者。 (請先閲讀背面之注意事項再填寫本頁)本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐〉 40 3 9 29 0
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9076200A JPH10270555A (ja) | 1997-03-27 | 1997-03-27 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW554474B true TW554474B (en) | 2003-09-21 |
Family
ID=13598525
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW086116134A TW554474B (en) | 1997-03-27 | 1997-10-30 | Semiconductor device and its manufacturing method |
Country Status (6)
Country | Link |
---|---|
US (4) | US6740584B2 (zh) |
JP (1) | JPH10270555A (zh) |
KR (1) | KR100266762B1 (zh) |
CN (1) | CN1134840C (zh) |
DE (1) | DE19750919A1 (zh) |
TW (1) | TW554474B (zh) |
Families Citing this family (41)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3941133B2 (ja) * | 1996-07-18 | 2007-07-04 | 富士通株式会社 | 半導体装置およびその製造方法 |
JP2001127151A (ja) * | 1999-10-26 | 2001-05-11 | Fujitsu Ltd | 半導体装置およびその製造方法 |
KR100339683B1 (ko) * | 2000-02-03 | 2002-06-05 | 윤종용 | 반도체 집적회로의 자기정렬 콘택 구조체 형성방법 |
KR100352909B1 (ko) * | 2000-03-17 | 2002-09-16 | 삼성전자 주식회사 | 반도체소자의 자기정렬 콘택 구조체 형성방법 및 그에의해 형성된 자기정렬 콘택 구조체 |
KR100365642B1 (ko) * | 2000-10-30 | 2002-12-26 | 삼성전자 주식회사 | 접촉창을 갖는 반도체 장치의 제조 방법 |
JP4883836B2 (ja) * | 2000-12-27 | 2012-02-22 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
KR100604555B1 (ko) * | 2001-06-21 | 2006-07-28 | 주식회사 하이닉스반도체 | 반도체 소자의 커패시터 제조 방법 |
KR100450671B1 (ko) * | 2002-02-26 | 2004-10-01 | 삼성전자주식회사 | 스토리지 노드 콘택플러그를 갖는 반도체 소자의 제조방법 |
DE10209334A1 (de) * | 2002-03-02 | 2003-10-09 | Infineon Technologies Ag | Füllverfahren für Mulden auf einer Halbleiterscheibe |
JP2004128239A (ja) | 2002-10-03 | 2004-04-22 | Renesas Technology Corp | スタティック型半導体記憶装置 |
KR101033986B1 (ko) * | 2003-10-27 | 2011-05-11 | 주식회사 하이닉스반도체 | 반도체 소자의 컨택 형성 방법 |
KR100543471B1 (ko) * | 2003-12-30 | 2006-01-20 | 삼성전자주식회사 | 노어형 플래시 메모리 셀의 콘택 구조 형성방법 |
US7504340B1 (en) * | 2004-06-14 | 2009-03-17 | National Semiconductor Corporation | System and method for providing contact etch selectivity using RIE lag dependence on contact aspect ratio |
KR100549014B1 (ko) * | 2004-07-21 | 2006-02-02 | 삼성전자주식회사 | 스페이서 패턴을 갖는 반도체 장치들 및 그 형성방법들 |
US7649270B2 (en) | 2004-08-06 | 2010-01-19 | A. L. M. T. Corp. | Collective substrate, semiconductor element mount, semiconductor device, imaging device, light emitting diode component and light emitting diode |
DE102005014724B3 (de) * | 2005-03-31 | 2006-07-06 | Infineon Technologies Ag | Verfahren zum Herstellen einer Struktur mit Öffnungen |
JP2006303307A (ja) * | 2005-04-22 | 2006-11-02 | Toshiba Corp | 半導体装置およびその製造方法 |
DE102005039667A1 (de) * | 2005-08-22 | 2007-03-01 | Infineon Technologies Ag | Verfahren zum Herstellen einer Struktur mit geringem Aspektverhältnis |
US7648871B2 (en) * | 2005-10-21 | 2010-01-19 | International Business Machines Corporation | Field effect transistors (FETS) with inverted source/drain metallic contacts, and method of fabricating same |
US7294554B2 (en) * | 2006-02-10 | 2007-11-13 | International Business Machines Corporation | Method to eliminate arsenic contamination in trench capacitors |
JP4864491B2 (ja) * | 2006-03-06 | 2012-02-01 | 日本電信電話株式会社 | 半導体装置の製造方法 |
JP4314278B2 (ja) | 2007-01-22 | 2009-08-12 | エルピーダメモリ株式会社 | 半導体装置及びその製造方法 |
JP2008226989A (ja) * | 2007-03-09 | 2008-09-25 | Elpida Memory Inc | 半導体装置及び半導体装置の製造方法 |
JP2008263093A (ja) * | 2007-04-13 | 2008-10-30 | Tokyo Electron Ltd | エッチング方法、エッチングシステムおよびエッチング装置 |
JP2009032794A (ja) * | 2007-07-25 | 2009-02-12 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
US8481417B2 (en) * | 2007-08-03 | 2013-07-09 | Micron Technology, Inc. | Semiconductor structures including tight pitch contacts and methods to form same |
KR100948078B1 (ko) * | 2008-05-21 | 2010-03-16 | 주식회사 하이닉스반도체 | 반도체 장치의 제조방법 |
JP5359518B2 (ja) * | 2009-04-24 | 2013-12-04 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
JP2011060991A (ja) * | 2009-09-10 | 2011-03-24 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
JP5659480B2 (ja) * | 2009-10-26 | 2015-01-28 | ソニー株式会社 | 記憶装置の製造方法 |
FR2954918B1 (fr) * | 2010-01-04 | 2012-01-27 | Commissariat Energie Atomique | Procede de realisation de trous a l'aide d'un jet d'eau |
US20130270614A1 (en) * | 2012-04-17 | 2013-10-17 | Toshiba America Electronic Components, Inc. | Formation of a trench silicide |
US8772101B2 (en) * | 2012-11-08 | 2014-07-08 | Globalfoundries Inc. | Methods of forming replacement gate structures on semiconductor devices and the resulting device |
US9905509B2 (en) * | 2014-07-25 | 2018-02-27 | Macronix International Co., Ltd. | Inverted-T shaped via for reducing adverse stress-migration effects |
CN104241296B (zh) * | 2014-08-21 | 2017-12-08 | 京东方科技集团股份有限公司 | 一种阵列基板及其制作方法和显示装置 |
JP6216300B2 (ja) | 2014-09-15 | 2017-10-18 | 東芝メモリ株式会社 | 半導体装置及びその製造方法 |
US9780026B2 (en) * | 2016-01-29 | 2017-10-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Interconnection structure and method of forming the same |
US10727178B2 (en) * | 2017-11-14 | 2020-07-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Via structure and methods thereof |
CN109994421B (zh) * | 2017-12-29 | 2021-08-10 | 联华电子股份有限公司 | 形成接触洞的方法 |
KR102498503B1 (ko) * | 2018-09-05 | 2023-02-09 | 삼성전자주식회사 | 이미지 센서 |
US11361972B2 (en) * | 2019-04-18 | 2022-06-14 | Micron Technology, Inc. | Methods for selectively removing more-doped-silicon-dioxide relative to less-doped-silicon-dioxide |
Family Cites Families (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0722145B2 (ja) | 1984-07-31 | 1995-03-08 | 株式会社リコー | 半導体装置の製造方法 |
JPS63175442A (ja) | 1987-01-14 | 1988-07-19 | Nec Corp | 多層配線型集積回路の製造方法 |
JPS63182839A (ja) | 1987-01-23 | 1988-07-28 | Nec Corp | 半導体装置 |
JPH01274419A (ja) | 1988-04-27 | 1989-11-02 | Matsushita Electron Corp | 半導体装置 |
JPH0226020A (ja) | 1988-07-15 | 1990-01-29 | Fujitsu Ltd | 半導体装置及び半導体装置の製造方法 |
DE3914602A1 (de) | 1989-05-03 | 1990-11-08 | Bosch Gmbh Robert | Verfahren zum erzeugen von kontaktloechern in isolationsschichten |
US5275972A (en) * | 1990-02-19 | 1994-01-04 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating a semiconductor integrated circuit device including the self-aligned formation of a contact window |
FR2664095B1 (fr) * | 1990-06-28 | 1993-12-17 | Commissariat A Energie Atomique | Procede de fabrication d'un contact electrique sur un element actif d'un circuit integre mis. |
EP0469214A1 (en) * | 1990-07-31 | 1992-02-05 | International Business Machines Corporation | Method of forming stacked conductive and/or resistive polysilicon lands in multilevel semiconductor chips and structures resulting therefrom |
JPH0574958A (ja) * | 1991-09-13 | 1993-03-26 | Nec Corp | 半導体装置およびその製造方法 |
US5424570A (en) * | 1992-01-31 | 1995-06-13 | Sgs-Thomson Microelectronics, Inc. | Contact structure for improving photoresist adhesion on a dielectric layer |
US5246883A (en) * | 1992-02-06 | 1993-09-21 | Sgs-Thomson Microelectronics, Inc. | Semiconductor contact via structure and method |
US5631184A (en) * | 1992-03-13 | 1997-05-20 | Fujitsu Limited | Method of producing a semiconductor device having a fin type capacitor |
JP2875093B2 (ja) * | 1992-03-17 | 1999-03-24 | 三菱電機株式会社 | 半導体装置 |
KR0136569B1 (ko) * | 1992-10-24 | 1998-04-29 | 김주용 | 고집적 반도체 소자의 콘택홀 형성 방법 |
US5532191A (en) | 1993-03-26 | 1996-07-02 | Kawasaki Steel Corporation | Method of chemical mechanical polishing planarization of an insulating film using an etching stop |
US5498562A (en) * | 1993-04-07 | 1996-03-12 | Micron Technology, Inc. | Semiconductor processing methods of forming stacked capacitors |
JPH07235537A (ja) * | 1994-02-23 | 1995-09-05 | Mitsubishi Electric Corp | 表面が平坦化された半導体装置およびその製造方法 |
US5607879A (en) * | 1995-06-28 | 1997-03-04 | Taiwan Semiconductor Manufacturing Company Ltd. | Method for forming buried plug contacts on semiconductor integrated circuits |
JP2739846B2 (ja) | 1995-07-28 | 1998-04-15 | 日本電気株式会社 | 半導体装置の製造方法 |
JP3402022B2 (ja) * | 1995-11-07 | 2003-04-28 | 三菱電機株式会社 | 半導体装置の製造方法 |
JP3689963B2 (ja) * | 1996-02-02 | 2005-08-31 | ソニー株式会社 | 半導体素子の接続孔及びその形成方法、並びに半導体素子の配線構造及び半導体素子 |
US5994762A (en) * | 1996-07-26 | 1999-11-30 | Hitachi, Ltd. | Semiconductor integrated circuit device including boron-doped phospho silicate glass layer and manufacturing method thereof |
US5661084A (en) | 1996-10-04 | 1997-08-26 | Taiwan Semiconductor Manufacturing Company, Ltd | Method for contact profile improvement |
TW332328B (en) | 1996-11-05 | 1998-05-21 | Taiwan Semiconductor Mfg Co Ltd | The method for improving contact profile of IC |
JP2000095792A (ja) * | 1998-09-21 | 2000-04-04 | Showa Sangyo Co Ltd | ゲニスチンから成るイソフラボン組成物の取得方法 |
-
1997
- 1997-03-27 JP JP9076200A patent/JPH10270555A/ja active Pending
- 1997-09-23 US US08/935,786 patent/US6740584B2/en not_active Expired - Lifetime
- 1997-10-30 TW TW086116134A patent/TW554474B/zh not_active IP Right Cessation
- 1997-11-17 DE DE19750919A patent/DE19750919A1/de not_active Withdrawn
- 1997-11-24 CN CNB971263698A patent/CN1134840C/zh not_active Expired - Fee Related
- 1997-11-24 KR KR1019970062336A patent/KR100266762B1/ko not_active IP Right Cessation
-
2002
- 2002-01-14 US US10/043,319 patent/US20020068443A1/en not_active Abandoned
- 2002-08-07 US US10/212,708 patent/US7084508B2/en not_active Expired - Fee Related
-
2006
- 2006-07-05 US US11/480,494 patent/US20060255469A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US7084508B2 (en) | 2006-08-01 |
CN1134840C (zh) | 2004-01-14 |
US6740584B2 (en) | 2004-05-25 |
US20060255469A1 (en) | 2006-11-16 |
US20020056913A1 (en) | 2002-05-16 |
DE19750919A1 (de) | 1998-10-01 |
KR19980079483A (ko) | 1998-11-25 |
JPH10270555A (ja) | 1998-10-09 |
CN1195192A (zh) | 1998-10-07 |
US20020190383A1 (en) | 2002-12-19 |
US20020068443A1 (en) | 2002-06-06 |
KR100266762B1 (ko) | 2000-10-02 |
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Date | Code | Title | Description |
---|---|---|---|
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