JP2008226989A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

Info

Publication number
JP2008226989A
JP2008226989A JP2007060312A JP2007060312A JP2008226989A JP 2008226989 A JP2008226989 A JP 2008226989A JP 2007060312 A JP2007060312 A JP 2007060312A JP 2007060312 A JP2007060312 A JP 2007060312A JP 2008226989 A JP2008226989 A JP 2008226989A
Authority
JP
Japan
Prior art keywords
insulating film
interlayer insulating
contact plug
semiconductor device
plug
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007060312A
Other languages
English (en)
Inventor
Eiji Hasunuma
英司 蓮沼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Priority to JP2007060312A priority Critical patent/JP2008226989A/ja
Priority to US12/035,229 priority patent/US20080217790A1/en
Publication of JP2008226989A publication Critical patent/JP2008226989A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】半導体装置の大きさを大きくすることなく、踏外しマージンおよびショートマージンを十分に確保できる半導体装置を提供する。
【解決手段】第１層間絶縁膜１３と、前記第１層間絶縁膜１３上に形成された第２層間絶縁膜１４と、前記第１層間絶縁膜１３と前記第２層間絶縁膜１４とを貫通して形成され、上面１ｂの外径ｄ１が第１層間絶縁膜１３と第２層間絶縁膜１４との界面位置１３ａの外径ｄ２よりも小さい下層コンタクトプラグ１と、前記第２層間絶縁膜１４上に形成された第３層間絶縁膜２２と、前記下層コンタクトプラグ１上で前記第３層間絶縁膜２２を貫通して形成され、前記下層コンタクトプラグ１と電気的に接続された上層コンタクトプラグ２とを有する上下導通構造を備える半導体装置とする。
【選択図】図１

Description

本発明は、半導体装置及び半導体装置の製造方法に関し、特に、半導体装置の小型化に寄与する上下導通構造を備えた半導体装置及び半導体装置の製造方法に関する。
図６は、従来の半導体装置の断面構造を説明するための図であり、半導体装置の上下導通構造を示した概略断面図である。図６において、符号１０は導電膜からなる下層コンタクトプラグを示し、符号１１は半導体基板（図示せず）上に形成された下部層間絶縁膜を示している。また、図６において、符号２は導電膜からなる上層コンタクトプラグ２を示し、符号２１は導電膜からなる配線２１を示し、符号１２は上部層間絶縁膜を示している。図６に示すように、上層コンタクトプラグ２は、上部層間絶縁膜１２を下層コンタクトプラグ１０上で貫通して形成されており、下層コンタクトプラグ１０と電気的に接続されている。また、図６に示すように、下層コンタクトプラグ１０および上層コンタクトプラグ２は、下部層間絶縁膜１１および上部層間絶縁膜１２によって配線２１と絶縁されている。
図６に示す上下導通構造は、以下のようにして製造することができる。まず、半導体基板上に下部層間絶縁膜１１を形成し、フォトレジストを用いてドライエッチングすることにより、図７に示すコンタクトホール１０ａを開口する。次いで、化学気相成長法（ＣＶＤ法）により、下部層間絶縁膜１１上およびコンタクトホール１０ａ内に導電膜を成膜し、ドライエッチバックまたはＣＭＰ（chemical Mechanical Polishing）法により下部層間絶縁膜１１上の導電膜を除去し、図７に示すように、下層コンタクトプラグ１０を形成する。
次いで、スパッタ法により下部層間絶縁膜１１上に導電膜を形成し、フォトレジストを用いてドライエッチングすることにより、図８に示す配線２１を形成する。
次に、下層コンタクトプラグ１０、下部層間絶縁膜１１および配線２１の上に、図６に示す上部層間絶縁膜１２を形成する。次いで、フォトレジストを用いて、上部層間絶縁膜１２をドライエッチングすることにより、下層コンタクトプラグ１０上に図６に示すスルーホール２ａを開口する。その後、ＣＶＤ法により、上部層間絶縁膜１２上およびスルーホール２ａ内に導電膜を成膜し、ドライエッチバックまたはＣＭＰ法により上部層間絶縁膜１２上の導電膜を除去することにより、図６に示す上層コンタクトプラグ２を形成する。
図６に示す上下導通構造において、下層コンタクトプラグ１０と上層コンタクトプラグ２との接続を確実に行なうためには、下層コンタクトプラグ１０上に上層コンタクトプラグ２が形成されない状態、言い換えると、上層コンタクトプラグ２が下層コンタクトプラグ１０を踏外した状態とならないようにする必要がある。このため、図６に示すように、下層コンタクトプラグ１０の上面の外径を、上層コンタクトプラグ２の底面よりも踏外しマージン１０ｂ分大きくして、下層コンタクトプラグ１０の上面における上層コンタクトプラグ２と接続可能な領域を増大させている。
しかしながら、図６に示す上下導通構造において、踏外しマージン１０ｂを大きくすると、上下導通構造の大きさが大きくなってしまう。また、上下導通構造の大きさを大きくすることなく、踏外しマージン１０ｂを大きくすると、配線２１と下層コンタクトプラグ１０との距離が近くなり、配線２１と下層コンタクトプラグ１０との短絡を防ぐためのショートマージン１１ａが十分に確保できなくなってしまう。したがって、図６に示す上下導通構造では、上下導通構造の大きさを大きくすることなく、ショートマージン１１ａおよび踏外しマージン１０ｂを十分に確保することは困難であった。
また、近年、半導体装置のより一層の微細化・小型化が進められている。半導体装置を小型化する技術としては、例えば、基材上に、絶縁樹脂膜を形成する工程と、絶縁樹脂膜にビアプラグを形成する工程と、を順次繰り返して積層体を形成する工程と、積層体から基材を除去する工程と、積層体の基材を除去した面に、素子を配置する工程と、を含む半導体装置の製造方法が提案されている（例えば、特許文献１参照）。
また、コンタクトホールの開口部の大きさを減少させることによって、コンタクトプラグとその上部の導電膜パターンの誤整列マージンを増やす半導体装置のコンタクト形成方法が知られている（例えば、特許文献２参照）。
また、半導体装置として、コンタクトを含む配線におけるバリアメタル膜を確実に成膜し、コンタクトを含む配線の信頼性を向上する技術がある（例えば、特許文献３参照）。
特開２００５−２３６０３５号公報 特開２０００−４０６７４号公報 特開２００４−３４２７０２号公報
しかしながら、上述した従来技術を用いても、上下導通構造の大きさを大きくすることなく、配線と下層コンタクトプラグとの短絡を防ぐためのショートマージンを十分に確保するとともに、下層コンタクトプラグと上層コンタクトプラグとの接続を確実に行なうことができる十分に大きい踏外しマージンを確保することは困難であった。
本発明はこのような事情に鑑みてなされたものであって、上下導通構造の大きさを大きくすることなく、踏外しマージンおよびショートマージンを十分に確保できる半導体装置を提供することを目的とする。
また、本発明は、上下導通構造の大きさを大きくすることなく、踏外しマージンおよびショートマージンを十分に確保でき、下層コンタクトプラグと上層コンタクトプラグとの接続を確実に行なうことができるとともに、配線と下層コンタクトプラグとの短絡を確実に防ぐことができる半導体装置の製造方法を提供することを目的とする。
本発明者は、上記問題を解決するために鋭意検討し、本発明を完成した。即ち、本発明は以下に関する。
本発明の半導体装置は、第１層間絶縁膜と、前記第１層間絶縁膜上に形成された第２層間絶縁膜と、前記第１層間絶縁膜と前記第２層間絶縁膜とを貫通して形成され、上面の外径が前記第１層間絶縁膜と前記第２層間絶縁膜との界面位置の外径よりも小さい下層コンタクトプラグと、前記第２層間絶縁膜上に形成された第３層間絶縁膜と、前記下層コンタクトプラグ上で前記第３層間絶縁膜を貫通して形成され、前記下層コンタクトプラグと電気的に接続された上層コンタクトプラグとを有する上下導通構造を備えることを特徴とする。
また、本発明の半導体装置においては、前記下層コンタクトプラグが、前記第１層間絶縁膜を貫通して配置された下部プラグと、前記第２層間絶縁膜を貫通して配置された上部プラグとからなり、前記下部プラグおよび前記上部プラグは、下方から上方に向かって拡径されたテーパ形状を有し、前記下層コンタクトプラグの前記界面位置には、前記下部プラグの上面と前記第２層間絶縁膜とが接する段部が形成されているものとすることができる。
また、本発明の半導体装置においては、前記上層コンタクトプラグの底面の一部が、平面視で下層コンタクトプラグの上面からはみ出して形成され、前記上層コンタクトプラグが、前記下層コンタクトプラグの上面よりも下に配置された踏外し部を有し、前記踏外し部が、前記下層コンタクトプラグの上面から前記界面位置までの側面および前記段部と電気的に接続されているものとすることができる。
また、本発明の半導体装置は、前記第２層間絶縁膜と前記第３層間絶縁膜との間に、前記下層コンタクトプラグおよび前記上層コンタクトプラグと絶縁された配線が形成されているものとすることができる。
また、本発明の半導体装置は、前記下層コンタクトプラグと前記上層コンタクトプラグとの間に、ダミー配線が形成されているものとすることができる。
本発明の半導体装置の製造方法は、上記のいずれかに記載の半導体装置の製造方法であって、第１層間絶縁膜を形成する工程と、前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程と、前記第１層間絶縁膜のエッチングレートが、前記第２層間絶縁膜のエッチングレートよりも早いエッチング方法により、前記第１層間絶縁膜と前記第２層間絶縁膜とを貫通し、上縁の内径が前記第１層間絶縁膜と前記第２層間絶縁膜との界面位置の内径よりも小さい下層コンタクトホールを開口する工程と、前記下層コンタクトホール内に導電膜を形成することにより、下層コンタクトプラグを形成する工程と、前記第２層間絶縁膜上に第３層間絶縁膜を形成する工程と、前記下層コンタクトプラグ上で前記第３層間絶縁膜を貫通する上層コンタクトホールを開口し、前記上層コンタクトホール内に導電膜を形成することにより、前記下層コンタクトプラグと電気的に接続された上層コンタクトプラグを形成する工程とを行なうことにより、前記上下導通構造を形成することを特徴とする。
また、本発明の半導体装置の製造方法においては、前記下層コンタクトホールが、前記第１層間絶縁膜を貫通して形成され、下方から上方に向かって拡径されたテーパ形状を有する下部ホールと、前記第２層間絶縁膜を貫通して形成され、下方から上方に向かって拡径されたテーパ形状を有する上部ホールと、前記下層コンタクトホールの前記界面位置に形成され、前記下部ホールの天面と前記第２層間絶縁膜とが接する段部とを有するものである方法とすることができる。
また、本発明の半導体装置の製造方法においては、前記第３層間絶縁膜を形成する工程の前に、前記第２層間絶縁膜上に、前記下層コンタクトプラグおよび前記上層コンタクトプラグと絶縁される配線を形成する工程を備える方法とすることができる。
また、本発明の半導体装置の製造方法においては、前記第３層間絶縁膜を形成する工程の前に、前記下層コンタクトプラグ上に、前記下層コンタクトプラグと接続するダミー配線を形成する工程を備える方法とすることができる。
本発明の半導体装置は、第１層間絶縁膜と第２層間絶縁膜とを貫通して形成され、上面の外径が前記第１層間絶縁膜と前記第２層間絶縁膜との界面位置の外径よりも小さい下層コンタクトプラグを備えているので、上層コンタクトプラグの底面の一部が平面視で下層コンタクトプラグの上面からはみ出して形成されたとしても、上層コンタクトプラグの下層コンタクトプラグの上面からはみ出した部分と、上面から界面位置までの下層コンタクトプラグとを電気的に接続できる。したがって、界面位置の下層コンタクトプラグの平面視での面積が、上層コンタクトプラグの底面と下層コンタクトプラグとの接続が可能な被接続領域の面積であるとみなすことができる。
よって、本発明の半導体装置によれば、下層コンタクトプラグと上層コンタクトプラグとの接続を確実に行なうことができる。しかも、本発明の半導体装置では、下層コンタクトプラグ上面の外径を、踏外しマージンの確保と関係なく小さくすることができる。このため、第２層間絶縁膜と第３層間絶縁膜との間に、前記下層コンタクトプラグおよび前記上層コンタクトプラグと絶縁された配線が形成された場合であっても、配線と下層コンタクトプラグとの距離を十分に確保することができ、配線と下層コンタクトプラグとの短絡を防ぐためのショートマージンを十分に確保できる。
また、本発明の半導体装置の製造方法では、前記第１層間絶縁膜のエッチングレートが、前記第２層間絶縁膜のエッチングレートよりも早いエッチング方法により、前記第１層間絶縁膜と前記第２層間絶縁膜とを貫通し、上縁の内径が前記第１層間絶縁膜と前記第２層間絶縁膜との界面位置の内径よりも小さい下層コンタクトホールを開口する工程と、前記下層コンタクトホール内に導電膜を形成することにより、下層コンタクトプラグを形成する工程とを備えているので、上面の外径が前記第１層間絶縁膜と前記第２層間絶縁膜との界面位置の外径よりも小さい下層コンタクトプラグを備える本発明の半導体装置を製造できる。
本発明の第１の実施形態である半導体装置及びその製造方法について、図１〜図２を用いて説明する。
図１は、本発明の半導体装置の断面構造を説明するための図であり、半導体装置の上下導通構造を示した概略断面図である。
図１において、符号１はＷ／ＴｉＮ／Ｔｉ等の導電膜からなる下層コンタクトプラグを示し、符号１３はシリコン基板（図示せず）上に形成された第１層間絶縁膜を示し、符号１４は第１層間絶縁膜１３上に形成された第２層間絶縁膜を示している。
下層コンタクトプラグ１は、第１層間絶縁膜１３と第２層間絶縁膜１４とを貫通して形成されている。図１に示すように、下層コンタクトプラグ１は、上面１ｂの外径ｄ１が第１層間絶縁膜１３と第２層間絶縁膜１４との界面位置１３ａの外径ｄ２よりも小さいものである。また、下層コンタクトプラグ１は、第１層間絶縁膜１３を貫通して配置された下部プラグ３１と、第２層間絶縁膜１４を貫通して配置された上部プラグ３２とからなる。下部プラグ３１および上部プラグ３２は、下方から上方に向かって拡径されたテーパ形状を有している。また、下層コンタクトプラグ１の第１層間絶縁膜１３と第２層間絶縁膜１４との界面位置１３ａには、下部プラグ３１の上面と第２層間絶縁膜１４とが接する段部３１ａが形成されている。
本実施形態においては、第１層間絶縁膜１３は、フッ酸などの酸からなるエッチング液に対するウエットエッチングレートの速いＢやＰ等の不純物を含むＢＰＳＧ(Boro−Phospho Silicate Glass)膜で形成されている。また、第２層間絶縁膜１４は、フッ酸などの酸からなるエッチング液に対するウエットエッチングレートの遅いＴＥＯＳ（Tetra Ethyl Ortho Silicate）−ＮＳＧ（Non-doped Silicate Glass）膜またはプラズマＣＶＤ法によって形成されたシリコン酸化膜などのプラズマ酸化膜で形成されている。第２層間絶縁膜１４を構成する材料は、第１層間絶縁膜１３および第２層間絶縁膜１４をフッ酸（ＨＦ）などの酸からなるエッチング液でウエットエッチングする場合に、第１層間絶縁膜１３のエッチングレートが第２層間絶縁膜１４のエッチングレートよりも早くなる材料である。ここで、第１層間絶縁膜１３と第２層間絶縁膜１４とのウエットエッチングレートの差は５倍程度であることが好ましい。例えば、希フッ酸を用いてウエットエッチする場合、第１層間絶縁膜１３にＢＰＳＧ膜を用い、第２層間絶縁膜１４にＴＥＯＳプラズマ酸化膜を用いることが好ましい。なお、第１層間絶縁膜１３および第２層間絶縁膜１４を構成する材料は、上記の材料に限定されるものではなく、第１層間絶縁膜１３を、第２層間絶縁膜１４よりも高濃度の不純物を含む絶縁膜としてもよく、具体的には、第１層間絶縁膜１３を高濃度の不純物を含むＢＰＳＧ膜とし、第２層間絶縁膜１４を低濃度の不純物を含むＢＰＳＧ膜とすることができる。
なお、第１層間絶縁膜１３および第２層間絶縁膜１４を構成する材料は、上記の材料に限定されるものではなく、下層コンタクトプラグ１を形成するために第１層間絶縁膜１３および第２層間絶縁膜１４をエッチングする場合に、第１層間絶縁膜１３のエッチングレートが第２層間絶縁膜１４のエッチングレートよりも早いものとなるように、それぞれ異なる絶縁材料で形成されている。具体的には、例えば、第１層間絶縁膜１３および第２層間絶縁膜１４は、ＣＦ４などのフッ化カーボン系のガスや、ＣＦ４などのフッ化カーボン系のガスとＯ２との混合ガスなどを用いるＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）等の等方性ドライエッチングに対するエッチングレートの異なる２種類の絶縁材料からなるものとしてもよい。ここで、第１層間絶縁膜１３と第２層間絶縁膜１４とのドライエッチングレートの差は５倍程度であることが好ましい。等方性ドライエッチングに対するエッチングレートの異なる２種類の絶縁材料からなる第１層間絶縁膜１３と第２層間絶縁膜１４との組み合わせとしては、第１層間絶縁膜１３を、Pを含むＰＳＧ膜やFを含むＦＳＧ膜などの不純物を含む絶縁膜とし、第２層間絶縁膜１４を、ＴＥＯＳ系酸化膜やＳｉH４(シラン)系酸化膜等のＮＳＧ膜とする組み合わせが挙げられる。 また、第１層間絶縁膜１３を、第２層間絶縁膜１４よりも高濃度の不純物を含む絶縁膜としてもよく、具体的には、第１層間絶縁膜１３を高濃度の不純物を含むＢＰＳＧ膜とし、第２層間絶縁膜１４を低濃度の不純物を含むＢＰＳＧ膜とすることができる。
例えば、ＣＦ４／Ｏ２の混合ガスでＣＤＥを行なう場合、第１層間絶縁膜１３にＢＰＳＧ膜を用い、第２層間絶縁膜１４にＴＥＯＳプラズマ酸化膜を用いることが好ましい。
また、図１に示すように、第２層間絶縁膜１４上にはＷ／ＷＮ等の導電膜からなる配線２１が形成されている。配線２１の側面および上面は、第２層間絶縁膜１４上に形成されたシリコン酸化膜などの絶縁材料からなる第３層間絶縁膜２２によって覆われている。配線２１は、第２層間絶縁膜１４と第３層間絶縁膜２２との間に配置され、下層コンタクトプラグ１および上層コンタクトプラグ２と絶縁されている。
また、図１において、符号２はＷ／ＴｉＮ等の導電膜からなる上層コンタクトプラグ２を示している。上層コンタクトプラグ２は、下層コンタクトプラグ１上に第３層間絶縁膜２２を貫通して形成されており、下層コンタクトプラグ１と電気的に接続されている。
上層コンタクトプラグ２は、下方から上方に向かって拡径されたテーパ形状を有している。また、本実施形態においては、図１に示すように、下層コンタクトプラグ１の中心軸と上層コンタクトプラグ２の中心軸とは、平面位置がずれている。このため、上層コンタクトプラグ２の底面２ｂの一部が、平面視で下層コンタクトプラグ１の上面１ｂからはみ出した状態、言い換えると、上層コンタクトプラグ２が下層コンタクトプラグ１の上面１ｂを一部踏外した状態となっている。そして、上層コンタクトプラグ２が、下層コンタクトプラグ１の上面１ｂよりも下に配置された部分であって、下層コンタクトプラグ１の上面１ｂを踏外した部分である踏外し部２ｃを有するものとされている。踏外し部２ｃは、下層コンタクトプラグ１の上面１ｂから界面位置１３ａまでの側面および下層コンタクトプラグ１の段部３１ａと電気的に接続されている。
図１に示す半導体装置を製造するには、まず、シリコン基板（図示せず）上に第１層間絶縁膜１３を形成し、第１層間絶縁膜１３上に第２層間絶縁膜１４を形成する。
次に、フォトレジストを用いてＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎ Ｅｔｃｈｉｎｇ）等の異方性ドライエッチング法により、第１層間絶縁膜１３と第２層間絶縁膜１４とを貫通して、壁面に段差がなく、下方から上方に向かって拡径されたテーパ形状のコンタクトホール（図示せず）を開口する。その後、フッ酸などの酸をエッチング液として用いるウエットエッチングを行う。例えば、第１層間絶縁膜１３にＢＰＳＧ膜を用い、第２層間絶縁膜１４にＴＥＯＳプラズマ酸化膜を用い、エッチング液として５００（Ｈ２Ｏ）：１（ＨＦ）の希フッ酸を用いた場合、３分程度のウエットエッチングを行なう。このウエットエッチングにおいて、第１層間絶縁膜１３と第２層間絶縁膜１４とのウエットエッチングレートの違いにより、図１および図２に示すように、上縁の内径（下層コンタクトプラグ１の上面１ｂの外径ｄ１に相当する）が第１層間絶縁膜１３と第２層間絶縁膜１４との界面位置１３ａの内径（下層コンタクトプラグ１の界面位置１３ａの外径ｄ２に相当する）よりも小さい下層コンタクトホール１ａが開口される。
このようにして形成された下層コンタクトホール１ａは、第１層間絶縁膜１３を貫通して形成され、下方から上方に向かって拡径されたテーパ形状を有する下部ホール１ｃと、第２層間絶縁膜１４を貫通して形成され、下方から上方に向かって拡径されたテーパ形状を有する上部ホール１ｄと、第１層間絶縁膜１３と第２層間絶縁膜１４との界面位置１３ａに形成され、下部ホール１ｃの天面と第２層間絶縁膜１４とが接する段部１ｅとを有するものとなる。
なお、上述した下層コンタクトホール１ａの形成方法では、フッ酸などの酸によりウエットエッチングを行なったが、このウエットエッチングに代えて、ＣＤＥ等のドライエッチングを行ってもよい。この場合には、例えば、第１層間絶縁膜１３を構成する材料として、ＢＰＳＧ膜を用い、第２層間絶縁膜１４を構成する材料として、ＴＥＯＳプラズマ酸化膜を用い、ＣＦ４／Ｏ２の混合ガスを用いるＣＤＥを行なうことで、第１層間絶縁膜１３と第２層間絶縁膜１４とのドライエッチングレートの違いにより、ウエットエッチングを行なった場合と同様の形状を有する下層コンタクトホール１ａが開口される。
次に、第２層間絶縁膜１４上および下層コンタクトホール１ａ内に、Ｗ／ＴｉＮ／Ｔｉ等の導電膜をＣＶＤ法により成膜し、ドライエッチバックまたはＣＭＰ法により第２層間絶縁膜１４上の導電膜を除去して、図２に示す下層コンタクトプラグ１を形成する。
このようにして得られた下層コンタクトプラグ１は、下層コンタクトホール１ａの形状が転写され、図２に示すように、第１層間絶縁膜１３と第２層間絶縁膜１４とを貫通し、上面１ｂの外径ｄ１が第１層間絶縁膜１３と第２層間絶縁膜１４との界面位置１３ａの外径ｄ２よりも小さいものとなる。
次いで、第２層間絶縁膜１４上に、スパッタ法によりＷ／ＷＮ等の導電膜からなる導電膜を形成し、フォトレジストを用いてドライエッチングすることにより、図１に示す配線２１を形成する。
次に、下層コンタクトプラグ１、第２層間絶縁膜１４および配線２１の上に、図１に示す第３層間絶縁膜２２を形成する。次いで、フォトレジストを用いて、第３層間絶縁膜２２をドライエッチングまたはウエットエッチングすることにより、下層コンタクトプラグ１０上で第３層間絶縁膜２２を貫通する図１に示すスルーホール２ａを開口する。その後、ＣＶＤ法により、第３層間絶縁膜２２上およびスルーホール２ａ内にＷ／ＴｉＮ等からなる導電膜を成膜し、ドライエッチバックまたはＣＭＰ法により第３層間絶縁膜２２上の導電膜を除去することにより、図１に示すように、下層コンタクトプラグ１と電気的に接続された上層コンタクトプラグ２を形成する。
本実施形態の半導体装置は、第１層間絶縁膜１３と第２層間絶縁膜１４とを貫通して形成され、上面１ｂの外径ｄ１が第１層間絶縁膜１３と第２層間絶縁膜１４との界面位置１３ａの外径ｄ２よりも小さい下層コンタクトプラグ１を有する上下導通構造を備えているので、上層コンタクトプラグ２の底面２ｂの一部が平面視で下層コンタクトプラグ１の上面１ｂからはみ出して形成されていても、上層コンタクトプラグ２の踏外し部２ｃと、下層コンタクトプラグ１の上面１ｂから界面位置１３ａまでの側面とを電気的に接続できる。
したがって、界面位置１３ａの下層コンタクトプラグ１の平面視での面積が、上層コンタクトプラグ２の底面２ｂとの被接続領域の面積であるとみなすことができる。よって、本実施形態の半導体装置によれば、下層コンタクトプラグ１と上層コンタクトプラグ２との接続を確実に行なうことができる。
しかも、本実施形態の半導体装置では、下層コンタクトプラグ１の上面１ｂの外径ｄ１は、上層コンタクトプラグ２の底面２ｂとの被接続領域の面積の大きさを決定する要因ではない。このため、下層コンタクトプラグ１の上面１ｂの外径ｄ１を、踏外しマージンの確保と関係なく小さくすることができる。したがって、本実施形態の半導体装置では、第２層間絶縁膜１４と第３層間絶縁膜２２との間に、下層コンタクトプラグ１および上層コンタクトプラグ２と絶縁された配線２１が形成されていても、配線２１と下層コンタクトプラグ１との距離を十分に確保することができ、配線２１と下層コンタクトプラグ１との短絡を防ぐためのショートマージン１４ａを十分に確保できる。
また、本実施形態の半導体装置では、下層コンタクトプラグ１が、第１層間絶縁膜１３を貫通して配置された下部プラグ３１と、第２層間絶縁膜１４を貫通して配置された上部プラグ３２とからなり、下部プラグ３１および上部プラグ３２は、下方から上方に向かって拡径されたテーパ形状を有し、下層コンタクトプラグ１の界面位置１３ａには、段部３１ａが形成されているので、上層コンタクトプラグ２の踏外し部２ｃと、上面１ｂから界面位置１３ａまでの下層コンタクトプラグ１の側面および下層コンタクトプラグ１の段部３１ａとを電気的に接続できる。また、上層コンタクトプラグ２を形成するためのスルーホール２ａを形成するエッチングを行なう際に、段部３１ａをエッチングストッパとして機能させることができるので、上層コンタクトプラグ２が下層コンタクトプラグ１の段部３１ａを踏外した状態とならないようにすることができ、上層コンタクトプラグ２と下層コンタクトプラグ１とを、より一層確実に接続できる。
また、本実施形態の半導体装置では、第１層間絶縁膜１３をＢＰＳＧ膜からなるものとし、第２層間絶縁膜１４をＴＥＯＳ―ＮＳＧ膜またはＴＥＯＳ系プラズマ酸化膜やＳｉＨ４系プラズマ酸化膜など不純物を含まないプラズマ酸化膜からなるものとすることで、第１層間絶縁膜１３と第２層間絶縁膜１４とに対するフッ酸などの酸をエッチング液として用いるウエットエッチングレートの違いを利用して、容易に図１に示す下層コンタクトプラグ１の形状に対応する下層コンタクトホール１ａを形成することができ、容易に製造できる。
また、本実施形態の半導体装置の製造方法は、第１層間絶縁膜１３のエッチングレートが、第２層間絶縁膜１４のエッチングレートよりも早いエッチング方法により、第１層間絶縁膜１３と第２層間絶縁膜１４とを貫通し、上縁の内径（下層コンタクトプラグ１の上面１ｂの外径ｄ１に相当する）が第１層間絶縁膜１３と第２層間絶縁膜１４との界面位置１３ａの内径（下層コンタクトプラグ１の界面位置１３ａの外径ｄ２に相当する）よりも小さい下層コンタクトホール１ａを開口する工程と、下層コンタクトホール１ａ内に導電膜を形成することにより、下層コンタクトプラグ１を形成する工程とを備えているので、上面１ｂの外径ｄ１が界面位置１３ａの外径ｄ２よりも小さい下層コンタクトプラグ１を備える半導体装置を製造できる。
次に、本発明の第２の実施形態である半導体装置及びその製造方法について、図３〜図４を用いて説明する。
図３は、本発明の半導体装置の断面構造を説明するための図であり、半導体装置の他の上下導通構造を示した概略断面図である。なお、図３に示す半導体装置において、図１に示す半導体装置と同一の部分には同一の符号を付し、その説明を省略する。本実施形態の半導体装置が図１に示す第１の実施形態の半導体装置と異なるところは、下層コンタクトプラグ１の中心部分に存在する空間からなる巣１ｆ（シーム）が形成されているところと、下層コンタクトプラグ１と上層コンタクトプラグ２との間に、ダミー配線２１ａが形成されているところである。
図３に示すダミー配線２１ａは、Ｗ／ＷＮ等の導電膜からなるものであり、配線２１と同時に形成できるように、配線２１と同じ材質であることが好ましい。また、ダミー配線２１ａは、半導体装置の回路動作に寄与しない配線とすることできるが、回路動作に寄与するものであってもよい。
図３に示す半導体装置は、例えば、以下に示す製造方法により製造できる。まず、上述した図１に示す半導体装置の製造方法と同様にして、下層コンタクトホール１ａを形成する工程までの各工程を行なう。その後、第２層間絶縁膜１４上および下層コンタクトホール１ａ内に、Ｗ／ＴｉＮ／Ｔｉ等の導電膜をＣＶＤ法により成膜する。このとき、下層コンタクトホール１ａ内に成膜された導電膜のカバレッジが不足していると、巣１ｆが形成される。その後、ドライエッチバックまたはＣＭＰ法により、第２層間絶縁膜１４上の導電膜を除去することにより、図４に示す下層コンタクトプラグ１を形成する。
その後、第２層間絶縁膜１４上に第３層間絶縁膜２２を形成する前に、下層コンタクトプラグ１上に、ダミー配線２１ａを形成する。なお、ダミー配線２１ａと配線２１とが同じ材質である場合、ダミー配線２１ａは配線２１と同時に形成することが好ましい。そして、ダミー配線２１ａおよび配線２１を形成した後の工程は、上述した図１に示す半導体装置の製造方法と同様にして行なう。
本実施形態の半導体装置は、下層コンタクトプラグ１と上層コンタクトプラグ２との間に、ダミー配線２１ａが形成されているので、以下に示す効果が得られる。
図３に示すように、下層コンタクトプラグ１の中心部分に巣１ｆがある場合、上層コンタクトプラグ２を形成するためのスルーホール２ａを開口するエッチングを行っているときに、エッチング種が巣１ｆに到達して、巣１ｆの中に入り込み、基板まで届いて基板をエッチングしてしまうことがある。また、上層コンタクトプラグ２を形成するためのスルーホール２ａを開口した後に、巣１ｆがスルーホール２ａの底面に露出されると、スルーホール２ａの開口後に下層コンタクトプラグ１などが剥離したり、スルーホール２ａのエッチング後のレジスト剥離液やポリマー除去液、スルーホール２ａ内にＴｉＮを成膜する前の前処理液等を用いるウエット処理時に、薬液が巣１ｆの中に入り込み、巣１ｆの中から出てこなくなって乾燥不良を起こしたりすることがある。
これに対し、本実施形態の半導体装置は、下層コンタクトプラグ１と上層コンタクトプラグ２との間に、ダミー配線２１ａが形成されているので、下層コンタクトプラグ１の中心部分に巣１ｆ（シーム）が存在する場合であっても、上層コンタクトプラグ２を形成するためのスルーホール２ａを開口するエッチングを行っているときに、エッチング種が巣１ｆに到達することが防止される。このため、エッチング種が巣１ｆの中に入り込むことや、上層コンタクトプラグ２を形成するためのスルーホール２ａを開口した後に、巣１ｆがスルーホール２ａの底面に露出されることがなく、下層コンタクトプラグ１の中心部分に存在する巣１ｆに起因する不都合が生じることはない。
次に、本発明の第３の実施形態である半導体装置について、図５を用いて説明する。
図５は、本発明の半導体装置の断面構造を説明するための図であって、図１に示す上下導通構造を有する半導体装置の概略断面図である。なお、図５に示す半導体装置において、図１に示す半導体装置と同一の部分には同一の符号を付し、その説明を省略する。
図５において、符号１０１は、半導体基板を示している。半導体基板１０１は所定濃度の不純物を含有する半導体、例えばシリコンからなる。
絶縁分離領域１０２は、半導体基板１０１の表面にＳＴＩ（Shallow Trench Isolation）法により、トランジスタ形成領域以外の部分に形成されたものであり、トランジスタ（選択用トランジスタ）を絶縁分離するものである。ゲート絶縁膜１０３は、シリコン酸化膜などによって形成されたものである。また、ゲート電極１０６は、多結晶シリコン膜１０４と、タングステン（Ｗ）や、タングステンシリサイド（ＷＳi）などの高融点金属からなる金属膜１０５との多層膜により形成されている。ゲート電極１０６の上には、窒化シリコン（ＳiＮ）等からなる絶縁膜１０７が形成され、ゲート電極１０６の側壁には窒化シリコンなどの絶縁膜からなるサイドウォール１０８が形成されている。
また、図５において、符号１１０は、ドレイン１１０を示している。ドレイン１１０の両端部側には、ソース１０９、１０９が形成されている。ソース１０９とドレイン１１０の上には、これらに接触するようにゲート絶縁膜１０３が形成され、ゲート絶縁膜１０３の上には、ゲート電極１０６が形成されている。
半導体基板１０１および絶縁膜１０７の上には、全面的に層間絶縁膜１１１が形成されている。層間絶縁膜１１１は、ＢＰＳＧ膜(Boro−Phospho SilicateGlass)とＴＥＯＳ（Tetra Ethyl Ortho Silicate）−ＮＳＧ（Non-doped Silicate Glass）膜の積層膜によって構成されている。また、層間絶縁膜１１１には、ソース１０９およびドレイン１１０が露出するように、セルコンタクト孔１１２が貫通して設けられている。セルコンタクト孔１１２には、所定の不純物濃度の多結晶シリコン膜が充填されており、これによってセルコンタクトプラグ１１３が形成されている。
層間絶縁膜１１１およびセルコンタクトプラグ１１３の上には、図１に示す上下導通構造が形成されている。なお、本実施形態においては、導電材料からなるビットコンタクトプラグ１１６が、第１層間絶縁膜１３と第２層間絶縁膜１４とを貫通して形成されており、ビットコンタクトプラグ１１６によって、配線２１とセルコンタクトプラグ１１３とが導通されている。
さらに、図５に示される半導体装置においては、第３層間絶縁膜２２上および上層コンタクトプラグ２上に、データを蓄積する容量記憶部となるキャパシタ（図示略）が形成されており、ＤＲＡＭ(Dynamic Random Access Memory)構造が形成されている。
本実施形態の半導体装置は、図１に示す上下導通構造を有しているので、下層コンタクトプラグ１と上層コンタクトプラグ２との接続を確実に行なうことができる。しかも、配線２１と下層コンタクトプラグ１との距離を十分に確保することができ、配線２１と下層コンタクトプラグ１との短絡を防ぐためのショートマージンを十分に確保できる。
なお、本発明は上述した例に限定されず、本発明の技術思想の範囲内において適宜変更され得ることは明らかである。
図１は、本発明の半導体装置の断面構造を説明するための図であり、半導体装置の上下導通構造を示した概略断面図である。 図１に示す半導体装置の製造方法を説明するための断面図である。 図３は、本発明の半導体装置の断面構造を説明するための図であり、半導体装置の他の上下導通構造を示した概略断面図である。 図３に示す半導体装置の製造方法を説明するための断面図である。 図５は、本発明の半導体装置の断面構造を説明するための図であって、図１に示す上下導通構造を有する半導体装置の概略断面図である。 図６は、従来の半導体装置の断面構造を説明するための図であり、半導体装置の上下導通構造を示した概略断面図である。 図６に示す半導体装置の製造方法を説明するための断面図である。 図６に示す半導体装置の製造方法を説明するための断面図である。
符号の説明
１、１０…下層コンタクトプラグ、１ａ…下層コンタクトホール、１ｂ…上面、１ｃ…下部ホール、１ｄ…上部ホール、１ｆ…巣、１ｅ、３１ａ…段部、２…上層コンタクトプラグ、２ａ…スルーホール、２ｂ…底面、２ｃ…踏外し部、１０ａ…コンタクトホール、１０ｂ…踏外しマージン、１１…下部層間絶縁膜、１１ａ、１４ａ…ショートマージン、１２…上部層間絶縁膜、１３…第１層間絶縁膜、１３ａ…界面位置、１４…第２層間絶縁膜、２１…配線、２１ａ…ダミー配線、２２…第３層間絶縁膜、３１…下部プラグ、３２…上部プラグ，ｄ１、ｄ２…外径。

Claims (9)

  1. 第１層間絶縁膜と、
    前記第１層間絶縁膜上に形成された第２層間絶縁膜と、
    前記第１層間絶縁膜と前記第２層間絶縁膜とを貫通して形成され、上面の外径が前記第１層間絶縁膜と前記第２層間絶縁膜との界面位置の外径よりも小さい下層コンタクトプラグと、
    前記第２層間絶縁膜上に形成された第３層間絶縁膜と、
    前記下層コンタクトプラグ上で前記第３層間絶縁膜を貫通して形成され、前記下層コンタクトプラグと電気的に接続された上層コンタクトプラグとを有する上下導通構造を備えることを特徴とする半導体装置。
  2. 前記下層コンタクトプラグが、前記第１層間絶縁膜を貫通して配置された下部プラグと、前記第２層間絶縁膜を貫通して配置された上部プラグとからなり、
    前記下部プラグおよび前記上部プラグは、下方から上方に向かって拡径されたテーパ形状を有し、
    前記下層コンタクトプラグの前記界面位置には、前記下部プラグの上面と前記第２層間絶縁膜とが接する段部が形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記上層コンタクトプラグの底面の一部が、平面視で下層コンタクトプラグの上面からはみ出して形成され、
    前記上層コンタクトプラグが、前記下層コンタクトプラグの上面よりも下に配置された踏外し部を有し、
    前記踏外し部が、前記下層コンタクトプラグの上面から前記界面位置までの側面および前記段部と電気的に接続されていることを特徴とする請求項２に記載の半導体装置。
  4. 前記第２層間絶縁膜と前記第３層間絶縁膜との間に、前記下層コンタクトプラグおよび前記上層コンタクトプラグと絶縁された配線が形成されていることを特徴とする請求項１〜請求項３のいずれかに記載の半導体装置。
  5. 前記下層コンタクトプラグと前記上層コンタクトプラグとの間に、ダミー配線が形成されていることを特徴とする請求項１〜請求項４のいずれかに記載の半導体装置。
  6. 請求項１〜請求項５のいずれかに記載の半導体装置の製造方法であって、
    第１層間絶縁膜を形成する工程と、
    前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程と、
    前記第１層間絶縁膜のエッチングレートが、前記第２層間絶縁膜のエッチングレートよりも早いエッチング方法により、前記第１層間絶縁膜と前記第２層間絶縁膜とを貫通し、上縁の内径が前記第１層間絶縁膜と前記第２層間絶縁膜との界面位置の内径よりも小さい下層コンタクトホールを開口する工程と、
    前記下層コンタクトホール内に導電膜を形成することにより、下層コンタクトプラグを形成する工程と、
    前記第２層間絶縁膜上に第３層間絶縁膜を形成する工程と、
    前記下層コンタクトプラグ上で前記第３層間絶縁膜を貫通する上層コンタクトホールを開口し、前記上層コンタクトホール内に導電膜を形成することにより、前記下層コンタクトプラグと電気的に接続された上層コンタクトプラグを形成する工程とを行なうことにより、前記上下導通構造を形成することを特徴とする半導体装置の製造方法。
  7. 前記下層コンタクトホールが、
    前記第１層間絶縁膜を貫通して形成され、下方から上方に向かって拡径されたテーパ形状を有する下部ホールと、
    前記第２層間絶縁膜を貫通して形成され、下方から上方に向かって拡径されたテーパ形状を有する上部ホールと、
    前記下層コンタクトホールの前記界面位置に形成され、前記下部ホールの天面と前記第２層間絶縁膜とが接する段部とを有するものであることを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記第３層間絶縁膜を形成する工程の前に、前記第２層間絶縁膜上に、前記下層コンタクトプラグおよび前記上層コンタクトプラグと絶縁される配線を形成する工程を備えることを特徴とする請求項６または請求項７に記載の半導体装置の製造方法。
  9. 前記第３層間絶縁膜を形成する工程の前に、前記下層コンタクトプラグ上に、前記下層コンタクトプラグと接続するダミー配線を形成する工程を備えることを特徴とする請求項６〜請求項８のいずれかに記載の半導体装置の製造方法。
JP2007060312A 2007-03-09 2007-03-09 半導体装置及び半導体装置の製造方法 Pending JP2008226989A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007060312A JP2008226989A (ja) 2007-03-09 2007-03-09 半導体装置及び半導体装置の製造方法
US12/035,229 US20080217790A1 (en) 2007-03-09 2008-02-21 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007060312A JP2008226989A (ja) 2007-03-09 2007-03-09 半導体装置及び半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2008226989A true JP2008226989A (ja) 2008-09-25

Family

ID=39740835

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007060312A Pending JP2008226989A (ja) 2007-03-09 2007-03-09 半導体装置及び半導体装置の製造方法

Country Status (2)

Country Link
US (1) US20080217790A1 (ja)
JP (1) JP2008226989A (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010109746A1 (ja) * 2009-03-27 2010-09-30 パナソニック株式会社 半導体装置及びその製造方法
CN102468226B (zh) * 2010-11-18 2014-08-20 中国科学院微电子研究所 一种半导体结构及其制造方法
US8368053B2 (en) * 2011-03-03 2013-02-05 International Business Machines Corporation Multilayer-interconnection first integration scheme for graphene and carbon nanotube transistor based integration
US9190496B2 (en) * 2014-01-23 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
CN108807383B (zh) * 2017-04-28 2021-01-26 联华电子股份有限公司 半导体元件及其制作方法
KR102615701B1 (ko) * 2018-06-14 2023-12-21 삼성전자주식회사 관통 비아를 포함하는 반도체 장치, 반도체 패키지 및 이의 제조 방법
KR20210028801A (ko) * 2019-09-04 2021-03-15 삼성전자주식회사 반도체 소자

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02134848A (ja) * 1988-11-15 1990-05-23 Nec Corp 半導体装置の製造方法
JPH05218603A (ja) * 1991-10-29 1993-08-27 Internatl Business Mach Corp <Ibm> 補償体相互接続構造およびその製造方法
JPH10270555A (ja) * 1997-03-27 1998-10-09 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH11214507A (ja) * 1998-01-21 1999-08-06 Nec Corp 半導体装置の配線構造およびその製造方法
JP2000058652A (ja) * 1998-08-12 2000-02-25 Samsung Electronics Co Ltd 半導体装置のコンタクトホ―ル製造方法
JP2001217201A (ja) * 2000-02-03 2001-08-10 Samsung Electronics Co Ltd 半導体集積回路の自己整列コンタクト構造体形成方法
JP2001284452A (ja) * 2000-03-17 2001-10-12 Samsung Electronics Co Ltd 半導体素子の自己整合コンタクト構造体の形成方法及びこれによって形成された自己整合コンタクト構造体
JP2002033387A (ja) * 2000-07-17 2002-01-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2002217286A (ja) * 2001-01-16 2002-08-02 Toshiba Corp 半導体装置の製造方法
JP2002299436A (ja) * 2001-03-29 2002-10-11 Toshiba Corp 半導体装置およびその製造方法
JP2004214280A (ja) * 2002-12-27 2004-07-29 Fujitsu Ltd 半導体装置及びその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6133139A (en) * 1997-10-08 2000-10-17 International Business Machines Corporation Self-aligned composite insulator with sub-half-micron multilevel high density electrical interconnections and process thereof
JP4088120B2 (ja) * 2002-08-12 2008-05-21 株式会社ルネサステクノロジ 半導体装置
US7566971B2 (en) * 2005-05-27 2009-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02134848A (ja) * 1988-11-15 1990-05-23 Nec Corp 半導体装置の製造方法
JPH05218603A (ja) * 1991-10-29 1993-08-27 Internatl Business Mach Corp <Ibm> 補償体相互接続構造およびその製造方法
JPH10270555A (ja) * 1997-03-27 1998-10-09 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH11214507A (ja) * 1998-01-21 1999-08-06 Nec Corp 半導体装置の配線構造およびその製造方法
JP2000058652A (ja) * 1998-08-12 2000-02-25 Samsung Electronics Co Ltd 半導体装置のコンタクトホ―ル製造方法
JP2001217201A (ja) * 2000-02-03 2001-08-10 Samsung Electronics Co Ltd 半導体集積回路の自己整列コンタクト構造体形成方法
JP2001284452A (ja) * 2000-03-17 2001-10-12 Samsung Electronics Co Ltd 半導体素子の自己整合コンタクト構造体の形成方法及びこれによって形成された自己整合コンタクト構造体
JP2002033387A (ja) * 2000-07-17 2002-01-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2002217286A (ja) * 2001-01-16 2002-08-02 Toshiba Corp 半導体装置の製造方法
JP2002299436A (ja) * 2001-03-29 2002-10-11 Toshiba Corp 半導体装置およびその製造方法
JP2004214280A (ja) * 2002-12-27 2004-07-29 Fujitsu Ltd 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20080217790A1 (en) 2008-09-11

Similar Documents

Publication Publication Date Title
US7348676B2 (en) Semiconductor device having a metal wiring structure
JP4651169B2 (ja) 半導体装置及びその製造方法
JPH1027889A (ja) 半導体装置及びその製造方法
US8647973B2 (en) Semiconductor device capable of reducing electrical defects and method of fabricating the same
JP2011108927A (ja) 半導体装置の製造方法
KR101248943B1 (ko) 반도체 장치 및 그 제조방법
JP2008226989A (ja) 半導体装置及び半導体装置の製造方法
US6602773B2 (en) Methods of fabricating semiconductor devices having protected plug contacts and upper interconnections
US20050001253A1 (en) Semiconductor device and method of manufacturing thereof
KR100834739B1 (ko) 반도체 소자 및 그 제조 방법
US20070020844A1 (en) Method for fabricating bit line of memory device
US20030215997A1 (en) Method of manufacturing semiconductor device
US7332427B2 (en) Method of forming an interconnection line in a semiconductor device
KR100791343B1 (ko) 반도체 소자 및 그 제조 방법
US6908840B2 (en) Method of filling bit line contact via
US20060118886A1 (en) Method of forming bit line contact via
JP2012119631A (ja) 半導体装置の製造方法
CN114093869A (zh) 一种半导体结构及其制造方法
US6627537B2 (en) Bit line and manufacturing method thereof
US20050006761A1 (en) Bit line contact structure and fabrication method thereof
US20070010089A1 (en) Method of forming bit line of semiconductor device
JP2000031273A (ja) 半導体装置およびその製造方法
KR20150092581A (ko) 배선 구조물 및 그 형성 방법
JP2011181729A (ja) 半導体装置の製造方法
JP2007324596A (ja) コンタクトスペーサを有するコンタクト構造を具備した半導体素子及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100216

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20130731

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20130801

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130905

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131008

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20131108

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131217

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20140107

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20140110

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20141202